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JPH05299611A - 半導体集積回路装置の形成方法 - Google Patents

半導体集積回路装置の形成方法

Info

Publication number
JPH05299611A
JPH05299611A JP4107072A JP10707292A JPH05299611A JP H05299611 A JPH05299611 A JP H05299611A JP 4107072 A JP4107072 A JP 4107072A JP 10707292 A JP10707292 A JP 10707292A JP H05299611 A JPH05299611 A JP H05299611A
Authority
JP
Japan
Prior art keywords
region
film
memory cell
type
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP4107072A
Other languages
English (en)
Inventor
Chiemi Mori
ちえみ 森
Shuji Ikeda
修二 池田
Satoshi Meguro
怜 目黒
Soichiro Hashiba
総一郎 橋場
Seiichi Ariga
成一 有賀
Yasuko Yoshida
安子 吉田
Isamu Kuramoto
勇 倉本
Takayuki Kanda
隆行 神田
Hiroshi Matsuki
弘 松木
Masato Takahashi
正人 高橋
Keiichi Yoshizumi
圭一 吉住
Ryuichi Izawa
龍一 井澤
Yutaka Hoshino
裕 星野
Eri Fujita
絵里 藤田
Akira Saeki
亮 佐伯
Kiyoshi Nagai
清 永井
Norio Suzuki
範夫 鈴木
Kazue Sato
和重 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Solutions Technology Ltd
Original Assignee
Hitachi ULSI Engineering Corp
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi ULSI Engineering Corp, Hitachi Ltd filed Critical Hitachi ULSI Engineering Corp
Priority to JP4107072A priority Critical patent/JPH05299611A/ja
Publication of JPH05299611A publication Critical patent/JPH05299611A/ja
Withdrawn legal-status Critical Current

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【目的】 ＭＩＳＦＥＴＱｄのソース領域又はドレイン
領域１８にその表面上を被覆する絶縁膜２１に形成され
た開口２２を通して電極２３が接続される半導体集積回
路装置において、開口２２端から領域１８の接合を横切
る結晶欠陥を取り込む。また、この際の製造工程数を削
減する。 【構成】 前記半導体集積回路装置において、前記絶縁
膜２１に開口２２を形成するマスク２２Ｍを使用し不純
物を導入し、領域１８と同一導電型でかつそれに比べて
接合深さが深い半導体領域２１Ｎを形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ＳＲＡＭ（Ｓtatic Ｒandom Ａccess Ｍem
ory)を備えた半導体集積回路装置に適用して有効な技術
に関する。
【０００２】
【従来の技術】特開平３−２３４０５５号公報に揮発性
半導体記憶装置としてのＳＲＡＭが記載されている。こ
の種のＳＲＡＭは相補性データ線とワード線との交差部
毎に１〔bit〕 の情報を記憶するメモリセルが配置され
る。
【０００３】前記メモリセルはフリップフロップ回路及
び２個の転送用ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemicon
ductor Ｆield Ｅffect Ｔransistor)で構成される。転
送用ＭＯＳＦＥＴは、フリップフロップ回路の入出力端
子に一方の半導体領域を接続し、相補性データ線に他方
の半導体領域を接続する。この転送用ＭＯＳＦＥＴは、
ゲート電極をワード線に接続し、このワード線で導通、
非導通が制御される。フリップフロップ回路は、情報蓄
積部として構成され、２個の駆動用ＭＯＳＦＥＴ及び２
個の負荷用ＭＯＳＦＥＴで構成される。駆動用ＭＯＳＦ
ＥＴは、一方の転送用ＭＯＳＦＥＴの一方の半導体領域
にドレイン領域を接続し、基準電圧線（ソース線）にソ
ース領域を接続する。駆動用ＭＯＳＦＥＴのゲート電極
は他方の転送用ＭＯＳＦＥＴの一方の半導体領域に接続
される。負荷用ＭＯＳＦＥＴは、一方の転送用ＭＯＳＦ
ＥＴの一方の半導体領域にドレイン領域を接続し、電源
電圧配線（ソース線）にソース領域を接続する。
【０００４】前記メモリセルの転送用ＭＯＳＦＥＴ、駆
動用ＭＯＳＦＥＴのいずれもｎチャネル導電型で構成さ
れる。メモリセルの負荷用ＭＯＳＦＥＴはｐチャネル導
電型で構成される。つまり、メモリセルは完全相補型Ｍ
ＯＳＦＥＴ（フルＣＭＯＳ：Ｃomplementary Ｍetal Ｏ
xide Ｓemiconductor Ｆield Ｅffect Ｔransistor）で
構成される。
【０００５】前記転送用ＭＯＳＦＥＴは所謂ＬＤＤ(Ｌi
ghtly Ｄoped Ｄrain)構造が採用される。ＬＤＤ構造が
採用される転送用ＭＯＳＦＥＴは、ドレイン領域の高い
不純物濃度のｎ型半導体領域のチャネル形成領域側に低
い不純物濃度のｎ型半導体領域が構成される。つまり、
ＬＤＤ構造が採用される転送用ＭＯＳＦＥＴは、ドレイ
ン領域の近傍の電界強度を緩和し、ホットキャリアの発
生を減少し、経時的なしきい値電圧の劣化を防止できる
ので、メモリセルの情報書込み特性、情報読出し特性の
いずれの向上も図れる。
【０００６】駆動用ＭＯＳＦＥＴは所謂ＤＤＤ（Ｄoubl
e Ｄiffused Ｄrain）構造が採用される。前記ＤＤＤ構
造が採用される駆動用ＭＯＳＦＥＴは、ソース領域、ド
レイン領域の夫々の低い不純物濃度に設定されるｎ型半
導体領域の電流経路に相当する領域の拡散寸法が、不純
物の物理的な拡散速度差で決まる微小な寸法に設定でき
るので、電流経路に付加される寄生抵抗を減少できる。
つまり、ＤＤＤ構造が採用される駆動用ＭＯＳＦＥＴは
駆動能力（ドライバビリティ）の向上が図れ、メモリセ
ルの情報保持特性（データリテンション特性）の向上が
図れる。
【０００７】前記負荷用ＭＯＳＦＥＴは、前記駆動用Ｍ
ＯＳＦＥＴの上部に配置され、所謂ＳＯＩ(Ｓilicon Ｏ
n Ｉnsulator又はＴhin Ｆilm Ｔransistor)構造が採用
される。負荷用ＭＯＳＦＥＴは、ゲート電極の表面上に
ゲート絶縁膜を介在してチャネル形成領域が配置され、
このチャネル形成領域の一端側にソース領域、他端側に
ドレイン領域が接続される。ゲート電極は下層の多結晶
珪素膜で形成され、チャネル形成領域、ソース領域及び
ドレイン領域は上層の多結晶珪素膜で形成される。
【０００８】前記メモリセルは、行列状に複数個規則的
に配列され、メモリセルアレイを構成する。メモリセル
アレイの外周囲においては周辺回路が配置される。周辺
回路はメモリセルの回路動作を直接制御する直接周辺回
路、この直接周辺回路の回路動作を制御する間接周辺回
路の夫々を主体に構成される。直接周辺回路としてはデ
コーダ回路、ドライバー回路、センスアンプ回路等を含
む。間接周辺回路としては入出力回路、アドレスバッフ
ァ回路等を含む。前記周辺回路は、低消費電力化及び回
路動作の高速化を主目的として、相補型ＭＯＳＦＥＴを
主体に構成される。
【０００９】
【発明が解決しようとする課題】本発明者は、ＳＲＡＭ
の開発に先立ち、以下の問題点を見出した。
【００１０】（１）ＳＲＡＭは、ｐ型半導体基板で構成
され、アンダーシュート対策を主目的として、ｎ型ウエ
ル分離領域の主面にｐ型ウエル領域を構成する２重ウエ
ル構造を採用し、このｎ型ウエル分離領域内のｐ型ウエ
ル領域の主面にメモリセルアレイが配置される。２重ウ
エル構造は、ｎ型ウエル分離領域の断面構造がｐ型ウエ
ル領域を含む２重の拡散領域で構成されることからこの
ように呼ばれるが、ｎ型ウエル分離領域の外周囲にｎ型
ウエル領域が配置される場合はこのｎ型ウエル領域を含
めて３重ウエル構造と呼ばれる。前述の２重ウエル構造
はｐ型半導体基板、ｎ型ウエル分離領域、ｐ型ウエル領
域の夫々の間のｐｎ接合部にポテンシャルバリア領域を
形成できる。つまり、ｐ型半導体基板にα線が入射し、
このα線の入射で少数キャリアが発生した場合、この少
数キャリアはメモリセルアレイが配置されたｐ型ウエル
領域への侵入が阻止されるので、α線ソフトエラー耐性
の高いＳＲＡＭが構成できる。
【００１１】ＳＲＡＭにｎ型半導体基板を採用した場合
は、ｎ型半導体基板とメモリセルアレイが配置されるｐ
型ウエル領域との間に１つのｐｎ接合部しか形成できな
いので、ｎ型半導体基板に少数キャリアが発生すると、
ｐ型ウエル領域への少数キャリアの侵入が予測され、α
線ソフトエラー耐性が若干低下すると考えられる。
【００１２】前記ｎ型ウエル分離領域内のｐ型ウエル領
域、ｎ型ウエル分離領域外のｐ型ウエル領域の夫々は、
ＳＲＡＭの製造プロセス上、製造プロセスの工程数の増
加を避ける目的で同一工程において形成される。
【００１３】しかしながら、前記ｎ型ウエル分離領域内
のｐ型ウエル領域の表面の不純物濃度はｎ型ウエル分離
領域の表面の不純物濃度で低下され（食われ）、このｐ
型ウエル領域の表面の不純物濃度がｎ型ウエル分離領域
外のｐ型ウエル領域の表面の不純物濃度に比べて低下す
る。このため、メモリセルの転送用ＭＯＳＦＥＴ、駆動
用ＭＯＳＦＥＴの夫々のしきい値電圧が低下し、ノイズ
マージンが劣化するので（メモリセルに記憶された情報
がノイズで反転する確率が高くなるので）、ＳＲＡＭの
情報保持特性が劣化する。
【００１４】また、前記問題点を解決するために、ｐ型
ウエル領域の表面の不純物濃度を全体的に高く設定する
と、ｎ型ウエル分離領域外のｐ型ウエル領域の表面の不
純物濃度が高くなる。このため、このｐ型ウエル領域の
主面に配置される周辺回路のｎチャネル型ＭＯＳＦＥＴ
のしきい値電圧が逆に上昇し、スイッチング動作速度が
低下するので、ＳＲＡＭの回路動作速度が劣化する。
【００１５】（２）前述の問題点（１）に記載されるｎ
型ウエル分離領域はｐ型ウエル領域、ｎ型ウエル領域の
夫々の拡散深さに比べて深く拡散されるので、ｎ型ウエ
ル分離領域の表面の不純物濃度が低下する。このため、
ｎ型ウエル分離領域の表面の不純物濃度が低下した領域
において、ｎ型ウエル分離領域内のｐ型ウエル領域とｐ
型半導体基板との間の絶縁耐圧が劣化する。
【００１６】（３）前記ＳＲＡＭのメモリセルの負荷用
ＭＯＳＦＥＴはゲート電極の表面上にゲート絶縁膜を介
在してチャネル形成領域、ソース領域及びドレイン領域
が配置される。ゲート電極は、多結晶珪素膜を堆積後
に、微細加工を目的として異方性エッチングによるパタ
ーンニングを施して形成される。ゲート絶縁膜は、膜厚
の均一化を主目的として、ＣＶＤ法で堆積した酸化珪素
膜又はそれを主体とする積層膜が使用される。
【００１７】しかしながら、前記負荷用ＭＯＳＦＥＴの
ゲート電極の表面の上面と側面との間の角部の形状が異
方性エッチングに基づき鋭い形状に形成される。特に、
負荷用ＭＯＳＦＥＴはＳＯＩ構造が採用され、下地の段
差形状が存在する領域上にゲート電極が形成されるの
で、下地の段差形状にゲート電極の端部が位置する場合
にはゲート電極の表面の角部の形状は鋭角を有する鋭い
形状に形成される。このため、ゲート電極の表面の角部
において電界集中が発生し、若しくはゲート電極の表面
の角部に沿って形成されたゲート絶縁膜の膜質が劣化
し、負荷用ＭＯＳＦＥＴのゲート絶縁膜の絶縁耐圧が著
しく劣化する。
【００１８】また、最悪の場合、負荷用ＭＯＳＦＥＴの
ゲート電極とソース領域若しくはドレイン領域との間に
短絡が発生する。つまり、メモリセルの一方の負荷用Ｍ
ＯＳＦＥＴのドレイン領域に結線される情報蓄積ノード
に電源電圧が供給されるとともに、本来供給しないはず
の他方の負荷用ＭＯＳＦＥＴのドレイン領域に結線され
る情報蓄積ノードに電源電圧が供給され、スタンバイ電
流不良が発生する。
【００１９】（４）前記ＳＲＡＭのメモリセルの駆動用
ＭＯＳＦＥＴのドレイン領域（情報蓄積ノードに相当す
る）には負荷用ＭＯＳＦＥＴのドレイン領域が接続され
る。この駆動用ＭＯＳＦＥＴのドレイン領域と負荷用Ｍ
ＯＳＦＥＴのドレイン領域との間の接続に際してはメモ
リセル内の他の負荷用ＭＯＳＦＥＴのゲート電極から引
き出された電極（同一層の多結晶珪素膜）を介在して行
われる。駆動用ＭＯＳＦＥＴのドレイン領域、電極の夫
々の接続は駆動用ＭＯＳＦＥＴのドレイン領域の主面上
を被覆する層間絶縁膜に形成された開口（接続孔）を通
して行われる。
【００２０】この駆動用ＭＯＳＦＥＴのドレイン領域へ
の電極の接続構造は以下の製造プロセスにより形成され
る。まず、ｐ型半導体基板のｎ型ウエル分離領域内に形
成されたｐ型ウエル領域の（１００）結晶面に設定され
た主面に駆動用ＭＯＳＦＥＴを形成する。次に、この駆
動用ＭＯＳＦＥＴのドレイン領域の主面上に層間絶縁膜
を形成する。層間絶縁膜はＣＶＤ法で堆積した酸化珪素
膜で形成される。次に、前記層間絶縁膜の駆動用ＭＯＳ
ＦＥＴのドレイン領域の主面上に開口を形成する。次
に、層間絶縁膜の表面上の全面に一部において開口を通
してドレイン領域の主面に接触する多結晶珪素層を形成
する。多結晶珪素膜はＣＶＤ法で堆積され、この多結晶
珪素膜にはその堆積中又はその堆積後に抵抗値を低減す
るｎ型不純物が導入される。次に、前記多結晶珪素膜に
パターンニングを施し、このパターンニングされた電極
に結晶化を目的として熱処理を施すことにより、負荷用
ＭＯＳＦＥＴのゲート電極及び前述の電極を形成する。
【００２１】しかしながら、前記駆動用ＭＯＳＦＥＴの
ドレイン領域の主面に接続される電極は多結晶珪素膜の
パターンニング後に結晶化を目的とした熱処理が施され
るので、熱処理後の冷却によって電極に体積収縮が発生
する。この電極の体積収縮に基づく応力は、電極の多結
晶珪素膜と層間絶縁膜の酸化珪素膜との間に熱膨張係数
差が存在するので、層間絶縁膜の開口端であって駆動用
ＭＯＳＦＥＴのドレイン領域の主面に集中する。このた
め、このドレイン領域の主面からドレイン領域とｐ型ウ
エル領域とのｐｎ接合部を横切って結晶欠陥が発生する
ので、メモリセルの情報蓄積ノードのリーク電流量が増
大し、ＳＲＡＭのスタンバイ電流量が増大する。また、
ＳＲＡＭのメモリセルの情報保持特性が劣化する。前述
の結晶欠陥は、ｐ型ウエル領域の主面が（１００）結晶
面に設定されるので、（１１１）結晶面に沿って発生す
ることが、本発明者によって確認されている。
【００２２】（５）前記ＳＲＡＭのメモリセルの転送用
ＭＯＳＦＥＴ、周辺回路のｎチャネル型ＭＯＳＦＥＴの
夫々はＬＤＤ構造が採用される。ＬＤＤ構造が採用され
るＭＯＳＦＥＴは以下の製造プロセスにより形成され
る。
【００２３】まず、ｐ型ウエル領域の主面上にゲート絶
縁膜を介在してゲート電極を形成する。次に、前記ゲー
ト電極若しくはこのゲート電極をパターンニングするマ
スクを使用し、ｐ型ウエル領域の主面に低い不純物濃度
でｎ型不純物を導入する。次に、前記ゲート電極のゲー
ト長方向の側壁にサイドウォールスペーサを形成する。
サイドウォールスペーサは、ＣＶＤ法で全面に酸化珪素
膜を堆積し、この堆積した膜厚に相当する分、酸化珪素
膜の全面に異方性エッチングを施すことにより、ゲート
電極の側壁だけに形成できる。次に、前記サイドウォー
ルスペーサ及びゲート電極をマスクとして使用し、ｐ型
ウエル領域の主面に高い不純物濃度でｎ型不純物を導入
する。ｎ型不純物の導入はいずれの場合も不純物濃度の
制御性が高いイオン打込みで行われる。次に、前述の導
入されたｎ型不純物に引き伸し拡散を施し、ＬＤＤ構造
を採用するＭＯＳＦＥＴの低い不純物濃度のｎ型半導体
領域及び高い不純物濃度のｎ型半導体領域を形成する。
【００２４】しかしながら、前記ＬＤＤ構造を採用する
ＭＯＳＦＥＴはＳＲＡＭの製造プロセス中の温度サイク
ルによってゲート電極に体積収縮が発生する。このゲー
ト電極の体積収縮は、ゲート電極の側壁のサイドウォー
ルスペーサの開放端（ゲート電極の側壁に接触する側と
反対側）において、ソース領域、ドレイン領域の夫々の
主面に応力集中を発生する。また、このソース領域、ド
レイン領域の夫々の主面の応力集中が発生する部分は、
特に高い不純物濃度のｎ型不純物がイオン打込みで導入
されるので、ｎ型不純物の導入に基づくダメージが発生
する。このため、このソース領域、ドレイン領域の夫々
の主面からｐ型ウエル領域との間のｐｎ接合部を横切っ
て結晶欠陥が発生する。メモリセルの転送用ＭＯＳＦＥ
Ｔにおいて、ソース領域又はドレイン領域がメモリセル
の情報蓄積ノードとして使用される場合は、情報蓄積ノ
ードのリーク電流量が増大し、ＳＲＡＭのスタンバイ電
流量が増大する。また、ＳＲＡＭのメモリセルの情報保
持特性が劣化する。前述の問題点（４）と同様に、結晶
欠陥は（１１１）結晶面に沿って発生することが、本発
明者によって確認されている。
【００２５】本発明の目的は、以下のとおりである。
【００２６】（１）２重ウエル構造（又は３重ウエル構
造）を採用する半導体集積回路装置において、ウエル分
離領域内のウエル領域の主面に配置された回路の動作上
の信頼性の向上を図り、かつウエル分離領域外のウエル
領域の主面に配置された回路の動作速度の高速化を図
る。
【００２７】（２）ウエル分離領域内のウエル領域にメ
モリセルが配置されるＳＲＡＭを有する半導体集積回路
装置において、前記ＳＲＡＭの情報保持特性の向上を図
る。
【００２８】（３）２重ウエル構造を採用する半導体集
積回路装置において、集積度の向上を図る。
【００２９】（４）２重ウエル構造を採用する半導体集
積回路装置において、ウエル分離領域内のウエル領域と
基板との間の耐圧の向上を図る。
【００３０】（５）２重ウエル構造を採用する半導体集
積回路装置において、製造プロセスの工程数を削減す
る。
【００３１】（６）ＳＯＩ構造を採用するＭＩＳＦＥＴ
（Ｍetal Ｉnsulator ＳemiconductorＦield Ｅffect
Ｔransistor）を有する半導体集積回路装置において、
前記ＭＩＳＦＥＴのゲート絶縁膜の絶縁耐圧の向上を図
る。
【００３２】（７）前記目的（６）を達成するととも
に、前記ＭＩＳＦＥＴのゲート絶縁膜の膜厚の制御性の
向上を図る。
【００３３】（８）前記目的（６）を達成するととも
に、前記半導体集積回路装置の製造プロセスの工程数を
削減する。
【００３４】（９）前記目的（６）を達成するととも
に、前記半導体集積回路装置の表面の平担化を図る。
【００３５】（１０）ＳＯＩ構造を採用するＭＩＳＦＥ
Ｔでメモリセルを構成するＳＲＡＭを有する半導体集積
回路装置において、スタンバイ電流不良を防止する。
【００３６】（１１）ＭＩＳＦＥＴのソース領域又はド
レイン領域に電極が接続される半導体集積回路装置にお
いて、前記接続領域の結晶欠陥の発生を防止する。
【００３７】（１２）ＭＩＳＦＥＴのソース領域又はド
レイン領域に電極が接続される半導体集積回路装置にお
いて、製造プロセスの工程数を削減する。
【００３８】（１３）メモリセルの駆動用ＭＩＳＦＥＴ
のドレイン領域に負荷素子が接続されるＳＲＡＭを有す
る半導体集積回路装置において、低消費電力化を図る。
【００３９】（１４）メモリセルの駆動用ＭＩＳＦＥＴ
のドレイン領域に負荷素子が接続されるＳＲＡＭを有す
る半導体集積回路装置において、前記メモリセルの情報
保持特性の向上を図る。
【００４０】（１５）ＭＩＳＦＥＴのゲート電極の側壁
にサイドウォールスペーサが形成され、このサイドウォ
ールスペーサをマスクとしてソース領域、ドレイン領域
の夫々を形成する半導体集積回路装置において、前記Ｍ
ＩＳＦＥＴのソース領域、ドレイン領域の夫々に発生す
る結晶欠陥の発生を防止する。
【００４１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００４２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
【００４３】（１）第１導電型の半導体基板の主面の第
１領域に第２導電型の第１半導体領域が構成され、前記
半導体基板の主面の第２領域に第１導電型で形成されか
つ前記半導体基板に比べて不純物濃度が高い第２半導体
領域が構成されるとともに、前記第１半導体領域の主面
に第１導電型の第３半導体領域が構成され、前記第２半
導体領域、第３半導体領域の夫々の主面に夫々第１導電
型チャネルＭＩＳＦＥＴが構成される半導体集積回路装
置において、前記第３半導体領域の表面の不純物濃度
が、前記第２半導体領域の表面の不純物濃度と同等又は
それに比べて高く設定される。
【００４４】（２）前記手段（１）に記載される半導体
集積回路装置はＳＲＡＭが搭載され、前記第１半導体領
域の主面の第３半導体領域の主面に構成される第１導電
型チャネルＭＩＳＦＥＴはＳＲＡＭのメモリセルのフリ
ップフロップ回路を構成し、前記第２半導体領域の主面
に構成される第１導電型チャネルＭＩＳＦＥＴは前記Ｓ
ＲＡＭのメモリセルを直接若しくは間接に駆動する周辺
回路を構成する。
【００４５】（３）前記手段（１）又は手段（２）に記
載される第３半導体領域は前記第１半導体領域に対して
自己整合で構成される。
【００４６】（４）第１導電型の半導体基板の主面の第
１領域に第２導電型の第１半導体領域が構成され、前記
半導体基板の主面の第２領域に第１導電型で形成されか
つ前記半導体基板に比べて不純物濃度が高い第２半導体
領域が構成されるとともに、前記第１半導体領域の主面
に第１導電型の第３半導体領域が構成される半導体集積
回路装置において、前記第１半導体領域の主面の前記第
３半導体領域の外周囲に沿った領域に、第２導電型で形
成されかつ第１半導体領域の不純物濃度に比べて不純物
濃度が高い第４半導体領域を構成する。
【００４７】（５）第１導電型の半導体基板の主面の第
１領域に第２導電型の第１半導体領域が構成され、前記
半導体基板の主面の第２領域に第１導電型で形成されか
つ前記半導体基板に比べて不純物濃度が高い第２半導体
領域が構成されるとともに、前記第１半導体領域の主面
に第１導電型の第３半導体領域が構成される半導体集積
回路装置の形成方法において、前記半導体基板の主面
上に前記第１領域が開口された第１マスクを形成する工
程、前記第１マスクを使用し、前記半導体基板の主面
に第２導電型の第１不純物を導入し、この第１不純物を
拡散し、前記第２導電型の第１半導体領域を形成する工
程、前記第１マスクを使用し、前記第１半導体領域の
主面に第１導電型の第２不純物を導入する工程、前記
第１マスクを除去し、前記半導体基板の主面上に前記第
２領域が開口された第２マスク、又は前記第２領域及び
第１領域が開口された第２マスクを形成する工程、前
記第２マスクを使用し、前記半導体基板の主面に第１導
電型の第３不純物を導入し、この第３不純物、前記第２
不純物の夫々を拡散し、第２半導体領域、第３半導体領
域の夫々を形成する工程の夫々を具備する。
【００４８】（６）第１導電型の半導体基板の主面の第
１領域に第２導電型の第１半導体領域が構成され、前記
半導体基板の主面の第２領域に第１導電型で形成されか
つ前記半導体基板に比べて不純物濃度が高い第２半導体
領域が構成されるとともに、前記第１半導体領域の主面
に第１導電型の第３半導体領域が構成される半導体集積
回路装置の形成方法において、前記半導体基板の主面
上に前記第１領域が開口された第１マスクを形成する工
程、前記第１マスクを使用し、前記半導体基板の主面
に第２導電型の第１不純物を導入するとともに、第１導
電型で形成されかつ前記第１不純物に対して拡散速度が
遅い第２不純物を導入する工程、前記第１マスクを除
去し、前記半導体基板の主面上に前記第２領域が開口さ
れた第２マスク、又は前記第２領域及び第１領域が開口
された第２マスクを形成する工程、前記第２マスクを
使用し、前記半導体基板の主面に第１導電型の第３不純
物を導入し、この第３不純物、前記第１不純物、第２不
純物の夫々を拡散し、第２半導体領域、第１半導体領
域、第３半導体領域の夫々を形成する工程の夫々を具備
する。
【００４９】（７）チャネル形成領域又はゲート電極の
表面上に、ゲート絶縁膜を介在し、前記チャネル形成領
域又はゲート電極を横切るゲート電極又はチャネル形成
領域が構成されるＭＩＳＦＥＴを有する半導体集積回路
装置の形成方法において、基板上の全面に半導体層又
はゲート電極層を堆積し、この半導体層又はゲート電極
層にパターンニングを施し、チャネル形成領域又はゲー
ト電極を形成する工程、前記チャネル形成領域又はゲ
ート電極の膜厚の一部をその表面から酸化し若しくは窒
化し、自然酸化珪素膜の膜厚に比べて厚い膜厚の酸化膜
若しくは窒化膜を形成するとともに、前記チャネル形成
領域又はゲート電極の表面の角部の形状を緩和する工
程、前記チャネル形成領域又はゲート電極の表面上に
ゲート絶縁膜を形成する工程、前記チャネル形成領域
又はゲート電極の表面の上側及び側面に、前記ゲート絶
縁膜を介在し、前記チャネル形成領域又はゲート電極を
横切るゲート電極又はチャネル形成領域を形成する工程
の夫々を具備する。
【００５０】（８）前記手段（７）に記載される工程
のゲート絶縁膜を形成する工程は、工程のチャネル形
成領域又はゲート電極の表面の酸化膜若しくは窒化膜を
除去した後に、チャネル形成領域又はゲート電極の表面
に新たにゲート絶縁膜を形成する工程である。
【００５１】（９）前記手段（７）に記載される工程
のゲート絶縁膜を形成する工程は、工程のチャネル形
成領域又はゲート電極の表面の酸化膜若しくは窒化膜で
ゲート絶縁膜を形成する工程、又はその酸化膜若しくは
窒化膜の表面上に新たに絶縁膜を堆積した複合膜でゲー
ト絶縁膜を形成する工程である。
【００５２】（１０）チャネル形成領域又はゲート電極
の表面上に、ゲート絶縁膜を介在し、前記チャネル形成
領域又はゲート電極を横切るゲート電極又はチャネル形
成領域が構成されるＭＩＳＦＥＴを有する半導体集積回
路装置の形成方法において、基板上の全面に半導体層
又はゲート電極層を堆積し、この半導体層又はゲート電
極層にパターンニングを施し、チャネル形成領域又はゲ
ート電極を形成する工程、前記チャネル形成領域又は
ゲート電極の側面にサイドウォールスペーサを形成する
工程、前記チャネル形成領域又はゲート電極の膜厚の
一部をその表面から酸化し若しくは窒化し、自然酸化珪
素膜の膜厚に比べて厚い膜厚の酸化膜若しくは窒化膜を
形成するとともに、前記チャネル形成領域又はゲート電
極の表面の角部の形状を緩和する工程、前記チャネル
形成領域又はゲート電極の表面上にゲート絶縁膜を形成
する工程、前記チャネル形成領域又はゲート電極の表
面の上側及び側面に、前記ゲート絶縁膜を介在し、前記
チャネル形成領域又はゲート電極を横切るゲート電極又
はチャネル形成領域を形成する工程の夫々を具備する。
【００５３】（１１）前記手段（７）乃至手段（１０）
のいずれかに記載される半導体集積回路装置はＳＲＡＭ
が搭載され、前記ＭＩＳＦＥＴはＳＲＡＭのメモリセル
のフリップフロップ回路の負荷用ＭＩＳＦＥＴを構成す
る。
【００５４】（１２）第１導電型の第１半導体領域の主
面に形成された第２導電型の第２半導体領域の主面に、
この第２半導体領域の主面上の絶縁膜に形成された開口
を通して珪素膜が接続される半導体集積回路装置の製造
方法において、前記第１導電型の第１半導体領域の主
面に第２導電型の第２半導体領域を形成する工程、前
記第２半導体領域の主面上に絶縁膜を形成する工程、
前記絶縁膜の第２半導体領域上に開口を形成するととも
に、前記開口内に相当する領域であって第１半導体領域
の主面に前記第２半導体領域と同一導電型でかつ第２半
導体領域に比べて深い接合深さを有する第３半導体領域
を形成する工程、前記絶縁膜上の全面にこの絶縁膜に
形成された開口を通して第２半導体領域、第３半導体領
域の夫々の主面に接触する珪素膜をＣＶＤ法で堆積し、
この珪素膜にパターンニングを施し、電極又は配線を形
成する工程の夫々を具備する。
【００５５】（１３）第１導電型の第１半導体領域の主
面に形成された第２導電型の第２半導体領域の主面に、
この第２半導体領域の主面上の絶縁膜に形成された開口
を通して珪素膜が接続される半導体集積回路装置の製造
方法において、前記第１導電型の第１半導体領域の主
面に第２導電型の第２半導体領域を形成する工程、前
記第２半導体領域の主面上に絶縁膜を形成する工程、
前記絶縁膜の第２半導体領域上に開口を形成する工程、
前記絶縁膜上の全面にこの絶縁膜に形成された開口を
通して第２半導体領域の主面に接触する珪素膜を堆積す
る工程、前記珪素膜の結晶化を行う高温度アニールを
行う工程、前記珪素膜にパターンニングを施し、電極
又は配線を形成する工程の夫々を具備する。
【００５６】（１４）前記手段（１２）又は手段（１
３）に記載される半導体集積回路装置はＳＲＡＭが搭載
され、前記第２半導体領域は前記ＳＲＡＭのメモリセル
のフリップフロップ回路の駆動用ＭＩＳＦＥＴのドレイ
ン領域であり、前記電極は電源電圧に接続される。
【００５７】（１５）ＭＩＳＦＥＴを有する半導体集積
回路装置の製造方法において、第１導電型の半導体領
域の主面上にゲート絶縁膜を介在してゲート電極を形成
する工程、前記ゲート電極のゲート長方向の側壁に絶
縁性を有するサイドウォールスペーサを形成する工程、
少なくとも前記サイドウォールスペーサの表面上を被
覆するマスクを形成する工程、前記第１導電型の半導
体領域の主面の前記ゲート電極、サイドウォールスペー
サ及びマスク以外の領域に第２導電型の不純物をイオン
打込みで導入するとともに、この第２導電型の不純物で
第２導電型のソース領域、ドレイン領域の夫々を形成
し、ＭＩＳＦＥＴを形成する工程の夫々を具備する。
【００５８】
【作用】上述した手段（１）によれば、以下の作用効果
が得られる。 （１）前記第１半導体領域の主面に構成される第３半導
体領域の表面の不純物濃度が高く設定され（第１半導体
領域の不純物濃度で表面の不純物濃度が低下する分、第
３半導体領域の表面の不純物濃度を高める方向に補正さ
れ）、この第３半導体領域の主面の第１導電型チャネル
ＭＩＳＦＥＴのしきい値電圧を高められるので、前記第
１導電型チャネルＭＩＳＦＥＴのカットオフ電流を低減
でき、半導体集積回路装置のリーク電流の低減が図れ
る。 （２）前記第２半導体領域の表面の不純物濃度が前記第
１半導体領域の主面に構成される第３半導体領域の表面
の不純物濃度に対して独立に低く設定され、この第２半
導体領域の主面の第１導電型チャネルＭＩＳＦＥＴのし
きい値電圧を低くできるので、前記第１導電型チャネル
ＭＩＳＦＥＴのスイッチング動作速度を速め、半導体集
積回路装置の回路動作上の高速化が図れる。
【００５９】上述した手段（２）によれば、前記手段
（１）の作用効果の他に、以下の作用効果が得られる。 （１）前記メモリセルのフリップフロップ回路（情報蓄
積部）の情報蓄積ノードに蓄積された情報のリークが低
減され反転が防止できるので、ＳＲＡＭの情報保持特性
の向上が図れる。 （２）前記周辺回路の回路動作速度を速くでき、メモリ
セルの情報書込み動作速度、情報読出し動作速度のいず
れも速くでき（アクセスタイムの高速化が図れ）るの
で、ＳＲＡＭの回路動作上の高速化が図れる。
【００６０】上述した手段（３）によれば、前記手段
（１）又は手段（２）の作用効果の他に、前記第１半導
体領域の配置位置に対する前記第３半導体領域の配置位
置が、製造プロセス上のマスク合せ余裕寸法に相当する
分、縮小できるので、半導体基板の主面上での無駄な領
域を排除し、半導体集積回路装置の集積度の向上が図れ
る。
【００６１】上述した手段（４）によれば、前記第１半
導体領域の主面の前記第３半導体領域の外周囲の不純物
濃度（この部分は第１半導体領域の拡散で不純物濃度が
低下する）が第４半導体領域で高められ、第１半導体領
域と第３半導体領域とのｐｎ接合部から第１半導体領域
中に伸びる空乏領域の伸びを低減できるので、前記第１
半導体領域の主面の第３半導体領域と半導体基板との間
の接合耐圧の向上が図れる。この接合耐圧が向上すれ
ば、前記第１半導体領域の主面の第３半導体領域と半導
体基板との間の離隔寸法、つまり第１半導体領域の主面
の第３半導体領域の外周囲の占有面積を縮小できるの
で、半導体基板の主面上での無駄な領域を排除し、半導
体集積回路装置の集積度の向上が図れる。
【００６２】上述した手段（５）によれば、以下の作用
効果が得られる。 （１）前記半導体基板の主面の第１領域に第１半導体領
域を形成する第１マスクを使用し、前記第３半導体領域
を形成した（第１不純物を導入する第１マスクを使用し
て第２不純物を導入した）ので、前記第３半導体領域を
形成するマスクを形成する工程に相当する分、半導体集
積回路装置の製造プロセスの工程数を削減できる。 （２）前記半導体基板の主面の第２領域に導入された第
３不純物を拡散し、第２半導体領域を形成する工程を利
用し、第１領域に導入された第２不純物を拡散し、第３
半導体領域を形成したので、前記第２不純物を拡散し第
３半導体領域を形成する工程に相当する分、半導体集積
回路装置の製造プロセスの工程数を削減できる。 （３）前記半導体基板の主面の第１領域の第１半導体領
域の主面に形成される第３半導体領域、第２領域の第２
半導体領域の夫々が別々の工程で形成されるので、前記
第３半導体領域、第２半導体領域の夫々の不純物濃度を
夫々独立に制御できる。 （４）前記半導体基板の主面の第１領域に第１半導体領
域を形成する第１マスクを使用し、前記第３半導体領域
を形成した（同一の第１マスクを使用し、第１半導体領
域、第３半導体領域の夫々を形成した）ので、前記第１
半導体領域の配置位置に対して前記第３半導体領域の配
置位置が自己整合で形成され、前記第１半導体領域の配
置位置に対する前記第３半導体領域の配置位置が製造プ
ロセス上のマスク合せ余裕寸法に相当する分縮小でき
る。
【００６３】上述した手段（６）によれば、前記手段
（５）の作用効果の他に、以下の作用効果が得られる。 （１）前記半導体基板の主面の第２領域に導入された第
３不純物を拡散し、第２半導体領域を形成する工程を利
用し、第１領域に導入された第１不純物を拡散し、第１
半導体領域を形成するとともに、第１領域に導入された
第２不純物を拡散し、第３半導体領域を形成したので、
前記第１不純物、第２不純物の夫々を拡散し第１半導体
領域、第３半導体領域の夫々を形成する工程に相当する
分、半導体集積回路装置の製造プロセスの工程数を削減
できる。 （２）前記第２不純物の拡散速度は第１不純物の拡散速
度に比べて遅いので、この拡散速度差を利用し、第１不
純物の拡散で形成される第１半導体領域の主面に第２不
純物の拡散で形成される第３半導体領域を形成できる。
【００６４】上述した手段（７）によれば、以下の作用
効果が得られる。 （１）前記下層に相当する半導体層又はゲート電極層を
パターンニングした際に発生するＭＩＳＦＥＴのチャネ
ル形成領域又はゲート電極の表面の角部の形状が表面の
酸化又は窒化で緩和される。 （２）前記作用効果（１）の結果、前記ＭＩＳＦＥＴの
下層のチャネル形成領域又はゲート電極の表面の角部で
の電界集中を低減できるので、ＭＩＳＦＥＴのゲート絶
縁膜の前記角部の領域での絶縁耐圧の劣化を防止でき
る。 （３）また、前記作用効果（１）の結果、前記ＭＩＳＦ
ＥＴの下層のチャネル形成領域又はゲート電極の表面の
角部での膜質の劣化を防止できるので、ＭＩＳＦＥＴの
ゲート絶縁膜の前記角部の領域での絶縁耐圧の劣化を防
止できる。
【００６５】上述した手段（８）によれば、前記チャネ
ル形成領域又はゲート電極の表面に形成された酸化膜若
しくは窒化膜に対して独立の工程で新たにゲート絶縁膜
を形成するので、前記ゲート絶縁膜の膜厚の制御性を向
上できる。
【００６６】上述した手段（９）によれば、前記ゲート
絶縁膜を形成する工程に際して、前段の工程で形成さ
れたチャネル形成領域又はゲート電極の表面の酸化膜若
しくは窒化膜を除去しないので、この除去工程に相当す
る分、半導体集積回路装置の製造プロセスの工程数を削
減できる。
【００６７】上述した手段（１０）によれば、前記手段
（７）の作用効果の他に、前記下層に相当する半導体層
又はゲート電極層をパターンニングした際に発生するＭ
ＩＳＦＥＴのチャネル形成領域又はゲート電極の側面の
段差形状がサイドウォールスペーサで緩和される。
【００６８】上述した手段（１１）によれば、前記ＳＲ
ＡＭのメモリセルのフリップフロップ回路の負荷用ＭＩ
ＳＦＥＴにおいて、ゲート電極とチャネル形成領域（又
はソース領域若しくはドレイン領域）との間の短絡を防
止できるので、スタンバイ電流不良を防止できる。
【００６９】上述した手段（１２）によれば、以下の作
用効果が得られる。 （１）前記工程の珪素膜の堆積中の際の高温度アニー
ル又は珪素膜の堆積後に行われる高温度アニール（いず
れもアルミニウムの融点よりも高い温度のアニール）後
の冷却に基づく珪素膜の体積収縮で発生する、前記絶縁
膜の開口端から前記第１半導体領域と第２半導体領域と
の間のｐｎ接合部を横切る結晶欠陥を、第３半導体領域
内に取り込むことができる。 （２）前記工程の絶縁膜に開口を形成するマスク、第
３半導体領域を形成する不純物の打込みマスクの夫々を
兼用できるので、前記不純物の打込みマスクに相当する
分、マスク形成工程を削減でき、半導体集積回路装置の
製造プロセスの工程数を削減できる。
【００７０】上述した手段（１３）によれば、以下の作
用効果が得られる。 （１）前記工程で絶縁膜上の全面に珪素膜を堆積した
後、工程の珪素膜にパターンニングを施す前に、この
珪素膜に結晶化を目的する高温度アニールを施し、この
珪素膜が冷却するときの体積収縮に基づく応力を珪素膜
の全体に分散し、前記第２半導体領域の主面であって絶
縁膜に形成された開口端に発生する前記応力の集中を低
減できるので、前記珪素膜の体積収縮で、前記絶縁膜の
開口端から前記第１半導体領域と第２半導体領域との間
のｐｎ接合部を横切る結晶欠陥が発生することを防止で
きる。 （２）前記工程の珪素膜にパターンニングを施した後
に行われていた前記工程の珪素膜の結晶化を行う高温
度アニールを行う工程を、前記工程の珪素膜を堆積し
た後、前記工程の珪素膜にパターンニングを施す工程
前に入れ変えただけなので、半導体集積回路装置の製造
プロセスの工程数の増加を防止できる。
【００７１】上述した手段（１４）によれば、以下の作
用効果が得られる。 （１）前記ＳＲＡＭのメモリセルの情報蓄積ノードに供
給される電源のリーク電流が低減できるので、ＳＲＡＭ
のスタンバイ電流の消費電力化が図れる。 （２）前記ＳＲＡＭのメモリセルの情報蓄積ノードに供
給される電源のリーク電流が低減できるので、メモリセ
ルの情報保持特性の向上が図れる。 （３）前記手段（１２）に記載されるＳＲＡＭにおい
て、メモリセルの駆動用ＭＩＳＦＥＴのドレイン領域に
第３半導体領域が付加され、この第３半導体領域に相当
する分、前記ドレイン領域の表面の電極に接続される領
域の不純物濃度を高められるので、電極（珪素膜）に導
入される抵抗値を低減する不純物の不純物濃度を下げる
ことができ（オーミック接続に必要な不純物濃度は第３
半導体領域で確保される）、電極からのドレイン領域へ
の不純物の滲みだしを低減できる。
【００７２】上述した手段（１５）によれば、前記ゲー
ト電極の体積変化（サイドウォールスペーサとの間の熱
膨張係数差が異なることに起因）でサイドウォールスペ
ーサの開放端に発生する最大応力が集中する領域に対し
て、ソース領域、ドレイン領域の夫々を形成する第２導
電型の不純物の打込みに基づくダメージが発生する領域
を前記マスクの膜厚に相当する分ずらすことができる
（最大応力集中領域、ダメージ発生領域の夫々を分散で
きる）ので、前記サイドウォールスペーサの開放端の領
域であって、前記第１半導体領域の主面、ソース領域若
しくはドレイン領域に発生する結晶欠陥、又は前記第１
半導体領域とソース領域若しくはドレイン領域との間の
ｐｎ接合部を横切り発生する結晶欠陥を防止できる。
【００７３】以下、本発明の構成について、本発明をＳ
ＲＡＭに適用した一実施例とともに説明する。
【００７４】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００７５】
【実施例】（実 施 例 １）本発明の実施例１である高
速版ＳＲＡＭの全体の概略構成を図１（チップレイアウ
ト図）で示す。
【００７６】図１に示すＳＲＡＭ（半導体ペレット）は
４〔Ｍbit〕 の大容量で構成される。このＳＲＡＭは、
図示しないが、ＤＩＰ構造，ＳＯＰ構造等、リードが封
止体の対向する２辺の夫々に夫々複数本配列されるデュ
アルインライン方式を採用する樹脂封止型半導体装置に
封止される。ＳＲＡＭは平面形状が長方形状で構成され
る。本実施例のＳＲＡＭは、長方形状の長辺（図１中、
上辺、下辺の夫々）が１７.４１〔ｍｍ〕、短辺（図１
中、右辺、左辺の夫々）が７.５５〔ｍｍ〕で夫々構成
される。
【００７７】前記ＳＲＡＭの回路システム搭載面の中央
領域、具体的には長方形状の互いに対向する２つの長辺
の中央領域であって左側の短辺から右側の短辺に向って
（以下、Ｘ方向という。又上側の長辺から下側の長辺に
向う方向はＹ方向という。）、複数個の外部端子（ボン
ディングパッド）ＢＰが配置される。この外部端子ＢＰ
は前述のリードの内部リード（インナーリード）に電気
的に接続される。複数個の外部端子ＢＰの夫々には、例
えばアドレス信号、チップセレクト信号、アウトプット
イネーブル信号、ライトイネーブル信号、入出力データ
信号の夫々が印加される。また、外部端子ＢＰには電源
電圧Ｖcc、基準電圧Ｖssの夫々が印加される（ＳＲＡＭ
の外部から電源が供給される）。電源電圧Ｖccは例えば
回路の動作電圧５〔Ｖ〕、基準電圧Ｖssは例えば回路の
接地電圧０〔Ｖ〕である。
【００７８】前記ＳＲＡＭは電源電圧変換回路（降圧電
源回路又はレギュレータ）ＶＲＣが搭載される。電源電
圧変換回路ＶＲＣは、ＳＲＡＭの外部から供給される電
源電圧Ｖcc（５〔Ｖ〕）をＳＲＡＭの内部において降圧
し、低消費電力化を主目的として、ＳＲＡＭの周辺回路
の一部に降圧された降圧電源電圧Ｖddを供給する。電源
電圧Ｖddは本実施例のＳＲＡＭにおいて４〔Ｖ〕が使用
される。電源電圧変換回路ＶＲＣは、ＳＲＡＭの回路シ
ステム搭載面に２個搭載され、左側の短辺の中央領域、
右側の短辺の中央領域の夫々に近接した位置において、
夫々が配置される。
【００７９】前記ＳＲＡＭの回路システム搭載面の複数
個配列された外部端子ＢＰの上側、下側の夫々の領域に
は、アドレスバッファ回路、プリデコーダ回路等、周辺
回路のうち間接周辺回路の一部ＲＣが夫々配置される。
この間接周辺回路ＲＣは、図２（Ｂ）（電源供給系統を
示すブロック回路図）に示すように、電源電圧変換回路
ＶＲＣで降圧された降圧電源電圧Ｖddが供給される。間
接周辺回路ＲＣ以外の間接周辺回路及び直接周辺回路を
含む周辺回路、具体的にはデコーダ回路（Ｘデコーダ回
路ＸＤＥＣ、Ｙデコーダ回路ＹＤＥＣ）、コントロール
回路ＣＣ、センスアンプ回路ＳＡ、出力バッファ回路、
メモリセルアレイの夫々は基本的には外部からの電源電
圧Ｖccが供給される。つまり、図１中、ＳＲＡＭは、外
部端子ＢＰ、電源電圧変換回路ＶＲＣ及び間接周辺回路
ＲＣを取り囲む仮想的に作図した一点鎖線で囲まれた領
域内に配置される回路に電源電圧変換回路ＶＲＣで降圧
された降圧電源電圧Ｖddが供給される。
【００８０】図１中、ＳＲＡＭの回路システム搭載面に
おいて、長方形状の上側の長辺と間接周辺回路ＲＣとの
間に２個のメモリブロックＭＢ１及びＭＢ２が配置され
る。同様に、下側の長辺と間接周辺回路ＲＣとの間に２
個のメモリブロックＭＢ３及びＭＢ４が配置される。つ
まり、ＳＲＡＭは合計４個のメモリブロックＭＢが配置
される。メモリブロックＭＢ１、ＭＢ３の夫々は長方形
状の左側の短辺に沿ってＹ方向に順次配列され、メモリ
ブロックＭＢ２、ＭＢ４の夫々は長方形状の右側の短辺
に沿ってＹ方向に順次配列される。
【００８１】前記ＳＲＡＭの回路システム搭載面におい
て、メモリブロックＭＢ１及びＭＢ２と前記間接周辺回
路ＲＣとの間には、Ｙスイッチ回路Ｙ−ＳＷ、Ｙデコー
ダ回路ＹＤＥＣ及びセンスアンプ回路ＳＡが配置され
る。同様に、メモリブロックＭＢ３及びＭＢ４と前記間
接周辺回路ＲＣとの間にはＹスイッチ回路Ｙ−ＳＷ、Ｙ
デコーダ回路ＹＤＥＣ及びセンスアンプ回路ＳＡが配置
される。
【００８２】前記４個のメモリブロックＭＢ１〜ＭＢ４
の夫々は、図１に示すように、夫々Ｘ方向に配列された
８個のメモリマットＭＭに分割される。つまり、ＳＲＡ
Ｍは、８個のメモリマットＭＭに分割されたメモリブロ
ックＭＢが４個配置されるので、合計３２個のメモリマ
ットＭＭに分割される。前記４個のメモリブロックＭＢ
１〜ＭＢ４の夫々には、夫々、Ｘ方向に配列された左側
の４個のメモリマットＭＭと右側の４個のメモリマット
ＭＭとの間に１個のＸデコーダ回路ＸＤＥＣが配置され
る。
【００８３】また、前記メモリブロックＭＢ１とＭＢ２
との間、メモリブロックＭＢ３とＭＢ４との間の夫々に
は夫々冗長データ線（Ｙ系冗長回路）ＳＤＢが配置され
る。１個の冗長データ線ＳＤＢは、４本の冗長入出力デ
ータ線が配置され、この冗長入出力データ線に夫々４本
の冗長データ線が接続されるので、合計、１６本の冗長
データ線が配置される。また、メモリブロックＭＢ１〜
ＭＢ４の夫々のＹスイッチ回路Ｙ−ＳＷ及びＹデコーダ
回路ＹＤＥＣ側においては冗長ワード線（Ｘ系冗長回
路）ＳＷＢが配置される。冗長ワード線ＳＷＢはメモリ
ブロックＭＢ毎に夫々４本の冗長サブワード線が配置さ
れる。
【００８４】前記４個のメモリブロックＭＢ１〜ＭＢ４
のうち、１個のメモリブロックＭＢの８個に分割された
メモリマットＭＭの夫々は、図２（Ａ）（要部拡大ブロ
ック図）に示すように、Ｘ方向に配列された４個のメモ
リセルアレイＭＡＹで構成される。この４個のメモリセ
ルアレイＭＡＹの夫々はメモリマットＭＭにおいてＸ方
向に配列される。つまり、ＳＲＡＭは、４個のメモリブ
ロックＭＢ１〜ＭＢ４の夫々を夫々８個のメモリマット
ＭＭに分割し、この８個のメモリマットＭＭの夫々を夫
々４個のメモリセルアレイＭＡＹで構成したので、合計
１２８個のメモリセルアレイＭＡＹを配置する。
【００８５】前記１２８個のメモリセルアレイＭＡＹの
うち、１個のメモリセルアレイＭＡＹは、図３（要部拡
大ブロック図）に示すように、さらに４個のサブメモリ
セルアレイＳＭＡＹに分割される。この４個に分割され
たサブメモリセルアレイＳＭＡＹの夫々はＸ方向に配列
される。サブメモリセルアレイＳＭＡＹはＸ方向（ワー
ド線延在方向）に配列された１６個のメモリセルＭＣで
構成される。つまり、１個のメモリセルアレイＭＡＹ
は、Ｘ方向に１６個のメモリセルＭＣを配列したサブメ
モリセルアレイＳＭＡＹを４個配置するので、合計６４
個（６４〔bit〕）のメモリセルＭＣが配列される。ま
た、１個のメモリセルアレイＭＡＹは、Ｙ方向（相補性
データ線延在方向）に５１４個（５１４〔bit〕)のメモ
リセルＭＣが配列される。Ｙ方向に配列された５１４個
のメモリセルＭＣのうち５１２個（５１２〔bit〕)は正
規の（実際に情報を記憶する）メモリセルＭＣとして構
成され、残りの２個（２〔bit〕)は冗長用のメモリセル
ＭＣ（冗長ワード線ＳＷＢ）として構成される。
【００８６】前記図２（Ａ）及び図３に示すように、１
個のメモリマットＭＭの左側の２個のメモリセルアレイ
ＭＡＹと右側の２個のメモリセルアレイＭＡＹとの間に
はワードドライバー回路ＷＤＲが配置される。前記図１
に示すＳＲＡＭの１個のメモリブロックＭＢの合計８個
のメモリマットＭＭの夫々の合計８個のワードドライバ
ー回路ＷＤＲは、Ｘ方向において左側の４個のメモリマ
ットＭＭと右側の４個のメモリマットＭＭとの間に配置
されたＸデコーダ回路ＸＤＥＣで選択される。つまり、
１個のメモリブロックＭＢ内において、１個のＸデコー
ダ回路ＸＤＥＣは８個のメモリマットＭＭの合計８個の
ワードドライバー回路ＷＤＲのうちの１個を選択する。
【００８７】前記図３に示すように、ワードドライバー
回路ＷＤＲはメインワード線ＭＷＬを介してＸデコーダ
回路ＸＤＥＣで選択される。また、ワードドライバー回
路ＷＤＲはそれ毎に配置されたアドレス信号線ＡＬで選
択される。前記メインワード線ＭＷＬは、メモリセルア
レイＭＡＹ上をＸ方向に延在し、４個（４〔bit〕)のメ
モリセルＭＣ毎にＹ方向に複数本配置される。アドレス
信号線ＡＬは、Ｙ方向に延在し、Ｘ方向に複数本配置さ
れる。アドレス信号線ＡＬは、メモリマットＭＭにおい
て、ワードドライバー回路ＷＤＲの右側に配置された２
個のメモリセルアレイＭＡＹのメモリセルＭＣを選択す
るのに８本、左側に配置された２個のメモリセルアレイ
ＭＡＹに配置されたメモリセルＭＣを選択するのに８
本、合計１６本配置される。
【００８８】前記図２（Ａ）及び図３に示すように、メ
モリマットＭＭにおいて、ワードドライバー回路ＷＤＲ
は、４個のメモリセルアレイＭＡＹのうちの１つのメモ
リセルアレイＭＡＹ上を延在する第１ワード線ＷＬ１及
び第２ワード線ＷＬ２を選択する。第１ワード線ＷＬ１
及び第２ワード線ＷＬ２はメモリセルアレイＭＡＹ毎
（４個のサブメモリセルアレイＳＭＡＹ毎）に配置され
る。第１ワード線ＷＬ１、第２ワード線ＷＬ２の夫々は
互いに離隔し、かつ実質的に平行にＸ方向に延在する。
この第１ワード線ＷＬ１及び第２ワード線ＷＬ２はＹ方
向に配列された１個のメモリセルＭＣ毎に配置される。
つまり、１個のメモリセルＭＣには同一選択信号が印加
される２本の第１ワード線ＷＬ１及び第２ワード線ＷＬ
２が接続される。
【００８９】前記図２（Ａ）、図３の夫々に示すワード
ドライバー回路ＷＤＲの右側に配置された２個のメモリ
セルアレイＭＡＹのうち、ワードドライバー回路ＷＤＲ
に近い側のメモリセルアレイＭＡＹを延在する第１ワー
ド線ＷＬ１及び第２ワード線ＷＬ２は第２サブワード線
ＳＷＬ２を介してワードドライバー回路ＷＤＲで選択さ
れる。ワードドライバー回路ＷＤＲから遠く離れたメモ
リセルアレイＭＡＹを延在する第１ワード線ＷＬ１及び
第２ワード線ＷＬ２は第１サブワード線ＳＷＬ１を介し
てワードドライバー回路ＷＤＲで選択される。第１サブ
ワード線ＳＷＬ１、第２サブワード線ＳＷＬ２の夫々は
互いに離隔し、かつ平行にＸ方向に延在する。第１サブ
ワード線ＳＷＬ１及び第２サブワード線ＳＷＬ２は、前
記第１ワード線ＷＬ１及び第２ワード線ＷＬ２と同様
に、Ｙ方向に配列された１個のメモリセルＭＣ毎に配置
される。前記第１サブワード線ＳＷＬ１は、ワードドラ
イバー回路ＷＤＲに近い側の１個のメモリセルアレイＭ
ＡＹ上を延在し、遠く離れた他のメモリセルアレイＭＡ
Ｙに配置された第１ワード線ＷＬ１及び第２ワード線Ｗ
Ｌ２とワードドライバー回路ＷＤＲとの間を接続する。
【００９０】ワードドライバー回路ＷＤＲの左側に配置
された２個のメモリセルアレイＭＡＹの夫々には右側と
同様に第１ワード線ＷＬ１及び第２ワード線ＷＬ２が配
置される。この第１ワード線ＷＬ１及び第２ワード線Ｗ
Ｌ２は第１サブワード線ＳＷＬ１又は第２サブワード線
ＳＷＬ２を介してワードドライバー回路ＷＤＲに接続さ
れる。
【００９１】前記図２（Ａ）に示すように、メモリマッ
トＭＭにおいて、４個のメモリセルアレイＭＡＹの夫々
の上側には夫々毎に分割されたロード回路ＬＯＡＤが配
置される。４個のメモリセルアレイＭＡＹの夫々の下側
には夫々毎に分割されたＹデコーダ回路ＹＤＥＣ及びＹ
スイッチ回路Ｙ−ＳＷが配置される。また、４個のメモ
リセルアレイＭＡＹの夫々の下側には夫々毎に分割され
たセンスアンプ回路ＳＡが配置される。このセンスアン
プ回路ＳＡは、１個のメモリセルアレイＭＡＹに対して
４個配置され、４〔bit〕 の情報（４個のメモリセルＭ
Ｃに記憶された情報）を一度に出力できる。前記ワード
ドライバー回路ＷＤＲの下側にはコントロール回路ＣＣ
が配置される。また、図２（Ａ）に示すメモリマットＭ
Ｍにおいて、ワードドライバー回路ＷＤＲの左側、右側
の夫々に配置された２個のメモリセルアレイＭＡＹ間に
は、図３及び図４（要部拡大ブロック図）に示すよう
に、ウエルコンタクト領域ＰＷＣ１、メモリセルアレイ
ＭＡＹ間の連結用結線等を含むつなぎセルが配置され
る。
【００９２】前記図２（Ａ）及び図３に示すように、メ
モリマットＭＭにおいて、メモリセルアレイＭＡＹには
相補性データ線ＤＬが配置される。相補性データ線ＤＬ
は、前記メインワード線ＭＷＬ、サブワード線ＳＷＬ、
ワード線ＷＬの夫々の延在方向と交差（実質的に直交）
するＹ方向に延在する。相補性データ線ＤＬは互いに離
隔しかつ平行にＹ方向に延在する第１データ線ＤＬ１及
び第２データ線ＤＬ２の２本で構成される。この相補性
データ線ＤＬは、図３に示すように、Ｘ方向に配列され
たメモリセルＭＣ毎に配置される。相補性データ線ＤＬ
の上側の一端側は図２（Ａ）に示すロード回路ＬＯＡＤ
に接続される。相補性データ線ＤＬの下側の他端側はＹ
スイッチ回路Ｙ−ＳＷを介してセンスアンプ回路ＳＡに
接続される。
【００９３】前記ＳＲＡＭの回路システム搭載面に搭載
される直接周辺回路及び間接周辺回路を含む周辺回路、
サブメモリセルアレイＳＭＡＹに配列されるメモリセル
ＭＣの夫々は基本的に相補型ＭＩＳＦＥＴで構成され
る。具体的なＳＲＡＭの断面構造は後述するが（図６、
図１０及び図１１を参照）、ＳＲＡＭは単結晶珪素から
なるｐ- 型半導体基板（Ｐsub)１を主体に構成される。
本実施例において、ＳＲＡＭはｐ- 型半導体基板１の回
路システム搭載面となる主面が（１００）結晶面（結晶
学的に等価となる結晶面も含む）に設定される。また、
ｐ- 型半導体基板１は、主面の（１００）結晶面の面方
位を所定の面方位例えば〔０１０〕面方位（結晶学的に
等価となる面方位も含む）の方向に ２.５度以上１５度
以下に傾けた、所謂オフアングルウエーハから形成され
る。本実施例のＳＲＡＭにおいては４度オフアングルウ
エーハからｐ- 型半導体基板１が形成される。
【００９４】前記図３及び図４に破線で囲み符号３ｉを
付けて示すように、メモリセルアレイＭＡＹが配置され
る領域において、ｐ- 型半導体基板１の主面部にはｎ-
型ウエル分離領域（Ｎiso)３ｉが配置される。ｎ- 型ウ
エル分離領域３ｉは、その断面構造については図６及び
図１０を使用し後述するが、α線がｐ- 型半導体基板１
内に入射した際に発生する少数キャリアがメモリセルア
レイＭＡＹの領域に侵入することを防止する、所謂アン
ダーシュート対策（α線ソフトエラー耐性の向上）を主
目的として構成される。
【００９５】前記ｎ- 型ウエル分離領域３ｉの主面部に
はメモリセルアレイＭＡＹが配置されるｐ- 型ウエル領
域（Ｐwell）２Ｍが配置される。また、メモリセルアレ
イＭＡＹ以外の領域、具体的には間接周辺回路及び直接
周辺回路を含む周辺回路が配置される領域、つまりｎ-
型ウエル分離領域３ｉの外周囲においてｐ- 型半導体基
板１の主面の互いに異なる領域にはｐ- 型ウエル領域
（Ｐwell）２、ｎ- 型ウエル領域（Ｎwell）３の夫々が
配置される。ｐ- 型ウエル領域２の主面には周辺回路を
構成するｎチャネルＭＩＳＦＥＴが主体に配置される。
ｎ- 型ウエル領域３の主面には周辺回路を構成するｐチ
ャネルＭＩＳＦＥＴが主体に配置される。つまり、本実
施例のＳＲＡＭは、ｐ- 型半導体基板１の主面にｎ- 型
ウエル分離領域３ｉを構成し、このｎ- 型ウエル分離領
域３ｉの主面にｐ- 型ウエル領域２Ｍを構成した２重ウ
エル構造（又はｎ- 型ウエル領域３を含めた３重ウエル
構造）が採用される。また、本実施例のＳＲＡＭは、ｐ
- 型半導体基板１の主面にｐ- 型ウエル領域２、ｎ- 型
ウエル領域３の夫々を配置した所謂ツインウエル構造で
構成される。
【００９６】前記図３及び図４に示すように、前記ＳＲ
ＡＭのメモリマットＭＭにおいて、ワードドライバー回
路ＷＤＲの左側に配置された２個のメモリセルアレイＭ
ＡＹは１個のｎ- 型ウエル分離領域３ｉの主面に配置さ
れた１個のｐ- 型ウエル領域２Ｍの主面に配置される。
メモリセルアレイＭＡＹ（この場合、実質的にメモリセ
ルＭＣが配置された領域を示す）の外周囲であって、ｐ
- 型ウエル領域２Ｍの周辺領域にはこのｐ- 型ウエル領
域２Ｍの輪郭に沿って平面リング形状で形成されるガー
ドリング領域Ｐ−ＧＲが配置される。このガードリング
領域Ｐ−ＧＲはｐ- 型ウエル領域２Ｍに固定の基準電圧
Ｖssを供給する。
【００９７】前記ワードドライバー回路ＷＤＲの左側に
配置された２個のメモリセルアレイＭＡＹの夫々の間に
おいて、ｐ- 型ウエル領域２Ｍの主面にはウエルコンタ
クト領域ＰＷＣ１が配置される。このウエルコンタクト
領域ＰＷＣ１は、Ｙ方向において、複数個のメモリセル
ＭＣ毎に１個の割合（例えば、２個のメモリセルＭＣ毎
に１個の割合）で配置され、複数個配列される。
【００９８】同様に、前記メモリマットＭＭにおいて、
ワードドライバー回路ＷＤＲの右側に配置された２個の
メモリセルアレイＭＡＹは１個のｎ- 型ウエル分離領域
３ｉの主面に配置された１個のｐ- 型ウエル領域２Ｍの
主面に配置される。このｐ-型ウエル領域２Ｍの周辺領
域にはガードリング領域Ｐ−ＧＲが配置され、固定の基
準電圧Ｖssが供給される。ワードドライバー回路ＷＤＲ
の右側に配置された２個のメモリセルアレイＭＡＹの夫
々の間において、ｐ- 型ウエル領域２Ｍの主面にはウエ
ルコンタクト領域ＰＷＣ１が配置される。
【００９９】また、同図３及び図４に示すように、メモ
リセルアレイＭＡＹにおいて、４個に分割されたサブメ
モリセルアレイＳＭＡＹの夫々の間にはウエルコンタク
ト領域ＰＷＣ２が配置される。このウエルコンタクト領
域ＰＷＣ２は、前述のウエルコンタクト領域ＰＷＣ１と
同様に、Ｙ方向において、複数個のメモリセルＭＣ毎に
１個の割合（例えば、２個のメモリセルＭＣ毎に１個の
割合）で配置され、複数個配列される。
【０１００】前記メモリセルアレイＭＡＹ間に配置され
るウエルコンタクト領域ＰＷＣ１、サブメモリセルアレ
イＳＭＡＹ間に配置されるウエルコンタクト領域ＰＷＣ
２の夫々は、ｐ- 型ウエル領域２Ｍに固定の基準電圧Ｖ
ssを供給し、このｐ- 型ウエル領域２Ｍの電位を安定化
する目的で配置される。
【０１０１】図４に示すように、メモリマットＭＭのワ
ードドライバー回路ＷＤＲが配置される領域にはｐ- 型
ウエル領域２、ｎ- 型ウエル領域３の夫々がＸ方向にお
いて複数個交互に配置される。このワードドライバー回
路ＷＤＲが配置されるｐ- 型ウエル領域２の周辺領域に
はガードリング領域Ｐ−ＧＲが配置され、ｎ- 型ウエル
領域３の周辺領域にはガードリング領域Ｎ−ＧＲが配置
される。
【０１０２】前記図３に示すメモリセルアレイＭＡＹの
サブメモリセルアレイＳＭＡＹに配置された１個のメモ
リセルＭＣは、図５（メモリセルの回路図）に示すよう
に、ワード線ＷＬと相補性データ線ＤＬとの交差部毎に
配置される。つまり、メモリセルＭＣは第１ワード線Ｗ
Ｌ１及び第２ワード線ＷＬ２と第１データ線ＤＬ１及び
第２データ線ＤＬ２との交差部に配置される。メモリセ
ルＭＣはフリップフロップ回路と２個の転送用ＭＩＳＦ
ＥＴＱｔ１及びＱｔ２とで構成される。フリップフロッ
プ回路は情報蓄積部として構成され、このメモリセルＭ
Ｃは１〔bit〕の情報“１”又は“０”を記憶する。
【０１０３】前記メモリセルＭＣの２個の転送用ＭＩＳ
ＦＥＴＱｔ１、Ｑｔ２の夫々はフリップフロップ回路の
一対の入出力端子の夫々に夫々一方の半導体領域を接続
する。転送用ＭＩＳＦＥＴＱｔ１の他方の半導体領域は
第１データ線ＤＬ１に接続され、ゲート電極は第１ワー
ド線ＷＬ１に接続される。転送用ＭＩＳＦＥＴＱｔ２の
他方の半導体領域は第２データ線ＤＬ２に接続され、ゲ
ート電極は第２ワード線ＷＬ２に接続される。この２個
の転送用ＭＩＳＦＥＥＴＱｔ１、Ｑｔ２の夫々はｎチャ
ネル型で構成される。
【０１０４】前記フリップフロップ回路は２個の駆動用
ＭＩＳＦＥＴＱｄ１及びＱｄ２と２個の負荷用ＭＩＳＦ
ＥＴＱｐ１及びＱｐ２とで構成される。駆動用ＭＩＳＦ
ＥＴＱｄ１、Ｑｄ２の夫々はｎチャネル型で構成され
る。負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の夫々はｐチャ
ネル型で構成される。つまり、本実施例のＳＲＡＭのメ
モリセルＭＣは完全相補型ＭＩＳＦＥＴ（所謂フルＣＭ
ＯＳ）構造で構成される。
【０１０５】前記駆動用ＭＩＳＦＥＴＱｄ１、負荷用Ｍ
ＩＳＦＥＴＱｐ１の夫々は、互いのドレイン領域を接続
し、かつ互いのゲート電極を接続し、相補型ＭＩＳＦＥ
Ｔを構成する。同様に、駆動用ＭＩＳＦＥＴＱｄ２、負
荷用ＭＩＳＦＥＴＱｐ２の夫々は、互いのドレイン領域
を接続し、かつ互いのゲート電極を接続し、相補型ＭＩ
ＳＦＥＴを構成する。駆動用ＭＩＳＦＥＴＱｄ１、負荷
用ＭＩＳＦＥＴＱｐ１の夫々のドレイン領域（入出力端
子）は、転送用ＭＩＳＦＥＴＱｔ１の一方の半導体領域
に接続されるとともに、駆動用ＭＩＳＦＥＴＱｄ２、負
荷用ＭＩＳＦＥＴＱｐ２の夫々のゲート電極に接続され
る。駆動用ＭＩＳＦＥＴＱｄ２、負荷用ＭＩＳＦＥＴＱ
ｐ２の夫々のドレイン領域（入出力端子）は、転送用Ｍ
ＩＳＦＥＴＱｔ２の一方の半導体領域に接続されるとと
もに、駆動用ＭＩＳＦＥＴＱｄ１、負荷用ＭＩＳＦＥＴ
Ｑｐ１の夫々のゲート電極に接続される。駆動用ＭＩＳ
ＦＥＴＱｄ１、Ｑｄ２の夫々のソース領域は基準電圧Ｖ
ss（例えば０〔Ｖ〕）に接続される。負荷用ＭＩＳＦＥ
ＴＱｐ１、Ｑｐ２の夫々のソース領域は電源電圧Ｖcc
（例えば５〔Ｖ〕）に接続される。
【０１０６】前記メモリセルＭＣのフリップフロップ回
路の一対の入出力端子間、つまり２つの情報蓄積ノード
間には容量素子Ｃが構成される。容量素子Ｃは、一方の
電極を一方の情報蓄積ノードに、他方の電極を他方の情
報蓄積ノードに夫々接続する。この容量素子Ｃは、基本
的には情報蓄積ノードの電荷蓄積量を増加し、α線ソフ
トエラー耐性を高める目的で構成される。また、容量素
子Ｃは、夫々の電極を２つの情報蓄積ノードの間に接続
したので、２個所の情報蓄積ノードの夫々に独立に２個
の容量素子を構成する場合に比べて、約半分の平面々積
で構成できる。つまり、この容量素子Ｃは、メモリセル
ＭＣの占有面積を縮小できるので、ＳＲＡＭの集積度を
向上できる。
【０１０７】このように構成されるＳＲＡＭは、まず、
前記図１、図２（Ａ）及び図３に示すように、Ｘデコー
ダ回路ＸＤＥＣでＹ方向に配置された複数本のうちの１
本のメインワード線ＭＷＬが選択されるとともに、メモ
リブロックＭＢの複数個のメモリマットＭＭに配置され
た複数個のワードドライバー回路ＷＤＲのうちの１個が
選択される。このメインワード線ＭＷＬ、ワードドライ
バー回路ＷＤＲの夫々の選択により、１個のメモリマッ
トＭＭのワードドライバー回路ＷＤＲの右側に延在する
４組のサブワード線ＳＷＬ及び左側に延在する４組のサ
ブワード線ＳＷＬが選択される。そして、選択されたワ
ードドライバー回路ＷＤＲヘのアドレス信号（Ｙ系アド
レス信号）に基づき、ワードドライバー回路ＷＤＲの右
側、左側のいずれかの４組のサブワード線ＳＷＬのうち
のいずれか１本のサブワード線ＳＷＬが選択され、この
サブワード線ＳＷＬに接続され、かつ１個のサブメモリ
セルアレイＳＭＡＹを延在する２本の第１ワード線ＷＬ
１及び第２ワード線ＷＬ２が選択される。つまり、ＳＲ
ＡＭは、第１ワード線ＷＬ１及び第２ワード線ＷＬ２を
その延在方向に複数個分割し、この複数個に分割された
うちの１組の第１ワード線ＷＬ１及び第２ワード線ＷＬ
２をワードドライバー回路ＷＤＲ及びＸデコーダ回路Ｘ
ＤＥＣで選択する、デバイデッドワードライン方式が採
用される。デバイデッドワードライン方式の採用は、選
択されたワード線ＷＬの充放電々流量を低減できるの
で、ＳＲＡＭの低消費電力化が図れる。
【０１０８】また、ＳＲＡＭは、前記図２（Ａ）及び図
３に示すように、前記ワードドライバー回路ＷＤＲの一
端側に配置された２個のうちの一方のメモリセルアレイ
ＭＡＹを延在する第１ワード線ＷＬ１及び第２ワード線
ＷＬ２を第２サブワード線ＳＷＬ２を介してワードドラ
イバー回路ＷＤＲに接続し、他方のメモリセルアレイＭ
ＡＹを延在する第１ワード線ＷＬ１及び第２ワード線Ｗ
Ｌ２を第１サブワード線ＳＷＬ１を介してワードドライ
バー回路ＷＤＲに接続する。つまり、ＳＲＡＭは、メモ
リセルアレイＭＡＹにそれ毎に分割されたワード線ＷＬ
及び分割された複数本のワード線ＷＬ間を接続するサブ
ワード線ＳＷＬを配置する、ダブルワードライン方式が
採用される。ダブルワードライン方式の採用は、サブワ
ード線ＳＷＬに相当する分、ワードドライバー回路ＷＤ
Ｒとワード線ＷＬとの間の抵抗値を低減できるので、選
択されたワード線ＷＬの充放電速度を速め、ＳＲＡＭの
回路動作速度の高速化が図れる。
【０１０９】前記ＳＲＡＭのメモリセルアレイＭＡＹの
周辺領域に配置されたＸデコーダ回路ＸＤＥＣ、Ｙデコ
ーダ回路ＹＤＥＣ、Ｙスイッチ回路Ｙ−ＳＷ、センスア
ンプ回路ＳＡ、ロード回路ＬＯＡＤ等はＳＲＡＭの周辺
回路を構成する。この周辺回路はメモリセルＭＣの情報
の書込み動作、情報の保持動作、情報の読出し動作等を
直接的に又は間接的に制御する。
【０１１０】次に、前記ＳＲＡＭのメモリセルＭＣ及び
メモリセルアレイＭＡＹの具体的構造について説明す
る。メモリセルＭＣの完成状態の平面構造は図７（平面
図）に、製造プロセス中の各製造工程毎に示す平面構造
は図８（Ａ）及び図８（Ｂ）（平面図）に夫々示す。メ
モリセルＭＣの完成状態の断面構造は図６（図７のＩー
Ｉ切断線で切った断面図）に示す。
【０１１１】図６及び図７に示すように、ＳＲＡＭは前
述のように単結晶珪素からなるｐ-型半導体基板１を主
体に構成される。このｐ- 型半導体基板１のメモリセル
アレイＭＡＹの領域の主面部にはｎ- 型ウエル分離領域
３ｉが構成され、このｎ- 型ウエル分離領域３ｉの主面
部にはｐ- 型ウエル領域２Ｍが構成される。また、メモ
リセルアレイＭＡＹの領域以外の領域においては、前述
のように、ｐ- 型半導体基板１の主面部にｐ- 型ウエル
領域２、ｎ- 型ウエル領域３の夫々が構成される。
【０１１２】図１３（基板及びウエル領域の不純物濃度
分布図）に、ｐ- 型半導体基板１、ｎ- 型ウエル分離領
域３ｉ、ｐ- 型ウエル領域２Ｍ、ｐ- 型ウエル領域２、
ｎ-型ウエル領域３の夫々の不純物濃度を示す。前記図
１３に示す横軸はｐ- 型半導体基板１の主面からの深さ
〔μｍ〕を示し、縦軸は不純物濃度〔atoms／cm3〕を示
す。
【０１１３】図１３に示すように、ｐ- 型半導体基板１
は、１×１０15〔atoms／cm3〕程度の不純物濃度で形成
され、６〜１２〔Ωcm〕の抵抗値に設定される。
【０１１４】前記ｎ- 型ウエル分離領域３ｉは、ｐ- 型
半導体基板１の不純物濃度に比べて高くかつｎ- 型ウエ
ル領域３の不純物濃度に比べて低い、例えば１０15〜１
０16〔atoms／cm3〕程度の不純物濃度に設定される。こ
のｎ- 型ウエル分離領域３ｉとｐ- 型半導体基板１との
間のｐｎ接合部の深さ、つまりｎ- 型ウエル分離領域３
ｉの接合深さ（ｘｊ）は約４〜５〔μｍ〕に設定され
る。
【０１１５】前記ｎ- 型ウエル分離領域３ｉの主面のｐ
- 型ウエル領域２Ｍは、ｐ- 型半導体基板１の不純物濃
度に比べて高い、例えば１０16〜１０17〔atoms／cm3〕
程度に表面の不純物濃度が設定される。ｐ- 型ウエル領
域２Ｍの接合深さは、ｐ- 型ウエル領域２Ｍのｐ型不純
物の拡散がｎ- 型ウエル分離領域３ｉのｎ型不純物の存
在で抑制されるので、ｎ- 型ウエル分離領域３ｉの接合
深さ又はｐ- 型ウエル領域２の拡散深さに比べて浅くな
り、例えば約２〔μｍ〕程度に設定される。また、ｐ-
型ウエル領域２Ｍはｎ- 型ウエル分離領域３ｉの主面に
構成されるので、ｐ- 型ウエル領域２Ｍの表面の不純物
濃度がｎ- 型ウエル分離領域３ｉのｎ型不純物の存在で
低下するが、図１３に示すように、ｐ- 型ウエル領域２
Ｍの表面の不純物濃度はｎ- 型ウエル分離領域３ｉの外
周囲に配置されたｐ- 型ウエル領域２の表面の不純物濃
度と同等に（又はそれに比べて高く）設定される。
【０１１６】前記ｎ- 型ウエル分離領域３ｉの外周囲の
ｎ- 型ウエル領域３は、ｎ- 型ウエル分離領域３ｉの不
純物濃度に比べて高い、例えば１０17〔atoms／cm3〕程
度に表面の不純物濃度が設定される。このｎ- 型ウエル
領域３の接合深さは前記ｎ-型ウエル分離領域３ｉの接
合深さと同等の深さに設定される。
【０１１７】また、前記ｎ- 型ウエル分離領域３ｉの外
周囲のｐ- 型ウエル領域２は、ｐ-型半導体基板１の不
純物濃度に比べて高く、前述のｐ- 型ウエル領域２Ｍの
表面の不純物濃度と同等の表面の不純物濃度に設定され
る。このｐ- 型ウエル領域２の拡散深さは、同一導電型
であるｐ- 型半導体基板１の拡散速度に律則され（ｎ型
不純物が存在しない領域に拡散され）るので、前述のｐ
- 型ウエル領域２Ｍの拡散深さに比べて深く、例えば約
４〜５〔μｍ〕程度に設定される。
【０１１８】前記メモリセルアレイＭＡＹが配置された
（ｎ- 型ウエル分離領域３ｉの主面の）ｐ- 型ウエル領
域２Ｍの非活性領域の主面上には、図６、図７及び図８
（Ａ）に示すように、素子分離絶縁膜（フィールド酸化
珪素膜）４が構成される。また、前記ｐ- 型ウエル領域
２Ｍの非活性領域の主面部つまり素子分離絶縁膜４下に
はｐ型チャネルストッパ領域５が構成される。同様に、
ｎ- 型ウエル分離領域３ｉの外周囲のｐ- 型ウエル領域
２の非活性領域の主面には素子分離絶縁膜４及びｐ型チ
ャネルストッパ領域５が構成される（図１１参照）。ま
た、ｎ- 型ウエル領域３の非活性領域の主面には素子分
離絶縁膜４が構成される。ｎ- 型ウエル領域３の非活性
領域の主面部は、ｐ- 型ウエル領域２、２Ｍの夫々に比
べて反転領域が発生しにくく、素子分離が確実に行える
ので、製造プロセスの工程数を削減する目的で、基本的
にｎ型チャネルストッパ領域は設けない。
【０１１９】前記ＳＲＡＭの１個のメモリセルＭＣはｐ
- 型ウエル領域２Ｍの活性領域の主面に構成される。活
性領域は素子分離絶縁膜４（特に素子分離絶縁膜４の端
部）及びｐ型チャネルストッパ領域５で周囲を囲まれ規
定された領域内に構成される。メモリセルＭＣのうち、
２個の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々は、図
６、図７、図８（Ａ）及び図８（Ｂ）に示すように、素
子分離絶縁膜４で周囲を規定された領域内において、ｐ
- 型ウエル領域２Ｍの主面に構成される。駆動用ＭＩＳ
ＦＥＴＱｄ１、Ｑｄ２の夫々は、主にｐ- 型ウエル領域
２Ｍ、ゲート絶縁膜６、ゲート電極７、ソース領域及び
ドレイン領域を主体に構成される。
【０１２０】前記駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の
夫々は夫々のゲート長（Ｌｇ）方向を実質的に平行に設
定し、夫々のゲート長方向はＸ方向（又はワード線ＷＬ
の延在方向）に一致する。前記素子分離絶縁膜４（及び
ｐ型チャネルストッパ領域５）は主にこの駆動用ＭＩＳ
ＦＥＴＱｄ１、Ｑｄ２の夫々のゲート幅（Ｌｗ）を規定
する位置に構成される。
【０１２１】前記ｐ- 型ウエル領域２Ｍは駆動用ＭＩＳ
ＦＥＴＱｄ１、Ｑｄ２の夫々のチャネル形成領域を構成
する。
【０１２２】前記ゲート電極７は活性領域においてｐ-
型ウエル領域２Ｍのチャネル形成領域上にゲート絶縁膜
６を介して構成される。ゲート電極７の一端側は、少な
くとも製造プロセスにおけるマスク合せ余裕寸法に相当
する分、素子分離絶縁膜４上にＹ方向に突出する。駆動
用ＭＩＳＦＥＴＱｄ１のゲート電極７の他端側は素子分
離絶縁膜４上を通って駆動用ＭＩＳＦＥＴＱｄ２のドレ
イン領域上までＹ方向に延在する。同様に、駆動用ＭＩ
ＳＦＥＴＱｄ２のゲート電極７の一端側は素子分離絶縁
膜４上に突出し、他端側は素子分離絶縁膜４上を通って
駆動用ＭＩＳＦＥＴＱｄ１のドレイン領域上までＹ方向
に延在する。
【０１２３】ゲート電極７は、第１層目のゲート材形成
工程で形成され、例えば単層構造の多結晶珪素膜で形成
される。この多結晶珪素膜には抵抗値を低減するｎ型不
純物例えばＰ（又はＡｓ）が導入される。単層構造で構
成されるゲート電極７は、その膜厚を薄膜化できるの
で、上層の導電層の下地となる層間絶縁膜の表面の平担
化を図れる。
【０１２４】ソース領域、ドレイン領域の夫々は夫々低
い不純物濃度のｎ型半導体領域１０及びその主面部に設
けられた高い不純物濃度のｎ+ 型半導体領域１１で構成
される。この不純物濃度が異なる２種類のｎ型半導体領
域１０、ｎ+ 型半導体領域１１の夫々は、前記ゲート電
極７のゲート長方向の側部において、このゲート電極７
（後述するが、正確にはゲート電極７、サイドウォール
スペーサ９及びこのサイドウォールスペーサ９を被覆す
るマスク９Ｔ）に対して自己整合で形成される。つま
り、駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々のソース
領域、ドレイン領域の夫々は所謂ＤＤＤ構造で構成され
る。このＤＤＤ構造のソース領域、ドレイン領域の夫々
は、ｐ- 型ウエル領域２Ｍの活性領域の主面部におい
て、図８（Ａ）に符号ＤＤＤを付けて示す一点鎖線で囲
まれた領域内に構成される。
【０１２５】前記ソース領域、ドレイン領域の夫々はｎ
型半導体領域１０が例えばｎ型不純物であるＰで形成さ
れる。ｎ+ 型半導体領域１１は、前記Ｐに比べて拡散速
度が遅いｎ型不純物であるＡｓで形成する。製造プロセ
スにおいて、同一マスクを使用して同一製造工程で２種
類のｎ型不純物を導入した場合、ｎ型半導体領域１０、
ｎ+ 型半導体領域１１の夫々の拡散距離の差は２種類の
ｎ型不純物の夫々の拡散速度差に律則される。ＤＤＤ構
造を採用する駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々
において、ｎ+ 型半導体領域１１とチャネル形成領域と
の間のｎ型半導体領域１０のゲート長方向の実質的な寸
法は、ｎ型半導体領域１０の拡散距離からｎ+ 型半導体
領域１１の拡散距離を差し引いた寸法に相当する。この
ｎ型半導体領域１０は、ゲート長方向の実質的な寸法が
後述するＬＤＤ構造の低い不純物濃度のｎ型半導体領域
（１７）のゲート長方向の寸法に比べて小さく、しかも
ＬＤＤ構造の低い不純物濃度のｎ型半導体領域（１７）
に比べて不純物濃度が高い。つまり、駆動用ＭＩＳＦＥ
ＴＱｄ１、Ｑｄ２の夫々は、ソース領域−ドレイン領域
間の電流経路において、ｎ型半導体領域１０に付加され
る寄生抵抗がＬＤＤ構造のｎ型半導体領域（１７）に比
べて小さいので、後述するＬＤＤ構造を採用する転送用
ＭＩＳＦＥＴＱｔ１、Ｑｔ２の夫々に比べて駆動能力
（ドライバビリティ）を高くできる。
【０１２６】前記ゲート電極７のゲート長方向の側壁に
はサイドウォールスペーサ９が構成される。サイドウォ
ールスペーサ９は、ゲート電極７に対して自己整合で形
成され、例えば酸化珪素膜等の絶縁膜で形成される。
【０１２７】前記ゲート電極７上部の上層の導電層（１
３）が配置された領域には、符号を付けないが、絶縁膜
が構成される。この絶縁膜は、下層のゲート電極７、上
層の導電層（１３）の夫々を電気的に分離し、又ゲート
電極７の表面の酸化を防止することを主目的として形成
され、例えば酸化珪素膜で形成される。
【０１２８】前記メモリセルＭＣは図７及び図８
（（Ａ）及び（Ｂ）を含み総称的に示す場合は図番のみ
を示す。以下、同様。）に符号ＭＣを付けて二点鎖線で
囲まれた平面形状が長方形状で規定される領域内におい
て配置される。メモリセルＭＣの一方の駆動用ＭＩＳＦ
ＥＴＱｄ１の平面形状はメモリセルＭＣの中心点ＣＰ
（長方形状の対角線の交点）に対する駆動用ＭＩＳＦＥ
ＴＱｄ２の平面形状の点対称で構成される。なお、前記
中心点ＣＰは、説明の便宜上、仮想的に作図した点であ
り、ＳＲＡＭのメモリセルＭＣに実際にパターンとして
形成された点ではない。
【０１２９】図７及び図８に示すように、メモリセルア
レイＭＡＹ又はサブメモリセルアレイＳＭＡＹにおい
て、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ
２の夫々の平面形状は、この駆動用ＭＩＳＦＥＴＱｄの
ゲート長方向と一致するＸ方向に隣接する他のメモリセ
ルＭＣとの間のＸ１−Ｘ３軸又はＸ２−Ｘ４軸に対す
る、前記他のメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ
１、Ｑｄ２の夫々の平面形状の線対称で構成される。同
様に、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ１、Ｑ
ｄ２の夫々の平面形状は、この駆動用ＭＩＳＦＥＴＱｄ
のゲート幅方向と一致するＹ方向に隣接する他のメモリ
セルＭＣとの間のＸ１−Ｘ２軸又はＸ３−Ｘ４軸に対す
る、前記他のメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ
１、Ｑｄ２の夫々の平面形状の線対称で構成される。つ
まり、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄはＸ方
向、Ｙ方向の夫々においてメモリセルＭＣの配列のメモ
リセルＭＣ毎に線対称の形状で構成される。
【０１３０】Ｘ方向に配列されたメモリセルＭＣの駆動
用ＭＩＳＦＥＴＱｄのうち、隣接するメモリセルＭＣの
駆動用ＭＩＳＦＥＴＱｄの夫々の互いに向い合うソース
領域同士は一体に構成される（図９（Ｂ）参照）。つま
り、隣接する一方のメモリセルＭＣの駆動用ＭＩＳＦＥ
ＴＱｄのソース領域で他方のメモリセルＭＣの駆動用Ｍ
ＩＳＦＥＴＱｄのソース領域を構成し、駆動用ＭＩＳＦ
ＥＴＱｄのソース領域の占有面積を縮小する。また、一
方のメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄのソース
領域とそれと向い合う他方のメモリセルＭＣの駆動用Ｍ
ＩＳＦＥＴＱｄのソース領域との間には素子分離絶縁膜
４（及びｐ型チャネルストッパ領域５）を介在しないの
で、この素子分離絶縁膜４に相当する分、メモリセルＭ
Ｃの占有面積を縮小できる。
【０１３１】前記メモリセルＭＣの２個の転送用ＭＩＳ
ＦＥＴＱｔ１、Ｑｔ２の夫々は、図６、図７及び図８に
示すように、素子分離絶縁膜４で周囲を規定された領域
内において、ｐ- 型ウエル領域２Ｍの主面に構成され
る。転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の夫々は、主に
ｐ- 型ウエル領域２Ｍ、ゲート絶縁膜１２、ゲート電極
１３、ソース領域及びドレイン領域を主体に構成され
る。
【０１３２】前記転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の
夫々は夫々のゲート長（Ｌｇ）方向を実質的に平行に設
定し、夫々のゲート長方向はＹ方向（又は相補性データ
線ＤＬの延在方向）に一致する。すなわち、転送用ＭＩ
ＳＦＥＴＱｔ１、Ｑｔ２の夫々のゲート長方向と駆動用
ＭＩＳＦＥＴＱｄ１、Ｑｄ２のゲート長方向とはほぼ直
角に交差する。前記素子分離絶縁膜４（及びｐ型チャネ
ルストッパ領域５）は主にこの転送用ＭＩＳＦＥＴＱｔ
１、Ｑｔ２の夫々のゲート幅（Ｌｗ）を規定する位置に
構成される。
【０１３３】前記ｐ- 型ウエル領域２Ｍは転送用ＭＩＳ
ＦＥＴＱｔ１、Ｑｔ２の夫々のチャネル形成領域を構成
する。
【０１３４】前記ゲート電極１３は活性領域においてｐ
- 型ウエル領域２Ｍのチャネル形成領域上にゲート絶縁
膜１２を介して構成される。ゲート電極１３は、第２層
目のゲート材形成工程で形成され、例えば多結晶珪素膜
１３Ａ、多結晶珪素膜１３Ｂ及び高融点金属珪化膜１３
Ｃの夫々を順次積層した３層の積層構造（所謂ポリサイ
ド構造）で構成される。下層の多結晶珪素膜１３Ａには
抵抗値を低減するｎ型不純物例えばＰ（又はＡｓ）が導
入される。中間層の多結晶珪素膜１３Ｂには抵抗値を低
減するｎ型不純物例えばＰ（又はＡｓ）が導入される。
上層の高融点金属珪化膜１３Ｃは例えばＷＳｉｘ（ｘは
例えば２）で形成される。このゲート電極１３は、上層
の高融点金属珪化膜１３Ｃの比抵抗値が下層の多結晶珪
素膜１３Ａ、中間層の多結晶珪素膜１３Ｂの夫々に比べ
て小さいので、信号伝達速度の高速化を図れる。また、
ゲート電極１３は、多結晶珪素膜１３Ａ、多結晶珪素膜
１３Ｂ及び高融点金属珪化膜１３Ｃの積層構造で構成さ
れ、合計の断面々積を増加し、抵抗値を低減できるの
で、信号伝達速度の高速化をより一層図れる。なお、前
記ゲート電極１３の上層の高融点金属珪化膜１３Ｃは前
記ＷＳｉｘの他にＭｏＳｉｘ、ＴｉＳｉｘ又はＴａＳｉ
ｘを使用してもよい。
【０１３５】前記ゲート電極１３のゲート幅寸法は、図
８（Ａ）に示すように、前記駆動用ＭＩＳＦＥＴＱｄの
ゲート電極７のゲート幅寸法に比べて小さく構成され
る。すなわち、転送用ＭＩＳＦＥＴＱｔは駆動用ＭＩＳ
ＦＥＴＱｄに比べて駆動能力を小さく構成し、メモリセ
ルＭＣのβレシオを稼ぐことができるので、メモリセル
ＭＣは情報蓄積ノードに記憶された情報を安定に保持で
きる。
【０１３６】前記ソース領域、ドレイン領域の夫々は、
図６に示すように、高い不純物濃度のｎ+ 型半導体領域
１８及びそれとチャネル形成領域との間に設けられた低
い不純物濃度のｎ型半導体領域１７を主体に構成され
る。この不純物濃度が異なる２種類のうち、ｎ型半導体
領域１７はゲート電極１３のゲート長方向の側部におい
てこのゲート電極１３に対して自己整合で形成される。
ｎ型半導体領域１７は、チャネル形成領域とのｐｎ接合
部において不純物濃度勾配が緩くなる、ｎ型不純物例え
ばＰで形成される。ｎ+ 型半導体領域１８はゲート電極
１３のゲート長方向の側部においてサイドウォールスペ
ーサ１６に対して（実際には、前述の駆動用ＭＩＳＦＥ
ＴＱｄと同様に、サイドウォールスペーサ１６を被覆す
るマスクに対して）自己整合で形成される。ｎ+ 型半導
体領域１８は、ｐ- 型ウエル領域２Ｍとの接合部の深さ
（接合深さ）を浅くできるｎ型不純物例えばＡｓで形成
される。つまり、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の
夫々はＬＤＤ構造で構成される。このＬＤＤ構造を採用
する転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の夫々は、ドレ
イン領域の近傍において電界強度を緩和できるので、ホ
ットキャリアの発生量を低減し、経時的なしきい値電圧
の変動を低減できる。
【０１３７】前記サイドウォールスペーサ１６はゲート
電極１３の側壁にそれに対して自己整合で形成される。
サイドウォールスペーサ１６は例えば酸化珪素膜等の絶
縁膜で形成される。
【０１３８】前記ゲート電極１３上部には絶縁膜１５が
構成される。絶縁膜１５は、主に下層のゲート電極１
３、上層の導電層（２３）の夫々を電気的に分離し、例
えば酸化珪素膜で形成される。この絶縁膜１５は、前記
ゲート電極７の上部に設けられた絶縁膜に比べて厚い膜
厚で形成される。
【０１３９】前記図８（Ａ）に示すように、転送用ＭＩ
ＳＦＥＴＱｔ１の一方のソース領域又はドレイン領域
は、駆動用ＭＩＳＦＥＴＱｄ１のドレイン領域に一体に
構成される。転送用ＭＩＳＦＥＴＱｔ１、駆動用ＭＩＳ
ＦＥＴＱｄ１の夫々は夫々のゲート長方向（又はゲート
幅方向）を交差させているので、一体に構成された部分
を中心に、駆動用ＭＩＳＦＥＴＱｄ１の活性領域はＸ方
向（ゲート長方向と一致する方向）に向って、転送用Ｍ
ＩＳＦＥＴＱｔ１の活性領域はＹ方向（ゲート長方向と
一致する方向）に向って夫々形成される。すなわち、転
送用ＭＩＳＦＥＴＱｔ１、駆動用ＭＩＳＦＥＴＱｄ１の
夫々の活性領域は平面形状がほぼＬ字形状で構成され
る。同様に、前記転送用ＭＩＳＦＥＴＱｔ２の一方のソ
ース領域又はドレイン領域は、駆動用ＭＩＳＦＥＴＱｄ
２のドレイン領域に一体に構成される。すなわち、転送
用ＭＩＳＦＥＴＱｔ２、駆動用ＭＩＳＦＥＴＱｄ２の夫
々の活性領域は平面形状がほぼＬ字形状で構成される。
素子分離絶縁膜４（及びｐ型チャネルストッパ領域５）
は、一体に構成された転送用ＭＩＳＦＥＴＱｔ及び駆動
用ＭＩＳＦＥＴＱｄの外周囲つまり前述のＬ字形状の活
性領域の周囲に沿ってこの領域を規定する位置に構成さ
れる。
【０１４０】前記転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の
夫々の平面形状は、メモリセルＭＣ内において、前記駆
動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々の関係と同様
に、中心点ＣＰに対して点対称で構成される。すなわ
ち、図８（Ａ）に示すように、メモリセルＭＣは、転送
用ＭＩＳＦＥＴＱｔ１及びそれに一体化された駆動用Ｍ
ＩＳＦＥＴＱｄ１、転送用ＭＩＳＦＥＴＱｔ２及びそれ
に一体化された駆動用ＭＩＳＦＥＴＱｄ２の夫々が中心
点ＣＰに対して点対称で構成される（メモリセル内点対
称形状）。メモリセルＭＣは、転送用ＭＩＳＦＥＴＱｔ
１及び駆動用ＭＩＳＦＥＴＱｄ１、転送用ＭＩＳＦＥＴ
Ｑｔ２及び駆動用ＭＩＳＦＥＴＱｄ２の夫々の平面形状
が、アンバランスな形状でなく、同一形状で構成され
る。メモリセルＭＣは、転送用ＭＩＳＦＥＴＱｔ１、Ｑ
ｔ２の夫々の間に駆動用ＭＩＳＦＥＴＱｄ１及びＱｄ２
を配置し、この駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫
々を向い合せて配置する。つまり、メモリセルＭＣの転
送用ＭＩＳＦＥＴＱｔ１及び駆動用ＭＩＳＦＥＴＱｄ
１、転送用ＭＩＳＦＥＴＱｔ２及び駆動用ＭＩＳＦＥＴ
Ｑｄ２の夫々は、駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の
夫々の間に配置される素子分離絶縁膜４及びｐ型チャネ
ルストッパ領域５のみで分離され、この素子分離絶縁膜
４の幅寸法のみで離隔寸法が律則される。
【０１４１】図７及び図８に示すように、メモリセルア
レイＭＡＹ又はサブメモリセルアレイＳＭＡＹにおい
て、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ
２の夫々の平面形状は、この転送用ＭＩＳＦＥＴＱｔの
ゲート長方向と一致するＹ方向に隣接する他のメモリセ
ルＭＣとの間のＸ１−Ｘ２軸又はＸ３−Ｘ４軸に対す
る、前記他のメモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ
１、Ｑｔ２の夫々の平面形状の線対称で構成される。同
様に、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ１、Ｑ
ｔ２の夫々の平面形状は、この転送用ＭＩＳＦＥＴＱｔ
のゲート幅方向と一致するＸ方向に隣接する他のメモリ
セルＭＣとの間のＸ１−Ｘ３軸又はＸ２−Ｘ４軸に対す
る、前記他のメモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ
１、Ｑｔ２の夫々の平面形状の線対称で構成される。つ
まり、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔはＸ方
向、Ｙ方向の夫々においてメモリセルＭＣの配列のメモ
リセルＭＣ毎に線対称の形状で構成される。
【０１４２】Ｙ方向に配列されたメモリセルＭＣの転送
用ＭＩＳＦＥＴＱｔのうち、隣接するメモリセルＭＣの
転送用ＭＩＳＦＥＴＱｔの夫々の互いに向い合う他方の
ドレイン領域又はソース領域同士は一体に構成される
（図９（Ｂ）参照）。つまり、隣接する一方のメモリセ
ルＭＣの転送用ＭＩＳＦＥＴＱｔの他方のドレイン領域
又はソース領域で他方のメモリセルＭＣの転送用ＭＩＳ
ＦＥＴＱｔの他方のドレイン領域又はソース領域を構成
し、転送用ＭＩＳＦＥＴＱｔの他方のドレイン領域又は
ソース領域の占有面積が縮小できる。また、一方のメモ
リセルＭＣの転送用ＭＩＳＦＥＴＱｔの他方のドレイン
領域又はソース領域とそれと向い合う他方のメモリセル
ＭＣの転送用ＭＩＳＦＥＴＱｔの他方のドレイン領域又
はソース領域との間には素子分離絶縁膜４を介在しない
ので、この素子分離絶縁膜４に相当する分、メモリセル
ＭＣの占有面積が縮小できる。
【０１４３】前記メモリセルＭＣの転送用ＭＩＳＦＥＴ
Ｑｔ１、Ｑｔ２の夫々のゲート電極１３は、前記図７及
び図８に示すように、そのゲート幅方向と一致するＸ方
向において、ワード線（ＷＬ）１３に接続される。ワー
ド線１３は、ゲート電極１３と一体に構成され、同一導
電層で構成される。メモリセルＭＣのうち、転送用ＭＩ
ＳＦＥＴＱｔ１のゲート電極１３には第１ワード線（Ｗ
Ｌ１）１３が接続され、第１ワード線１３は素子分離絶
縁膜４上をＸ方向に実質的に直線で延在する。転送用Ｍ
ＩＳＦＥＴＱｔ２のゲート電極１３には第２ワード線
（ＷＬ２）１３が接続され、第２ワード線１３はＸ方向
に実質的に直線で延在する。つまり、１個のメモリセル
ＭＣには、互いに離隔し、かつ同一Ｘ方向に平行に延在
する２本の第１ワード線１３及び第２ワード線１３が配
置される。メモリセルアレイＭＡＹにおいて、前記第１
ワード線１３及び第２ワード線１３の平面形状は、前述
のＸ１−Ｘ３軸、Ｘ２−Ｘ４軸の夫々に対して、Ｘ方向
に線対称で構成される。また、第１ワード線１３及び第
２ワード線１３の平面形状は、Ｘ１−Ｘ２軸、Ｘ３−Ｘ
４軸の夫々に対して、Ｙ方向に線対称で構成される。
【０１４４】前記第１ワード線（ＷＬ１）１３は、図６
及び図８（Ａ）に示すように、メモリセルＭＣの駆動用
ＭＩＳＦＥＴＱｄ１のゲート電極７のゲート幅方向と一
致する方向において素子分離絶縁膜４上に突出する部分
と交差する。同様に、第２ワード線（ＷＬ２）は、駆動
用ＭＩＳＦＥＴＱｄ２のゲート電極７のゲート幅方向と
一致する方向において素子分離絶縁膜４上に突出する部
分と交差する。
【０１４５】また、前記メモリセルＭＣに配置された第
１ワード線（ＷＬ１）１３、第２ワード線（ＷＬ２）１
３の夫々の間には基準電圧線（ソース線：Ｖss）１３が
配置される。基準電圧線１３は、メモリセルＭＣにおい
て１本配置され、メモリセルＭＣの駆動用ＭＩＳＦＥＴ
Ｑｄ１及びＱｄ２に共通のソース線として構成される。
基準電圧線１３は、前記ワード線１３と同一導電層で構
成され、このワード線１３と離隔し、かつ素子分離絶縁
膜４上をＸ方向に実質的に直線で延在する。メモリセル
アレイＭＡＹ又はサブメモリセルアレイＳＭＡＹにおい
て、基準電圧線１３の平面形状は、Ｘ１−Ｘ３軸、Ｘ２
−Ｘ４軸の夫々に対して、Ｘ方向に線対称で構成され
る。また、基準電圧線１３の平面形状は、Ｘ１−Ｘ２
軸、Ｘ３−Ｘ４軸の夫々に対して、Ｙ方向に線対称で構
成される。
【０１４６】前記基準電圧線１３は、図６及び図８
（Ａ）に示すように、メモリセルＭＣの駆動用ＭＩＳＦ
ＥＴＱｄ１、Ｑｄ２の夫々の間の素子分離絶縁膜４上に
おいて、この駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々
のゲート電極７のゲート幅方向と一致する方向に突出す
る部分と交差する。
【０１４７】前記基準電圧線１３は、図６、図７及び図
８（Ａ）に示すように、駆動用ＭＩＳＦＥＴＱｄ１、Ｑ
ｄ２の夫々のソース領域（ｎ+ 型半導体領域１１）に接
続される。基準電圧線１３は、特に、図８（Ａ）に示す
ように、駆動用ＭＩＳＦＥＴＱｄのソース領域上に転送
用ＭＩＳＦＥＴＱｔのゲート絶縁膜１２を形成する工程
と同一工程で形成される絶縁膜１２に形成された接続孔
１４を通して接続される。基準電圧線１３は前述のよう
に３層の積層構造で構成され、前記接続孔１４は基準電
圧線１３の下層の多結晶珪素膜１３Ａを形成した後にこ
の多結晶珪素膜１３Ａにも形成される。つまり、基準電
圧線１３は、前記下層の多結晶珪素膜１３Ａ及びその下
層の絶縁膜１２に形成された接続孔１４を通して、中間
層の多結晶珪素膜１３Ｂを直接ソース領域に接続し、こ
の中間層の多結晶珪素膜１３Ｂを通して上層の高融点金
属珪化膜１３Ｃがソース領域に接続される。
【０１４８】この基準電圧線１３の駆動用ＭＩＳＦＥＴ
Ｑｄのソース領域への接続構造は、後に製造プロセスの
説明において形成工程の順序は説明するが、下層の多結
晶珪素膜１３Ａを形成した後に、この下層の多結晶珪素
膜１３Ａ及び絶縁膜１２に接続孔１４を形成するので、
フォトリソグラフィ技術及びエッチング技術を行う際
に、転送用ＭＩＳＦＥＴＱｔのゲート絶縁膜１２の表面
を下層の多結晶珪素膜１３Ａで保護できる。つまり、転
送用ＭＩＳＦＥＴＱｔのゲート絶縁膜１２の膜質の劣化
が防止できるので、ゲート絶縁膜１２の絶縁耐圧を向上
できる。
【０１４９】また、基準電圧線１３の駆動用ＭＩＳＦＥ
ＴＱｄのソース領域への接続構造は、前記ソース領域と
上層の高融点金属珪化膜１３Ｃとの直接の接続を廃止
し、両者間に中間層の多結晶珪素膜１３Ｂを介在したの
で、ソース領域と基準電圧線１３との接触抵抗値を低減
できる。基準電圧線１３の中間層の多結晶珪素膜１３Ｂ
は、この接触抵抗値を低減する目的で、下層の多結晶珪
素膜１３Ａに比べて抵抗値を低減する不純物が多く導入
される。逆に、基準電圧線１３の下層の多結晶珪素膜１
３Ａは、転送用ＭＩＳＦＥＴＱｔのゲート絶縁膜１２の
絶縁耐圧を向上する目的で、中間層の多結晶珪素膜１３
Ｂに比べて抵抗値を低減する不純物が少なく導入され
る。
【０１５０】前記メモリセルＭＣに配置された容量素子
Ｃは、図６、図７及び図８（Ｂ）に示すように、主に第
１電極７、誘電体膜２１、第２電極２３の夫々を順次積
層して構成される。つまり、容量素子Ｃはスタックド
（積層）構造で構成される。メモリセルＭＣには主に２
個の容量素子Ｃが配置され、この２個の容量素子Ｃはメ
モリセルＭＣの情報蓄積ノード間に並列に接続され配置
される。
【０１５１】前記容量素子Ｃの第１電極７は駆動用ＭＩ
ＳＦＥＴＱｄのゲート電極（第１層目のゲート材形成工
程で形成された多結晶珪素膜）の一部で構成される。つ
まり、メモリセルＭＣの一方の駆動用ＭＩＳＦＥＴＱｄ
１のゲート電極７は２個のうちの一方の容量素子Ｃの第
１電極７を構成する。他方の駆動用ＭＩＳＦＥＴＱｄ２
のゲート電極７は他方の容量素子Ｃの第１電極７を構成
する。
【０１５２】誘電体膜２１は前記第１電極（ゲート電
極）７上に構成される。誘電体膜２１は、第１電極７以
外の領域にも構成されるが、第１電極７上において、第
１ワード線（ＷＬ１）１３、基準電圧線１３の夫々で規
定される領域、及び第２ワード線（ＷＬ２）１３、基準
電圧線１３の夫々で規定される領域が容量素子Ｃの実質
的な誘電体膜２１として使用される。この誘電体膜２１
は例えば酸化珪素膜で形成される。
【０１５３】第２電極２３は前記第１電極７上に誘電体
膜２１を介して構成される。第２電極２３は前記誘電体
膜２１とほぼ同様にワード線（ＷＬ）１３、基準電圧線
１３の夫々で規定される領域が容量素子Ｃの実質的な第
２電極２３として使用される。第２電極２３は、第３層
目のゲート材形成工程で形成され、例えば単層の多結晶
珪素膜で形成される。この多結晶珪素膜には抵抗値を低
減するｎ型不純物例えばＰ（又はＡｓ）が導入される。
【０１５４】つまり、前記容量素子Ｃは、駆動用ＭＩＳ
ＦＥＴＱｄ１のゲート電極７を第１電極７とし、駆動用
ＭＩＳＦＥＴＱｄ１の領域に配置された容量素子Ｃと、
駆動用ＭＩＳＦＥＴＱｄ２のゲート電極７を第１電極７
とし、駆動用ＭＩＳＦＥＴＱｄ２の領域に配置された容
量素子Ｃとで構成される。この容量素子Ｃの第２電極２
３は、後述するが、負荷用ＭＩＳＦＥＴＱｐのゲート電
極２３としても構成される。また、容量素子Ｃの第２電
極２３は、負荷用ＭＩＳＦＥＴＱｐのドレイン領域（実
際にはｎ型チャネル形成領域２６Ｎ）と転送用ＭＩＳＦ
ＥＴＱｔの一方の半導体領域、駆動用ＭＩＳＦＥＴＱｄ
のドレイン領域、駆動用ＭＩＳＦＥＴＱｄのゲート電極
７の夫々とを接続する導電層（中間導電層若しくは連結
用導電層）２３としても構成される。
【０１５５】前記駆動用ＭＩＳＦＥＴＱｄ１の領域に配
置された一方の容量素子Ｃの第２電極２３は、駆動用Ｍ
ＩＳＦＥＴＱｄ１のドレイン領域（１１）、転送用ＭＩ
ＳＦＥＴＱｔ１の一方の半導体領域（１８）、駆動用Ｍ
ＩＳＦＥＴＱｄ２のゲート電極７の夫々に接続される。
これらの接続は、容量素子Ｃの第２電極２３を駆動用Ｍ
ＩＳＦＥＴＱｄ１のゲート長方向と一致するＸ方向に引
き出した、前記第２電極２３と同一層でかつ一体に構成
された導電層２３で行われる。導電層２３は絶縁膜（誘
電体膜２１と同一層）２１、絶縁膜１２等を除去して形
成された接続孔（開口）２２を通して前記ドレイン領域
（１１）、一方の半導体領域（１８）、ゲート電極７の
夫々に接続される。同様に、前記駆動用ＭＩＳＦＥＴＱ
ｄ２の領域に配置された他方の容量素子Ｃの第２電極２
３は駆動用ＭＩＳＦＥＴＱｄ２のドレイン領域（１
１）、転送用ＭＩＳＦＥＴＱｔ２の一方の半導体領域
（１８）、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極７の
夫々に接続される。これらの接続は、容量素子Ｃの第２
電極２３を駆動用ＭＩＳＦＥＴＱｄ２のゲート長方向と
一致する方向に引き出した導電層２３で行われる。導電
層２３は接続孔２２を通して前記ドレイン領域（１
１）、一方の半導体領域（１８）、ゲート電極７の夫々
に接続される。
【０１５６】前記転送用ＭＩＳＦＥＴＱｔの一方の半導
体領域（１８）、駆動用ＭＩＳＦＥＴＱｄのドレイン領
域（１１）、駆動用ＭＩＳＦＥＴＱｄのゲート電極７の
夫々と導電層２３との間の接続構造は図１２（要部拡大
断面図）に詳細に示す。図１２に示すように、接続孔２
２で周囲を規定された領域内において、ｐ- 型ウエル領
域２Ｍの主面部には高い不純物濃度に設定されたｎ+ 型
半導体領域２１Ｎが構成される。このｎ+ 型半導体領域
２１Ｎは、後述するが、絶縁膜２１に接続孔２２を形成
するエッチングマスクを不純物導入マスクとして使用
し、ｎ型不純物を導入することにより形成されるので、
若干の横方向の拡散はあるが、接続孔２２の平面形状と
ほぼ同等の平面形状で構成される。なお、ゲート電極７
が存在する領域は、不純物導入の条件によってはこのゲ
ート電極７が不純物導入マスクになるので、ゲート電極
７下において、ｎ+ 型半導体領域２１Ｎは構成されな
い。
【０１５７】前記ｎ+ 型半導体領域１１、１８の夫々
は、本実施例において例えば ０.２〜０.３〔μｍ〕程
度の接合深さで形成されるが、前記ｎ+ 型半導体領域２
１Ｎは前記ｎ+ 型半導体領域１１、１８の夫々の接合深
さに比べて深い接合深さ例えば０.３５〜０.４５〔μ
ｍ〕程度に設定される。つまり、ｎ+ 型半導体領域２１
Ｎは、ｎ+ 型半導体領域１１又は１８（ｐ- 型半導体基
板１）の前記接続孔２２の端部からｎ+ 型半導体領域１
１又は１８とｐ- 型半導体基板１との間のｐｎ接合部を
横切り発生する結晶欠陥を取り込める程度の深さで形成
される。結晶欠陥は導電層２３の体積収縮、導電層（多
結晶珪素膜）２３と絶縁膜（酸化珪素膜）との間の熱膨
張係数の違い等が主要な要因となって発生するが、特に
メモリセルＭＣにおいてはｎ+ 型半導体領域１１、１８
の夫々と導電層２３との間の接続部分に駆動用ＭＩＳＦ
ＥＴＱｄのゲート電極（多結晶珪素膜）７の体積収縮も
加わり、結晶欠陥の発生が多発するので、ｎ+ 型半導体
領域２１Ｎの配置は有効である。
【０１５８】また、前記図１に示すように、メモリセル
ＭＣにおいて、同様な接続構造が転送用ＭＩＳＦＥＴＱ
ｔの他方の半導体領域であるｎ+ 型半導体領域１８と相
補性データ線（ＤＬ）３３を接続する際の中間導電層２
３との間の接続部分に存在するので、この接続部分にも
ｎ+ 型半導体領域２１Ｎが構成される。また、言換すれ
ば、後述するＳＲＡＭの製造プロセス上、転送用ＭＩＳ
ＦＥＴＱｔの一方、他方の夫々の半導体領域であるｎ+
型半導体領域１８の表面上に同一製造工程で接続孔２２
が形成されるので、転送用ＭＩＳＦＥＴＱｔの一方、他
方の夫々の半導体領域の領域に夫々ｎ+ 型半導体領域２
１Ｎが形成される。
【０１５９】前記メモリセルアレイＭＡＹ又はサブメモ
リセルアレイＳＭＡＹにおいて、Ｘ方向に配列されたメ
モリセルＭＣの容量素子Ｃは、図７及び図８（Ｂ）に示
すＸ１−Ｘ３軸又はＸ２−Ｘ４軸に対して、第２電極２
３（及び導電層２３）の平面形状が線対称で構成され
る。また、Ｙ方向に配列されたメモリセルＭＣの容量素
子Ｃは、前述の駆動用ＭＩＳＦＥＴＱｄ及び転送用ＭＩ
ＳＦＥＴＱｔの線対称の配列と異なり、第２電極２３の
平面形状が非線対称で構成される。つまり、Ｘ方向に配
列された複数個のメモリセルＭＣの夫々の容量素子Ｃの
第２電極２３の配列に対して、Ｙ方向に隣接する次段の
Ｘ方向に配列された複数個のメモリセルＭＣの容量素子
Ｃは、前記前段の第２電極２３と同様に、第２電極２３
の平面形状をＸ方向に線対称で構成するとともに、第２
電極２３の平面形状が前記前段のメモリセルＭＣの配列
に対して１個のメモリセルＭＣ分（１メモリセルピッチ
分）だけＸ方向にずらして構成される。メモリセルアレ
イＭＡＹにおいて、前述のメモリセルＭＣの容量素子Ｃ
の第２電極２３（及び導電層２３）の配列は、後述する
が、主に第２電極２３の上層に形成される電源電圧線
（Ｖcc：２６Ｐ）及び負荷用ＭＩＳＦＥＴＱｐの平面形
状がＹ方向に対して非線対称で構成されるので、これに
律則され非線対称で構成される。
【０１６０】前記メモリセルＭＣの２個の負荷用ＭＩＳ
ＦＥＴＱｐ１、Ｑｐ２の夫々は、図６、図７及び図８
（Ｂ）に示すように、駆動用ＭＩＳＦＥＴＱｄの領域上
に構成される。負荷用ＭＩＳＦＥＴＱｐ１は駆動用ＭＩ
ＳＦＥＴＱｄ２の領域上に構成され、負荷用ＭＩＳＦＥ
ＴＱｐ２は駆動用ＭＩＳＦＥＴＱｄ１上に構成される。
この負荷用ＭＩＳＦＥＴＱｐは所謂ＳＯＩ構造（又はＴ
ＦＴ構造）で構成される。負荷用ＭＩＳＦＥＴＱｐ１、
Ｑｐ２の夫々は駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫
々のゲート長方向と一致する方向にゲート長方向をほぼ
直交させ配置される。この負荷用ＭＩＳＦＥＴＱｐ１、
Ｑｐ２の夫々は、主にｎ型チャネル形成領域２６Ｎ、ゲ
ート絶縁膜２４、２４Ｇ、ゲート電極２３、ソース領域
２６Ｐ及びドレイン領域２６Ｐで構成される。
【０１６１】前記ゲート電極２３は前記容量素子Ｃの第
２電極（第３層目のゲート材形成工程で形成される多結
晶珪素膜）２３で構成される。つまり、駆動用ＭＩＳＦ
ＥＴＱｄ１の領域に配置された一方の容量素子Ｃの第２
電極２３は負荷用ＭＩＳＦＥＴＱｐ２のゲート電極２３
を構成する。駆動用ＭＩＳＦＥＴＱｄ２の領域に配置さ
れた他方の容量素子Ｃの第２電極２３は負荷用ＭＩＳＦ
ＥＴＱｐ１のゲート電極２３を構成する。
【０１６２】前記図１２に示すように、負荷用ＭＩＳＦ
ＥＴＱｐのゲート電極２３（導電層２３、中間導電層２
３のいずれも含む）は、パターンニング後にゲート電極
２３の膜厚の一部を表面から酸化（若しくは窒化）し、
表面の角部（ゲート電極２３の表面の上面とパターンニ
ングされた表面の側面との間の角部、図１２中、符号２
３Ｃを付けて示す部分）２３Ｃの断面形状が鋭い突出し
た形状からまるみをおびた断面形状に緩和される。ゲー
ト電極２３の表面の酸化は、１〜３〔ｎｍ〕の膜厚を有
する自然酸化珪素膜が形成される程度では充分な断面形
状の改善がなされないので、ゲート電極２３の表面上に
自然酸化珪素膜の膜厚に比べて厚い膜厚となる酸化珪素
膜が形成できる程度に行われる。また、ゲート電極２３
は導体領域として残存させる必要があるので、ゲート電
極２３の表面からの酸化はゲート電極２３の膜厚の一部
に限られる。つまり、ゲート電極２３の表面の酸化は、
自然酸化珪素膜の膜厚以上の膜厚の酸化珪素膜が形成で
きる程度において行われ、しかもゲート電極２３の膜厚
の一部に限られる。本実施例のＳＲＡＭにおいては、ゲ
ート電極２３の表面に５〜１５〔ｎｍ〕程度の膜厚を有
する酸化珪素膜が形成できる酸化が行われる。
【０１６３】同図１２に示すように、負荷用ＭＩＳＦＥ
ＴＱｐのゲート電極２３は、駆動用ＭＩＳＦＥＴＱｄの
ゲート電極７上、このゲート電極７上に比べて高い位置
を有するワード線１３上、基準電圧線（Ｖss）１３上
等、ｐ- 型ウエル領域２Ｍの主面からの高さが異なる領
域にわたって配置される。ゲート電極２３の端部が下地
形状の段差の領域に位置する場合には、ゲート電極２３
のパターンニングが微細加工を目的として異方性エッチ
ングで行われるので、ゲート電極２３の表面の角部２３
Ｃの断面形状が鋭角をもつ鋭い突出した形状を有する断
面形状で形成される。したがって、前述のゲート電極２
３の表面の膜厚の一部の酸化に基づく、ゲート電極２３
の表面の角部２３Ｃの断面形状の改善は特にＳＯＩ構造
で構成される負荷用ＭＩＳＦＥＴＱｐを有するＳＲＡＭ
において有効である。
【０１６４】このゲート電極２３の表面の角部２３Ｃの
断面形状の改善は、この角部２３Ｃの領域での電界集中
を低減でき、又この角部２３Ｃに沿って形成されるゲー
ト絶縁膜２４の膜質を向上でき、結果として、ゲート絶
縁膜２４の絶縁耐圧の向上が図れる。
【０１６５】前記ゲート電極２３（同様に、導電層２
３、中間導電層２３の夫々も含む）の表面の側面にはサ
イドウォールスペーサ２４Ｓが構成される。サイドウォ
ールスペーサ２４Ｓは、例えばＣＶＤ法で酸化珪素膜を
堆積し、この堆積された膜厚に相当する分、前記酸化珪
素膜に異方性エッチングを施し、ゲート電極２３の側面
にのみ形成される。このサイドウォールスペーサ２４Ｓ
は、前述のゲート電極２３の表面の角部２３Ｃの断面形
状の改善が図れるので、前述と同様に、ゲート絶縁膜２
４の絶縁耐圧を向上できる。
【０１６６】前記ゲート絶縁膜２４は、本実施例のＳＲ
ＡＭの負荷用ＭＩＳＦＥＴＱｐにおいて、ゲート電極２
３の表面から自然酸化珪素膜（図示しない）、酸化珪素
膜２４Ｇ、酸化珪素膜２４Ｆの夫々を順次積層した３層
構造で構成される。ゲート絶縁膜２４の下層の自然酸化
珪素膜は、ＳＲＡＭの製造プロセスにおいて、ゲート電
極２３である多結晶珪素膜の堆積工程からゲート絶縁膜
２４の上層の酸化珪素膜２４Ｆを形成する工程までが同
一真空系内で行われる場合は排除できるが、途中に大気
中への開放がある場合にはほぼ確実に形成される。自然
酸化珪素膜は前述のように非常に薄い膜厚で形成され
る。中間層の酸化珪素膜２４Ｇは前述のゲート電極２３
の表面の角部２３Ｃの断面形状を改善する目的において
前述の膜厚で形成される。上層の酸化珪素膜２４Ｆは、
ＣＶＤ法で堆積した酸化珪素膜で形成され、例えば５０
〜７０〔ｎｍ〕程度の膜厚で形成される。
【０１６７】なお、前記ゲート絶縁膜２４は、中間層の
酸化珪素膜２４Ｇに変えて、窒化珪素膜を使用してもよ
い。つまり、この場合、前述のゲート電極２３の表面の
角部２３Ｃの断面形状の改善は窒化により行われる。ま
た、ゲート絶縁膜２４は、中間層の酸化珪素膜２４Ｇを
除去した後に、この除去された領域にＣＶＤ法で酸化珪
素膜２４Ｆを堆積し、この酸化珪素膜２４Ｆを主体とし
て構成してもよい。この場合、自然酸化珪素膜の膜厚は
非常に薄く、酸化珪素膜２４Ｆの膜厚でゲート絶縁膜２
４の全体の膜厚がほぼ決定され、しかも酸化珪素膜２４
Ｆは下地のゲート電極（多結晶珪素膜）２３の結晶粒に
影響されずに均一な膜厚で形成できるので、ゲート絶縁
膜２４の膜厚の制御性は極めて高い。
【０１６８】ｎ型チャネル形成領域２６Ｎは前記ゲート
電極２３上にゲート絶縁膜２４を介して構成される。ｎ
型チャネル形成領域２６Ｎはそのゲート長方向を駆動用
ＭＩＳＦＥＴＱｄのゲート幅方向と一致する方向にほぼ
一致させ配置される。ｎ型チャネル形成領域２６Ｎは、
第４層目のゲート材形成工程で形成され、例えば多結晶
珪素膜で構成される。多結晶珪素膜には負荷用ＭＩＳＦ
ＥＴＱｐのしきい値電圧をエンハンスメント型に設定す
るｎ型不純物（例えばＰ）が導入される。負荷用ＭＩＳ
ＦＥＴＱｐは、動作時（ＯＮ動作時）、情報蓄積ノード
に電源電圧Ｖccを充分に供給でき、情報を安定に保持で
きる。また、負荷用ＭＩＳＦＥＴＱｐは、非動作時（Ｏ
ＦＦ動作時）、情報蓄積ノードへの電源電圧Ｖccの供給
をほぼ確実に遮断できるので、スタンバイ電流量が低減
でき、低消費電力化が図れる。この点、負荷用ＭＩＳＦ
ＥＴＱｐは負荷用高抵抗素子に比べて異なる（負荷用高
抵抗素子は常時微小電流が流れる）。
【０１６９】前記ソース領域２６Ｐは前記ｎ型チャネル
形成領域２６Ｎの一端側（ソース領域側）に一体に構成
されかつ同一導電層で形成されたｐ型導電層（２６Ｐ）
で構成される。つまり、ソース領域（ｐ型導電層）２６
Ｐは第４層目のゲート材形成工程で形成された多結晶珪
素膜で形成され、多結晶珪素膜にはｐ型不純物（例えば
ＢＦ2 ）が導入される。ソース領域２６Ｐは、図８
（Ｂ）に符号２６Ｐを付けて一点鎖線で囲まれた領域内
において構成される（一部は電源電圧線２６Ｐとして構
成される）。前記ドレイン領域２６Ｐは、ｎ型チャネル
形成領域２６Ｎの他端側（ドレイン側）に一体に構成さ
れ、ソース領域２６Ｐと同様に、同一導電層で形成され
たｐ型導電層（２６Ｐ）で構成される。ドレイン領域２
６Ｐは符号２６Ｐを付けて一点鎖線で囲まれた領域内に
おいて構成される。つまり、後述する製造プロセスにお
いては、一点鎖線で囲まれた領域２６Ｐ内に、ソース領
域及びドレイン領域２６Ｐを形成するｐ型不純物が導入
され、それ以外の領域はｎ型チャネル形成領域２６Ｎと
して構成される。
【０１７０】前記負荷用ＭＩＳＦＥＴＱｐ１のドレイン
領域２６Ｐは、転送用ＭＩＳＦＥＴＱｔ１の一方の半導
体領域、駆動用ＭＩＳＦＥＴＱｄ１のドレイン領域及び
駆動用ＭＩＳＦＥＴＱｄ２のゲート電極７に接続され
る。同様に、負荷用ＭＩＳＦＥＴＱｐ２のドレイン領域
２６Ｐは、転送用ＭＩＳＦＥＴＱｔ２の一方の半導体領
域、駆動用ＭＩＳＦＥＴＱｄ２のドレイン領域及び駆動
用ＭＩＳＦＥＴＱｄ１のゲート電極７に接続される。こ
れらの接続は前記導電層２３を介して行われる。
【０１７１】また、負荷用ＭＩＳＦＥＴＱｐのドレイン
領域２６Ｐはｎ型チャネル形成領域２６Ｎを介してゲー
ト電極２３から離隔される。換言すれば、負荷用ＭＩＳ
ＦＥＴＱｐはゲート電極２３とドレイン領域２６Ｐとが
重なりを持たずに離隔される。つまり、負荷用ＭＩＳＦ
ＥＴＱｐのドレイン領域２６Ｐ側はオフセット構造で構
成される。このオフセット構造の負荷用ＭＩＳＦＥＴＱ
ｐはｎ型チャネル形成領域２６Ｎ−ドレイン領域２６Ｐ
間のブレークダウン耐圧を向上できる。すなわち、この
オフセット構造は、ドレイン領域２６Ｐとゲート電極２
３によってチャージが誘起されるｎ型チャネル形成領域
２６Ｎとを離隔することによって、ドレイン領域２６Ｐ
とｎ型チャネル形成領域２６Ｎとのｐｎ接合部のブレー
クダウン耐圧を向上できる。本実施例の場合、負荷用Ｍ
ＩＳＦＥＴＱｐは 約０.６〔μｍ〕又はそれ以上の寸法
のオフセット寸法（離隔寸法）で構成される。
【０１７２】前記導電層２３は前述のように容量素子Ｃ
の第２電極２３を引き出して構成される（第３層目のゲ
ート材形成工程で形成された多結晶珪素膜）。導電層２
３は負荷用ＭＩＳＦＥＴＱｐのゲート電極２３と同一導
電層で形成される。この導電層２３は層間絶縁膜２４に
形成された接続孔２５を通して上層の負荷用ＭＩＳＦＥ
ＴＱｐのｐ型ドレイン領域２６Ｐに接続される。また、
前述のように、導電層２３は接続孔２２を通して転送用
ＭＩＳＦＥＴＱｔの一方の半導体領域（１８）、駆動用
ＭＩＳＦＥＴＱｄのドレイン領域（１１）及びゲート電
極７に接続される。このように構成される導電層２３
は、導電層２３の膜厚、及び導電層２３の上側の接続孔
２５の位置と下側の接続孔２２の位置との間の寸法に相
当する分、負荷用ＭＩＳＦＥＴＱｐのドレイン領域２６
Ｐの他端側、転送用ＭＩＳＦＥＴＱｔの一方の半導体領
域（１８）及び駆動用ＭＩＳＦＥＴＱｄのドレイン領域
（１１）の夫々の間を離隔できる。導電層２３はｎ型不
純物が導入された多結晶珪素膜で形成されるので、前記
ｐ型ドレイン領域２６Ｐを形成するｐ型不純物の前記一
方の半導体領域(１８)、ドレイン領域(１１)の夫々への
拡散距離を導電層２３で増加できる。つまり、導電層２
３は、転送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱ
ｄの夫々のチャネル形成領域に、負荷用ＭＩＳＦＥＴＱ
ｐのドレイン領域２６Ｐのｐ型不純物が拡散されること
を低減し、転送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥ
ＴＱｄの夫々のしきい値電圧の変動を防止できる。前記
導電層２３は、負荷用ＭＩＳＦＥＴＱｐのゲート電極２
３、容量素子Ｃの第２電極２３の夫々と同一導電層（同
一製造工程）で形成されるので、構造上導電層数を低減
でき、又、製造プロセスの製造工程数を削減できる。
【０１７３】図６、図７及び図８（Ｂ）に示すように、
前記負荷用ＭＩＳＦＥＴＱｐのソース領域（ｐ型導電層
２６Ｐ）には電源電圧線（Ｖcc）２６Ｐが接続される。
電源電圧線２６Ｐは前記ソース領域であるｐ型導電層２
６Ｐと一体に構成されかつ同一導電層で構成される。つ
まり、電源電圧線２６Ｐは第４層目のゲート材形成工程
で形成された多結晶珪素膜で形成され、この多結晶珪素
膜には抵抗値を低減するｐ型不純物（例えばＢＦ2 ）が
導入される。
【０１７４】前記電源電圧線（Ｖcc）２６Ｐはメモリセ
ルＭＣ内に２本配置される。この２本の電源電圧線２６
Ｐは、メモリセルアレイＭＡＹ又はサブメモリセルアレ
イＳＭＡＹにおいて、互いに離隔しかつ同一のＸ方向に
ほぼ平行に延在する。メモリセルＭＣに配置される一方
の電源電圧線２６Ｐは、負荷用ＭＩＳＦＥＴＱｐ２のソ
ース領域と一体に構成され、第１ワード線（ＷＬ１）１
３上をその延在方向と一致する方向に沿って延在する。
他方の電源電圧線２６Ｐは、負荷用ＭＩＳＦＥＴＱｐ１
のソース領域と一体に構成され、第２ワード線（ＷＬ
２）１３上をその延在方向と一致する方向に沿って延在
する。
【０１７５】前記図７及び図８（Ｂ）に示すように、メ
モリセルＭＣにおいて、一方の電源電圧線２６ＰはＸ方
向に延在するとともに、転送用ＭＩＳＦＥＴＱｔ１の他
方の半導体領域（１８）と相補性データ線ＤＬの第１デ
ータ線（ＤＬ１：３３）との接続部分（後述する中間導
電層２９）をＹ方向に迂回する。つまり、一方の電源電
圧線２６Ｐは、メモリセルＭＣの負荷用ＭＩＳＦＥＴＱ
ｐ１と前記接続部分との間を通過せず、この接続部分と
Ｙ方向に隣接する（図８（Ｂ）中、上側に配置された）
他のメモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐ１との間
を通過し迂回する。また、一方の電源電圧線２６Ｐは前
記Ｙ方向に隣接する（図８（Ｂ）中、上側に配置され
た）他のメモリセルＭＣの一方の電源電圧線２６Ｐと兼
用される。他方の電源電圧線２６Ｐは、同様に、Ｘ方向
に延在するとともに、転送用ＭＩＳＦＥＴＱｔ２の他方
の半導体領域（１８）と相補性データ線ＤＬの第２デー
タ線（ＤＬ２：３３）との接続部分（後述する中間導電
層２９）をＹ方向に迂回する。他方の電源電圧線２６Ｐ
はメモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐ２と前記接
続部分との間を迂回し、この接続部分とＹ方向に隣接す
る（図８（Ｂ）中、下側に配置された）他のメモリセル
ＭＣの負荷用ＭＩＳＦＥＴＱｐ２との間は通過しない。
また、同様に他方の電源電圧線２６Ｐは前記Ｙ方向に隣
接する（図８（Ｂ）中、下側に配置された）他のメモリ
セルＭＣの他方の電源電圧線２６Ｐと兼用される。つま
り、１個のメモリセルＭＣには２本の電源電圧線２６Ｐ
が配置されるが、この２本の電源電圧線２６Ｐの夫々は
Ｙ方向の上下に隣接する他のメモリセルＭＣの夫々の電
源電圧線２６Ｐと兼用されるので、１個のメモリセルＭ
Ｃには実質的に１本の電源電圧線２６Ｐが配置されるこ
とになる。
【０１７６】前記メモリセルＭＣに配置された２本の電
源電圧線２６Ｐは、前記メモリセルアレイＭＡＹ又はサ
ブメモリセルアレイＳＭＡＹにおいて、図８（Ｂ）に示
すＸ１−Ｘ３軸又はＸ２−Ｘ４軸に対して、平面形状が
Ｘ方向に線対称で構成される。また、メモリセルＭＣに
配置された２本の電源電圧線２６Ｐは、前述の駆動用Ｍ
ＩＳＦＥＴＱｄ及び転送用ＭＩＳＦＥＴＱｔの線対称の
配列と異なり、かつ容量素子Ｃの第２電極２３の配列と
同様に、平面形状がＹ方向に非線対称で構成される。つ
まり、Ｘ方向に配列された複数個のメモリセルＭＣを延
在する電源電圧線２６Ｐの平面形状に対して、Ｙ方向に
隣接する次段のＸ方向に配列されたメモリセルＭＣを延
在する電源電圧線２６Ｐは、前記前段のメモリセルＭＣ
を延在する電源電圧線２６Ｐと同様にＸ方向に線対称で
構成されるとともに、前記前段のメモリセルＭＣを延在
する電源電圧線２６Ｐに対して１個のメモリセルＭＣ分
（１メモリセルピッチ）だけ列方向にずらして構成され
る。メモリセルアレイＭＡＹ又はサブメモリセルアレイ
ＳＭＡＹにおいて、電源電圧線２６Ｐの転送用ＭＩＳＦ
ＥＴＱｔの他方の半導体領域と相補性データ線ＤＬとの
接続部分（中間導電層２９）の迂回は同一Ｙ方向である
上側ですべて行われる。
【０１７７】前述のメモリセルＭＣに配置された容量素
子Ｃのうち、駆動用ＭＩＳＦＥＴＱｄ１上に配置された
容量素子Ｃの第２電極２３（及び導電層２３）は、図８
（Ｂ）に示すように、一方の電源電圧線２６Ｐを前記接
続部分（中間導電層２９）において、上側の他のメモリ
セルＭＣへ迂回させ、前記接続部分と負荷用ＭＩＳＦＥ
ＴＱｐ１との間の離隔寸法を縮小しているので、この縮
小した寸法に相当する分、メモリセルＭＣの平面形状が
縮小される。また、メモリセルＭＣの駆動用ＭＩＳＦＥ
ＴＱｄ２上に配置された容量素子Ｃの第２電極２３（及
び導電層２３）は、他方の電源電圧線２６Ｐを前記接続
部分（中間導電層２９）において、このメモリセルＭＣ
内へ迂回させ、前記接続部分と負荷用ＭＩＳＦＥＴＱｐ
２との間に他方の電源電圧線２６Ｐを通過させるので、
この他方の電源電圧線２６Ｐの通過に相当する分、メモ
リセルＭＣの平面形状が増大する。つまり、電源電圧線
２６Ｐは、集積度を向上する目的でメモリセルＭＣ上を
必ず延在する（メモリセルＭＣの占有面積を利用する）
ので、この電源電圧線２６ＰがメモリセルＭＣ上を迂回
する側である、駆動用ＭＩＳＦＥＴＱｄ２上に配置され
た容量素子Ｃの第２電極２３（及び導電層２３）の平面
形状を基準にした場合、駆動用ＭＩＳＦＥＴＱｄ１上に
配置された容量素子Ｃの第２電極２３（及び導電層２
３）の平面形状は電源電圧線２６ＰがメモリセルＭＣ上
を迂回しないので縮小される。したがって、メモリセル
ＭＣの容量素子Ｃの第２電極２３（及び導電層２３）
は、Ｘ方向（Ｘ１−Ｘ２軸又はＸ３−Ｘ４軸）に線対称
で配置した場合には、駆動用ＭＩＳＦＥＴＱｄ２上に配
置される第２電極２３の平面形状ですべての（駆動用Ｍ
ＩＳＦＥＴＱｄ１上の）第２電極２３の平面形状が律則
され、メモリセルＭＣの占有面積が増大するが、前述の
ように、電源電圧線２６ＰはＹ方向に非線対称で配置さ
れることにより、駆動用ＭＩＳＦＥＴＱｄ１上の第２電
極２３の平面形状が縮小され、この縮小に相当する分、
メモリセルＭＣの占有面積が縮小できる。
【０１７８】前記メモリセルＭＣにおいては、第１層目
の導電層７、第２層目の導電層１３、第３層目の導電層
２３及び第４層目の導電層２６を含む、合計４層の所謂
ゲート材が構成される。図６及び図８（Ｃ）（特定の導
電層のパターンを示す平面図）に示すように、メモリセ
ルＭＣにおいて、第２層目の導電層１３は転送用ＭＩＳ
ＦＥＴＱｔのゲート電極１３、ワード線１３及び基準電
圧線１３として構成される。ワード線（その一部にはゲ
ート電極１３を含む）１３、基準電圧線１３の夫々は、
同一導電層であるので、ＳＲＡＭの製造プロセス上、フ
ォトリソグラフィ技術の最小加工寸法又はそれ以上の寸
法をもって離隔され、夫々、Ｘ方向にほぼ平行に延在す
る。メモリセルＭＣにおいて、第３層目の導電層２３は
負荷用ＭＩＳＦＥＴＱｐのゲート電極２３、導電層２
３、中間導電層２３及び容量素子Ｃの第２電極２３とし
て構成される。メモリセルＭＣにおいて、第４層目の導
電層２６は負荷用ＭＩＳＦＥＴＱｐのｎ型チャネル形成
領域２６Ｎ、ｐ型ソース領域２６Ｐ、ｐ型ドレイン領域
２６Ｐ及び電源電圧線２６Ｐとして構成される。負荷用
ＭＩＳＦＥＴＱｐ１、Ｑｐ２の夫々は、ゲート長方向を
Ｙ方向に一致させ、同一導電層であるので、ＳＲＡＭの
製造プロセス上、フォトリソグラフィ技術の最小加工寸
法又はそれ以上の寸法をもって離隔され、夫々、Ｙ方向
にほぼ平行に延在する。
【０１７９】このように構成される複数層の導電層１
３、２３及び２６が積層されるメモリセルＭＣにおいて
は、前記図８（Ｃ）に示すように、下層の第２層目の導
電層１３、中間層の第３層目の導電層２３の夫々は、別
々の導電層に形成されるので、フォトリソグラフィ技術
の最小加工寸法よりも小さい微細な寸法Ｌｍをもって離
隔することが許容される。換言すれば、メモリセルＭＣ
は、占有面積を縮小し、ＳＲＡＭの集積度の向上を図る
ことを主目的として、複数層の導電層１３、２３、２６
の夫々を微細な寸法Ｌｍをもって積極的に近接させるこ
とが行われる。ところが、微細な寸法Ｌｍをもって離隔
された第２層目の導電層１３と第３層目の導電層２３と
の間に、前記微細な寸法Ｌｍの約２分の１よりも薄い膜
厚を有する層間絶縁膜（２１）が均一な膜厚で形成され
る（例えばＣＶＤ法で堆積される）と、微細な寸法Ｌｍ
の領域内において開口寸法が小さくかつ深い溝（断面形
状がクレバス形状になる溝）が発生する。第４層目の導
電層２６はＣＶＤ法で堆積される多結晶珪素膜で形成さ
れるので、前記溝内に多結晶珪素膜が埋込まれ、第４層
目の導電層２６のパターンニングの際のエッチング工程
において除去しきれない。つまり、負荷用ＭＩＳＦＥＴ
Ｑｐ１、Ｑｐ２の夫々は、夫々の間の下層の第２層目の
導電層１３と中間層の第３層目の導電層２３との間の微
細な寸法Ｌｍの領域に発生した溝にエッチング残りとし
て残存する多結晶珪素膜を通して短絡する。
【０１８０】本実施例のＳＲＡＭのメモリセルＭＣは、
負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の夫々の間に発生す
る溝を打ち切ることを主目的として、同図８（Ｃ）に符
号ＯＳを付けて示すように、第２層目の導電層１３、第
３層目の導電層２３の夫々の間に微細な寸法Ｌｍで離隔
される部分が存在する場合は第２層目の導電層１３の上
部に第３層目の導電層２３の少なくとも一部を重ね合せ
る（図８（Ｃ）中、重ね合せた領域は斜線を施して示
す）。図８（Ｃ）中、符号ＮＳは、第２層目の導電層１
３、第３層目の導電層２３の夫々が微細な寸法Ｌｍをも
って離隔され、エッチング残りが発生する可能性がある
領域を示すが、前記第２層目の導電層１３、第３層目の
導電層２３の夫々の重ね合せは領域ＮＳを横切る形状
（エッチング残りは一部分に発生するが、このエッチン
グ残りを途中で遮断する形状）で行われる。
【０１８１】前記メモリセルＭＣの転送用ＭＩＳＦＥＴ
Ｑｔの他方の半導体領域（１８）は、図６及び図７に示
すように、相補性データ線（ＤＬ）３３に接続される。
メモリセルＭＣの一方の転送用ＭＩＳＦＥＴＱｔ１は相
補性データ線３３の第１データ線（ＤＬ１）に接続され
る。他方の転送用ＭＩＳＦＥＴＱｔ２は相補性データ線
３３の第２データ線（ＤＬ２）に接続される。この転送
用ＭＩＳＦＥＴＱｔの他方の半導体領域、相補性データ
線３３の夫々の接続は、下層側から上層側に向って順次
積層された中間導電層２３、２９の夫々を介して行われ
る。
【０１８２】前記中間導電層２３は、図６、図７及び図
８（Ｂ）に示すように、層間絶縁膜２１上に構成され
る。この中間導電層２３の一部は、サイドウォールスペ
ーサ１６で規定された領域内において、前記層間絶縁膜
２１に形成された接続孔２２を通して転送用ＭＩＳＦＥ
ＴＱｔの他方の半導体領域（１８）に接続される。前記
接続孔２２はサイドウォールスペーサ１６で規定される
領域よりも大きい（ゲート電極１２側に大きい）開口サ
イズで構成される。前記サイドウォールスペーサ１６は
前述のように転送用ＭＩＳＦＥＴＱｔのゲート電極１２
の側壁にそれに対して自己整合で形成される。つまり、
中間導電層２３の一部はサイドウォールスペーサ１６に
律則された位置にかつそれに対して自己整合で転送用Ｍ
ＩＳＦＥＴＱｔの他方の半導体領域に接続される。中間
導電層２３の他部は、少なくとも、この中間導電層２３
と上層の中間導電層２９との製造プロセスのマスク合せ
余裕寸法に相当する分、層間絶縁膜２１上に引き出され
る。この中間導電層２３は、転送用ＭＩＳＦＥＴＱｔの
他方の半導体領域、中間導電層２３の夫々に製造プロセ
スのマスク合せずれが生じる場合でも、このマスク合せ
ずれを吸収し、転送用ＭＩＳＦＥＴＱｔの他方の半導体
領域にそれに対して自己整合で中間導電層２３を見かけ
上接続できる。
【０１８３】前記中間導電層２３は前記負荷用ＭＩＳＦ
ＥＴＱｐのゲート電極２３、容量素子Ｃの第２電極２
３、導電層２３の夫々と同一導電層で構成される。つま
り、第３層目のゲート材形成工程で形成される多結晶珪
素膜で形成され、この多結晶珪素膜には抵抗値を低減す
るｎ型不純物が導入される。
【０１８４】前記中間導電層２９は、図６及び図７に示
すように、層間絶縁膜２７上に構成される。中間導電層
２９の一端側は層間絶縁膜２７に形成された接続孔２８
を通して前記中間導電層２３に接続される。この中間導
電層２３は前述のように転送用ＭＩＳＦＥＴＱｔの他方
の半導体領域に接続される。中間導電層２９の他端側
は、Ｘ方向に引き出され、層間絶縁膜３０に形成された
接続孔３１を通して相補性データ線３３に接続される。
【０１８５】前記転送用ＭＩＳＦＥＴＱｔ１の他方の半
導体領域に一端側が接続される中間導電層２９は、転送
用ＭＩＳＦＥＴＱｔ２の他方の半導体領域上をＹ方向に
延在する相補性データ線３３のうちの第１データ線（Ｄ
Ｌ１）３３下までＸ方向に引き出され、この引き出され
た領域において第１データ線３３に接続される。同様
に、転送用ＭＩＳＦＥＴＱｔ２の他方の半導体領域に一
端側が接続される中間導電層２９は、転送用ＭＩＳＦＥ
ＴＱｔ１の他方の半導体領域上をＹ方向に延在する相補
性データ線３３のうちの第２データ線（ＤＬ２）３３下
までＸ方向に引き出され、この引き出された領域におい
て第２データ線３３に接続される。つまり、中間導電層
２９は、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ１、
Ｑｔ２の夫々とそれとＸ方向において反転位置に延在す
る第１データ線３３、第２データ線３３の夫々とを接続
する交差配線構造を構成する。
【０１８６】中間導電層２９は、その形成方法について
は後述するが、製造プロセスの第１層目の金属材形成工
程で形成された高融点金属膜例えばＷ膜で形成される。
このＷ膜は前記多結晶珪素膜、高融点金属珪化膜の夫々
に比べて比抵抗値が小さい。
【０１８７】この中間導電層２９の下地となる層間絶縁
膜２７は、図６に示すように、酸化珪素膜２７Ａ、ＢＰ
ＳＧ膜２７Ｂの夫々を順次積層した複合膜で構成され
る。層間絶縁膜２７の上層のＢＰＳＧ膜２７Ｂは、グラ
スフローが施され、表面に平担化処理が施される。
【０１８８】前記層間絶縁膜３０は、図６に示すよう
に、堆積型の酸化珪素膜３０Ａ、塗布型の酸化珪素膜３
０Ｂ、堆積型の酸化珪素膜３０Ｃの夫々を順次積層した
３層の積層構造で構成される。下層の酸化珪素膜３０
Ａ、上層の酸化珪素膜３０Ｃの夫々は、後述するが、テ
トラエソキシシラン（ＴＥＯＳ:Ｔetra Ｅthoxy Ｓilan
e）ガスをソースガスとするプラズマＣＶＤ法で堆積さ
れる。下層の酸化珪素膜３０Ａは、下地の段差形状に沿
って均一な膜厚で堆積され、特に下地の段差形状の凹部
分において、この凹部分の上側でのオーバーハング形状
が発生しずらい。つまり、下層の酸化珪素膜３０Ａは前
記オーバーハング形状に基づく巣の発生を低減できる。
中間層の酸化珪素膜３０Ｂは、スピンオングラス（Ｓpi
n Ｏn Ｇlass）法で塗布され、ベーク処理が施された
後、全面エッチング（エッチバック）される。この中間
層の酸化珪素膜３０Ｂは、下層の酸化珪素膜３０Ａの表
面の段差形状部分に集中的に形成され（残存し）、層間
絶縁膜３０の表面の平担化を図れる。中間層の酸化珪素
膜３０Ｂは、基本的に前述の中間導電層２９と相補性デ
ータ線３３とを接続する接続孔３１の領域を除く、下層
の酸化珪素膜３０Ａの表面上の段差部分に形成される。
つまり、中間層の酸化珪素膜３０Ｂが含有する水分に基
づく、相補性データ線（アルミニウム合金）３３の腐食
が防止できる。上層の酸化珪素膜３０Ｃは、中間層であ
る酸化珪素膜３０Ｂの表面を被覆し、この酸化珪素膜３
０Ｂの膜質の劣化を防止できる。
【０１８９】前記相補性データ線（ＤＬ）３３は、図６
に示すように、層間絶縁膜３０上に構成される。この相
補性データ線３３は前記接続孔３１を通して中間導電層
２９の引き出された部分に接続される。相補性データ線
３３は製造プロセスの第２層目の金属材形成工程で形成
される。相補性データ線３３は下層の金属膜３３Ａ、中
間層のアルミニウム合金膜３３Ｂ、上層の金属膜３３Ｃ
の夫々を順次積層した３層の積層構造で構成される。前
記下層の金属膜３３Ａは、基本的に、転送用ＭＩＳＦＥ
ＴＱｔの他方の半導体領域（１８）や中間導電層２３の
珪素（Ｓｉ）、中間層のアルミニウム合金膜３３Ｂのア
ルミニウム（ＡＬ）の夫々の相互拡散を防止し、所謂ア
ロイスパイクを防止するバリアメタル膜として形成す
る。下層の金属膜３３Ａは例えばＴｉＷ膜で形成する。
前記中間層のアルミニウム合金膜３３Ｂは多結晶珪素
膜、高融点金属膜、高融点金属珪化膜の夫々に比べて比
抵抗値が小さい。アルミニウム合金膜３３ＢはＣｕ、Ｓ
ｉの少なくともいずれか一方が添加されたアルミニウム
で構成される。Ｃｕは基本的にエレクトロマイグレーシ
ョン耐性を向上できる作用を有する。Ｓｉは基本的にア
ロイスパイクを防止できる作用を有する。上層の金属膜
３３Ｃは、基本的に、中間層のアルミニウム合金膜３３
Ｂのアルミニウムヒルロック現象を防止することを目的
として構成される。また、上層の金属膜３３Ｃは、フォ
トリソグラフィ技術でのパターンニングの際の露光工程
において、中間層のアルミニウム合金膜３３Ｂの表面の
反射率を低減し、回析現象（ハレーション）を防止する
目的で形成される。
【０１９０】なお、相補性データ線３３は、アルミニウ
ム合金膜３３Ｂをアルミニウム膜で、或いは下層の金属
膜３３Ａを廃止して単層のアルミニウム合金膜で構成し
てもよい。
【０１９１】前記相補性データ線３３は、図７に示すよ
うに、メモリセルＭＣ上をＹ方向に延在する。相補性デ
ータ線３３のうちの一方の第１データ線（ＤＬ１）３３
はメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ１、転送用
ＭＩＳＦＥＴＱｔ２及び負荷用ＭＩＳＦＥＴＱｐ２上を
Ｙ方向に延在する。他方の第２データ線（ＤＬ２）３３
はメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ２、転送用
ＭＩＳＦＥＴＱｔ１及び負荷用ＭＩＳＦＥＴＱｐ１上を
Ｙ方向に延在する。つまり、相補性データ線３３の第１
データ線３３、第２データ線３３の夫々は互いに離隔し
かつほぼ平行にＹ方向に延在する。
【０１９２】同図７に示すように、メモリセルアレイＭ
ＡＹ又はサブメモリセルアレイＭＡＹにおいて、Ｘ方向
に配列されたメモリセルＭＣの相補性データ線３３の平
面形状はＸ１−Ｘ３軸又はＸ２−Ｘ４軸に対して線対称
で配置される。Ｙ方向に配列されたメモリセルＭＣの相
補性データ線３３の平面形状はＸ１−Ｘ２軸又はＸ３−
Ｘ４軸に対して線対称で配置される。
【０１９３】前記メモリセルＭＣ上には、図６及び図７
に示すように、メインワード線（ＭＷＬ）２９及びサブ
ワード線（ＳＷＬ１）２９が配置される。メインワード
線２９、サブワード線２９の夫々は、同一導電層（第１
層目の金属材形成工程で形成される高融点金属膜）で構
成され、前記中間導電層２９と同一導電層で構成され
る。つまり、メインワード線２９、サブワード線２９の
夫々はワード線（ＷＬ）１３と相補性データ線３３との
間の層に構成される。メインワード線２９、サブワード
線２９の夫々は、メモリセルＭＣの転送用ＭＩＳＦＥＴ
Ｑｔ１に接続される中間導電層２９と転送用ＭＩＳＦＥ
ＴＱｔ２に接続される中間導電層２９との間に配置され
る。メインワード線２９、サブワード線２９の夫々は互
いに離隔し、かつメモリセルアレイＭＡＹをほぼ平行に
Ｘ方向に延在する。
【０１９４】前述の図２（Ａ）及び図３に示すように、
メインワード線２９はＹ方向に配列された４個（４〔bi
t〕 ）のメモリセルＭＣ毎に１本配置される。１本のメ
インワード線２９は、前記図１に示すメモリブロックＭ
Ｂの４個のメモリマットＭＭの合計１６個のメモリセル
アレイＭＡＹ上を延在するので、抵抗値を低減する目的
でサブワード線２９に比べて配線幅寸法が太く構成され
る。
【０１９５】サブワード線（ＳＷＬ１）２９は、前述の
図２（Ａ）及び図３に示すように、メモリマットＭＭの
ワードドライバー回路ＷＤＲに近接する側に配置された
メモリセルアレイＭＡＹにおいて、Ｙ方向に配列された
１個のメモリセルＭＣ毎に１本配置される。サブワード
線２９は、１個のメモリセルアレイＭＡＹを延在する程
度の長さで、前記メインワード線２９に比べて延在する
長さが短いので、メインワード線２９に比べて配線幅寸
法が細く構成される。図６及び図７に示すように、メイ
ンワード線２９、サブワード線２９の夫々は、メモリセ
ルＭＣに接続される基準電圧線（Ｖss）１３をワード線
（ＷＬ）１３と同一導電層で構成し、この基準電圧線１
３を延在させていた導電層を空領域としたので、この空
領域（２本の配線を配置できる程度の領域）を利用して
配置される。つまり、メモリセルＭＣは、ワード線（Ｗ
Ｌ）１３及び基準電圧線１３の他に、Ｘ方向にデバイデ
ッドワードライン方式で使用するメインワード線２９及
びダブルワードライン方式で使用するサブワード線２９
の２本のワード線が延在できる。
【０１９６】前記メモリセルＭＣの相補性データ線３３
上を含む基板全面（外部端子ＢＰの領域は除く）には、
図６に示すように、ファイナルパッシベーション膜（最
終保護膜）３４が構成される。このファイナルパッシベ
ーション膜３４は、その構造を詳細に示さないが、酸化
珪素膜、窒化珪素膜、樹脂膜の夫々を順次積層した３層
の積層構造で構成される。
【０１９７】ファイナルパッシベーション膜３４の下層
の酸化珪素膜は、さらに３層の積層構造で構成され、前
記層間絶縁膜３０と同様の構造で構成される。すなわ
ち、下層の酸化珪素膜は、テトラエソキシシランガスを
ソースガスとするＣＶＤ法で堆積された酸化珪素膜、塗
布後にエッチングが施された酸化珪素膜、テトラエソキ
シシランガスをソースガスとするＣＶＤ法で堆積された
酸化珪素膜の夫々で形成される。つまり、下層の酸化珪
素膜は、表面の平担化を図り、上層の窒化珪素膜に巣が
発生することを防止する。中間層の窒化珪素膜はプラズ
マＣＶＤ法で形成される。この中間層の窒化珪素膜は耐
湿性を高める作用がある。上層の樹脂膜は例えばポリイ
ミド系樹脂で形成される。この樹脂膜は、樹脂封止型半
導体装置の樹脂封止部に微量に含有される放射性元素か
ら放出されるα線を遮蔽し、ＳＲＡＭのα線ソフトエラ
ー耐性を向上できる。また、樹脂膜は、前記樹脂封止部
に含有されるフィラーでファイナルパッシベーション膜
３４等の層間膜にクラックが発生することを防止する。
【０１９８】次に、ＳＲＡＭのメモリマットＭＭのメモ
リセルアレイＭＡＹの周辺領域（端部）において、ウエ
ル構造及びメモリセルＭＣの構造について説明する。
【０１９９】前記図２（Ａ）、図３及び図４に示すＳＲ
ＡＭのメモリマットＭＭのメモリセルアレイＭＡＹ又は
サブメモリセルアレイＳＭＡＹの周辺構造は、図９（周
辺領域の拡大平面図）及び図１０（要部断面図）に示
す。図９中、図９（Ａ）は素子分離絶縁膜４で周囲の形
状を規定された活性領域の平面形状を示す。図９（Ｂ）
は前記活性領域に重ね合せた駆動用ＭＩＳＦＥＴＱｄ及
び転送用ＭＩＳＦＥＴＱｔの平面形状を示す。図９
（Ｃ）は前記活性領域、駆動用ＭＩＳＦＥＴＱｄ及び転
送用ＭＩＳＦＥＴＱｔに重ね合せた負荷用ＭＩＳＦＥＴ
Ｑｐの平面形状を示す。図９（Ｄ）は前記活性領域、駆
動用ＭＩＳＦＥＴＱｄ、転送用ＭＩＳＦＥＴＱｔ及び負
荷用ＭＩＳＦＥＴＱｐに重ね合せたサブワード線（ＳＷ
Ｌ）２９、メインワード線（ＭＷＬ）２９及び相補性デ
ータ線（ＤＬ）３３の平面形状を示す。
【０２００】前記図９（Ａ）に示すように、メモリセル
アレイＭＡＹ又はサブメモリセルアレイＳＭＡＹの中央
領域において、Ｘ方向及びＹ方向に隣接する４個のメモ
リセルＭＣの一部の活性領域は一体に構成され、平面形
状がリング形状で構成される。具体的には、同図９
（Ａ）に符号ＭＣ２を付けて示すメモリセルＭＣ２を中
心として、このメモリセルＭＣ２、その右側に隣接する
メモリセルＭＣ、これら２個のメモリセルＭＣの下側に
隣接する２個のメモリセルＭＣ、合計４個のメモリセル
ＭＣにおいて、４個のメモリセルＭＣの夫々の一方の転
送用ＭＩＳＦＥＴＱｔ及び一方の駆動用ＭＩＳＦＥＴＱ
ｄ、合計４個の転送用ＭＩＳＦＥＴＱｔ及び４個の駆動
用ＭＩＳＦＥＴＱｄの活性領域は一体に構成され、リン
グ形状の活性領域が構成される（図９（Ａ）において一
部を塗りつぶした領域）。
【０２０１】換言すれば、前記４個の転送用ＭＩＳＦＥ
ＴＱｔ、４個の駆動用ＭＩＳＦＥＴＱｄの夫々（合計８
個のＭＩＳＦＥＴ）は、互いに向い合うソース領域又は
ドレイン領域を一体に構成し、電気的にも直列接続され
たリング形状で構成される。つまり、Ｘ方向、Ｙ方向の
夫々に隣接する４個のメモリセルＭＣにおいて、メモリ
セルＭＣの一方の転送用ＭＩＳＦＥＴＱｔ及び駆動用Ｍ
ＩＳＦＥＴＱｄで構成される一方のＬ字形状の活性領域
を互いに連続させ、かつ活性領域の延在する方向（直列
に接続された複数個のＭＩＳＦＥＴのゲート長方向と一
致する方向）に終端がなく、活性領域のパターンが閉じ
るリング形状で構成される。リング形状の活性領域の互
いに対向する内枠側、外枠側の夫々（転送用ＭＩＳＦＥ
ＴＱｔ、駆動用ＭＩＳＦＥＴＱｄの夫々のゲート幅を規
定する領域）は素子分離絶縁膜４及びｐ型チャネルスト
ッパ領域５で規定される。前記４個のメモリセルＭＣの
夫々の転送用ＭＩＳＦＥＴＱｔはゲート長方向をＹ方向
に一致させ、駆動用ＭＩＳＦＥＴＱｄはゲート長方向を
Ｘ方向に一致させているので、前記リング形状は円形状
や楕円形状よりもむしろ方形状（長方形状）に近い平面
形状で構成される。
【０２０２】前記リング形状で構成された活性領域はＸ
方向（転送用ＭＩＳＦＥＴＱｔのゲート幅方向又は駆動
用ＭＩＳＦＥＴＱｄのゲート長方向と一致する方向）に
同一形状でかつ同一ピッチで複数個配列される。このＸ
方向に隣接する複数個のリング形状の活性領域の夫々の
間は、素子分離絶縁膜４（及びｐ型チャネルストッパ領
域５）が配置され、電気的に分離される。リング形状の
活性領域のＹ方向（転送用ＭＩＳＦＥＴＱｔのゲート長
方向又は駆動用ＭＩＳＦＥＴＱｄのゲート幅方向と一致
する方向）に隣接する次段のリング形状の活性領域は、
前段の配列と同様に、Ｘ方向に同一形状でかつ同一ピッ
チで複数個配列されるとともに、前段の配列に対してＸ
方向に２分の１ピッチ（ハーフピッチ）だけずらして配
列される。つまり、前記リング形状の活性領域は、図９
（Ａ）に示すように、メモリセルアレイＭＡＹ（又はサ
ブメモリセルアレイＳＭＡＹ）において千鳥り形状に周
期性を確保し配列される。
【０２０３】前記図９（Ａ）及び図１０に示すように、
メモリセルアレイＭＡＹ（又サブメモリセルアレイＳＭ
ＡＹ）の終端、つまりメモリセルアレイＭＡＹの端部で
あって、メモリセルアレイＭＡＹの外周囲に配置された
ガードリング領域Ｐ−ＧＲに近接する領域においては、
前記リング形状の活性領域の配列の周期性の乱れを緩め
るレイアウトが施される。具体的には、図９（Ａ）及び
図１０に示すように、メモリセルアレイＭＡＹとガード
リング領域Ｐ−ＧＲとの間に、メモリセルアレイＭＡＹ
の中央領域に配置されたリング形状の活性領域の一部の
形状と同一又は類似の形状のダミー活性領域４Ｄ１〜４
Ｄ３の夫々が配置される。
【０２０４】前記図４に示すメモリマットＭＭの２個の
メモリセルアレイＭＡＹの周囲を取り囲むガードリング
領域Ｐ−ＧＲは、図９（Ａ）及び図１０に示すように、
ｐ-型ウエル領域２Ｍの主面の周辺領域において、素子
分離絶縁膜４で周囲を規定された（一部は活性領域４Ｄ
で規定された）領域に構成される。ガードリング領域Ｐ
−ＧＲは、ｐ- 型ウエル領域２Ｍの主面部に形成された
ｐ+ 型半導体領域４０を主体に構成され、ｐ- 型ウエル
領域２Ｍに固定の基準電圧Ｖssを供給する。
【０２０５】前記ガードリング領域Ｐ−ＧＲは、図９
（Ｄ）及び図１０に示すように、基準電圧線（Ｖss）２
９を介在して基準電圧線（Ｖss）３３が電気的に接続さ
れる。基準電圧線２９は、前述のメインワード線（ＭＷ
Ｌ）２９、サブワード線（ＳＷＬ）２９等と同一導電層
で形成され、メモリセルアレイＭＡＹの周囲に沿って延
在する。基準電圧線２９は層間絶縁膜２７に形成された
接続孔２８を通してガードリング領域Ｐ−ＧＲに接続さ
れる。基準電圧線３３は相補性データ線（ＤＬ）３３と
同一導電層で形成される。メモリセルアレイＭＡＹ内は
相補性データ線３３がＹ方向に延在するので、基準電圧
線３３は、相補性データ線３３との接触を避けるために
Ｙ方向に延在する。基準電圧線３３は層間絶縁膜３０に
形成された接続孔３１を通して下層の基準電圧線２９に
接続される。
【０２０６】また、図９及び図１０に示すように、メモ
リセルアレイＭＡＹは基本的にｎ−型ウエル分離領域３
ｉの主面のｐ− 型ウエル領域２Ｍの主面に配置され、
このメモリセルアレイＭＡＹが配置されたｐ- 型ウエル
領域２Ｍの外周囲であってｎ-型ウエル分離領域３ｉの
主面にはｎ- 型ウエル領域３が構成される。このｎ- 型
ウエル分離領域３ｉの主面に配置されたｎ- 型ウエル領
域３は、前述の図１３に示すように、ｎ- 型ウエル分離
領域３ｉの表面の不純物濃度に比べて高い不純物濃度に
設定されるので、ｎ- 型ウエル分離領域３ｉの主面の不
純物濃度を高く設定できる（不純物濃度を高める方向に
補正できる）。換言すれば、ｎ- 型ウエル分離領域３ｉ
のｐ- 型ウエル領域２Ｍの外周囲の主面は、ｎ- 型ウエ
ル領域３の不純物濃度が加算され、高い不純物濃度に設
定される。この結果、２重ウエル構造におけるｎ- 型ウ
エル分離領域３ｉの主面のｐ- 型ウエル領域２Ｍとｎ-
型ウエル分離領域３ｉの外周囲のｐ- 型半導体基板１と
の間の絶縁分離耐圧の向上が図れる。
【０２０７】前記図９（Ａ）及び図１０に示すように、
ｎ- 型ウエル領域３の周辺領域にはガードリング領域Ｎ
−ＧＲが配置される。ガードリング領域Ｎ−ＧＲは、ｎ
- 型ウエル領域３の主面の周辺領域において、素子分離
絶縁膜４で周囲を規定された領域に構成される。ガード
リング領域Ｎ−ＧＲは、ｎ- 型ウエル領域３の主面部に
形成されたｎ+ 型半導体領域１１及び１８を主体に構成
され、ｎ- 型ウエル領域３に固定の電源電圧Ｖccを供給
する。
【０２０８】前記ガードリング領域Ｎ−ＧＲは、図９
（Ｄ）及び図１０に示すように、電源電圧線（Ｖcc）２
９を介在して電源電圧線（Ｖcc）３３が電気的に接続さ
れる。この電源電圧線２９は基準電圧線２９と同一導電
層で形成され、電源電圧線３３は基準電圧線３３と同一
導電層で形成される。
【０２０９】また、図９（Ｂ）に示すように、メモリセ
ルアレイＭＡＹは、端部での周期性の乱れを緩めるため
に、ダミーゲート電極７Ｄが配置される。このダミーゲ
ート電極７Ｄは、メモリセルアレイＭＡＹの端部におい
て配置され、メモリセルアレイＭＡＹの中央領域に配置
されたメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄのゲー
ト電極７の平面形状と同一又は類似の平面形状を具備し
て構成される。同様に、メモリセルアレイＭＡＹの端部
での周期性の乱れを緩めるために、ダミーワード線１３
Ｄ１、ダミー基準電圧線１３Ｄ２の夫々が配置される。
このダミーワード線１３Ｄ１、ダミー基準電圧線１３Ｄ
２の夫々はメモリセルアレイＭＡＹの端部において配置
され、メモリセルアレイＭＡＹの中央領域に配置された
ワード線１３、基準電圧線１３の夫々の平面形状と同一
又は類似の平面形状を具備して構成される。
【０２１０】次に、前述のＳＲＡＭの周辺回路を構成す
る相補型ＭＩＳＦＥＴの具体的な構造について、図１１
（要部拡大断面図）を使用し、簡単に説明する。
【０２１１】ＳＲＡＭの直接周辺回路、間接周辺回路の
夫々を含む周辺回路の相補型ＭＩＳＦＥＴは、図１１に
示すように、ｐ- 型半導体基板１の主面のｐ- 型ウエル
領域２及びｎ- 型ウエル領域３に配置される。つまり、
周辺回路の相補型ＭＩＳＦＥＴは、前記メモリセルアレ
イＭＡＹが配置されたｐ- 型ウエル領域２Ｍを有するｎ
- 型ウエル分離領域３ｉの外周囲において、ｐ- 型ウエ
ル領域２及びｎ- 型ウエル領域３に配置される。
【０２１２】前記相補型ＭＩＳＦＥＴのうち、ｎチャネ
ルＭＩＳＦＥＴＱｎは、非活性領域の素子分離絶縁膜４
及びｐ型チャネルストッパ領域５で周囲を囲まれた領域
内において、ｐ- 型ウエル領域２の主面に配置される。
つまり、ｎチャネルＭＩＳＦＥＴＱｎはｐ- 型ウエル領
域２（チャネル形成領域）、ゲート絶縁膜１２、ゲート
電極１３、ソース領域及びドレイン領域を主体に構成さ
れる。ｎチャネルＭＩＳＦＥＴＱｎは前記メモリセルＭ
Ｃの転送用ＭＩＳＦＥＴＱｔとほぼ同一構造で構成さ
れ、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極１３は転
送用ＭＩＳＦＥＴＱｔのゲート電極１３と同一導電層で
構成される。また、同様に、ｎチャネルＭＩＳＦＥＴＱ
ｎはＬＤＤ構造で構成され、ソース領域、ドレイン領域
の夫々は夫々低い不純物濃度のｎ型半導体領域１７及び
高い不純物濃度のｎ+ 型半導体領域１８で構成される。
【０２１３】前記ｎチャネルＭＩＳＦＥＴＱｎはソース
領域、ドレイン領域の少なくともいずれか一方のｎ+ 型
半導体領域１８に配線２９、又は配線２９を通して配線
３３が電気的に接続される。
【０２１４】また、前記相補型ＭＩＳＦＥＴのうち、ｐ
チャネルＭＩＳＦＥＴＱｐは、非活性領域の素子分離絶
縁膜４で周囲を囲まれた領域内において、ｎ- 型ウエル
領域３の主面に配置される。つまり、ｐチャネルＭＩＳ
ＦＥＴＱｐはｎ- 型ウエル領域３（チャネル形成領
域）、ゲート絶縁膜１２、ゲート電極１３、ソース領域
及びドレイン領域を主体に構成される。ｐチャネルＭＩ
ＳＦＥＴＱｐは、チャネル導電型は異なるが、前記ｎチ
ャネルＭＩＳＦＥＴＱｎとほぼ同一構造で構成される。
つまり、ｐチャネルＭＩＳＦＥＴＱｐは、ＬＤＤ構造で
構成され、ソース領域、ドレイン領域の夫々が低い不純
物濃度のｐ型半導体領域３９及び高い不純物濃度のｎ+
型半導体領域４０で構成される。
【０２１５】前記ｐチャネルＭＩＳＦＥＴＱｐはソース
領域、ドレイン領域の少なくともいずれか一方のｐ+ 型
半導体領域４０に配線２９、又は配線２９を通して配線
３３が電気的に接続される。
【０２１６】前記ＳＲＡＭのメモリセルアレイＭＡＹの
メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩ
ＳＦＥＴＱｄの夫々が配置されるｐ- 型ウエル領域２Ｍ
は周辺回路の相補型ＭＩＳＦＥＴのｎチャネルＭＩＳＦ
ＥＴＱｎが配置されるｐ- 型ウエル領域２の表面の不純
物濃度に対して独立に表面の不純物濃度が設定される。
つまり、ｐ- 型ウエル領域２Ｍの表面の不純物濃度は、
ｐ- 型ウエル領域２の表面の不純物濃度と同等かそれに
比べて高く設定することができ、結果的にメモリセルＭ
Ｃの転送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱｄ
の夫々のしきい値電圧を高められる。このメモリセルＭ
Ｃの転送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱｄ
の夫々のしきい値電圧が高く設定できると、ノイズに対
する誤動作を防止できるので、メモリセルＭＣの情報蓄
積ノードに保持された情報を安定に保持できる。
【０２１７】また、前記ｎチャネルＭＩＳＦＥＴＱｎが
配置されるｐ- 型ウエル領域２の表面の不純物濃度はメ
モリセルＭＣの転送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳ
ＦＥＴＱｄの夫々が配置されるｐ- 型ウエル領域２Ｍの
不純物濃度に対して独立に表面の不純物濃度が設定され
る。つまり、ｐ- 型ウエル領域２の表面の不純物濃度
は、ｐ- 型ウエル領域２Ｍの表面の不純物濃度と同等か
それに比べて低く設定することができ、結果的にｎチャ
ネルＭＩＳＦＥＴＱｎのしきい値電圧を低くできる。こ
のｎチャネルＭＩＳＦＥＴＱｎのしきい値電圧を低く設
定できると、このｎチャネルＭＩＳＦＥＴＱｎの動作速
度を高速化できる。
【０２１８】次に、前述のＳＲＡＭの具体的な製造方法
について、図１４（メモリセルアレイの中央領域におい
て各工程毎に示す要部断面図）及び図１５（メモリセル
アレイの端部において各工程毎に示す要部断面図）を用
いて簡単に説明する。
【０２１９】《ウエル分離領域の形成工程》まず、単結
晶珪素からなるｐ- 型半導体基板１を用意する（図１４
（Ａ）及び図１５（Ａ）参照）。このｐ- 型半導体基板
１は、前述のように、主面を（１００）結晶面に設定
し、しかも所謂オフアングルウエーハが使用される。
【０２２０】次に、前記ｐ- 型半導体基板１の主面上に
酸化珪素膜５０を形成する。酸化珪素膜５０は、例えば
熱酸化法で形成し、２０〜２５〔ｎｍ〕程度の膜厚で形
成する。
【０２２１】次に、図１４（Ａ）及び図１５（Ａ）に示
すように、前記ｐ- 型半導体基板１のｎ- 型ウエル分離
領域３ｉの形成領域の主面上に前記酸化珪素膜５０を介
して窒化珪素膜５１を形成する。この窒化珪素膜５１は
耐酸化マスクとして使用される。窒化珪素膜５１は、例
えばＣＶＤ法で堆積し、４０〜６０〔ｎｍ〕程度の膜厚
で形成される。窒化珪素膜は、その堆積後にフォトリソ
グラフィ技術で形成されたマスクを使用し、エッチング
技術によってパターンニングされる。
【０２２２】次に、前記窒化珪素膜５１を耐酸化マスク
として使用し、この窒化珪素膜５１以外の領域つまりｎ
- 型ウエル分離領域３ｉの形成領域以外の領域において
ｐ-型半導体基板１の主面上の酸化珪素膜５０を厚い膜
厚の酸化珪素膜５０Ｍに成長させる。この酸化珪素膜５
０Ｍは、前述の酸化珪素膜５０との膜厚差を利用して不
純物を導入する不純物導入マスクとして使用する目的
で、例えば１２０〜１５０〔ｎｍ〕程度の膜厚で形成さ
れる。この不純物導入マスクとして使用される酸化珪素
膜５０Ｍは耐酸化マスクとして使用された窒化珪素膜５
１に対して自己整合で形成される。この後、前記窒化珪
素膜５１は除去される。
【０２２３】次に、前記酸化珪素膜５０Ｍを不純物導入
マスクとして使用し、ｐ- 型半導体基板１の主面のｎ-
型ウエル分離領域３ｉの形成領域にｎ型不純物を導入
し、このｎ型不純物に引き伸し拡散を施し、ｎ- 型ウエ
ル分離領域３ｉを形成する（図１４（Ｂ）及び図１５
（Ｂ）参照）。前記ｎ型不純物は、例えば１０12〜１０
13〔atoms／cm2〕程度の不純物濃度のＰを使用し、５０
〜７０〔ＫｅＶ〕程度のエネルギのイオン打込みで導入
される。導入されたｎ型不純物は、１１００〜１３００
〔℃〕程度の温度で約１５０〜２００〔分〕の引き伸し
拡散が行われる。
【０２２４】次に、図１４（Ｂ）及び図１５（Ｂ）に示
すように、ｎ- 型ウエル分離領域３ｉを形成するｎ型不
純物の不純物導入マスクとして使用した酸化珪素膜５０
Ｍを使用し（同一マスクを使用し）、ｎ- 型ウエル分離
領域３ｉの主面部にｐ型不純物２Ｍｐを導入する。ｐ型
不純物２Ｍｐは、ｎ- 型ウエル分離領域３ｉを形成する
酸化珪素膜５０Ｍを使用し導入されるので、ｎ- 型ウエ
ル分離領域３ｉに対して自己整合で形成される。しか
も、ｐ型不純物２Ｍｐは、ｎ- 型ウエル分離領域３ｉを
形成する酸化珪素膜５０Ｍを使用し導入されるので、不
純物導入マスクを兼用することになり、ｐ型不純物２Ｍ
ｐを導入するためだけに形成される不純物導入マスクを
形成する工程を廃止できる。なお、ｐ型不純物２Ｍｐは
メモリセルアレイＭＡＹが配置されるｐ- 型ウエル領域
２Ｍを形成するが、ｐ型不純物２Ｍｐの引き伸し拡散は
後述するｐ- 型ウエル領域２、ｎ- 型ウエル領域３の夫
々の引き伸し拡散を利用して行われる。
【０２２５】前記ｐ型不純物２Ｍｐは、例えば１０12〜
１０13〔atoms／cm2〕程度の不純物濃度のＢＦ2 を使用
し、５０〜７０〔ＫｅＶ〕程度のエネルギのイオン打込
みで導入される。
【０２２６】次に、前記酸化珪素膜５０、５０Ｍの夫々
を除去する。
【０２２７】《ウエル形成工程》次に、前記ｎ- 型ウエ
ル分離領域３ｉの主面上を含むｐ- 型半導体基板１の主
面上の全面に酸化珪素膜５２を形成する。酸化珪素膜５
２は、例えば熱酸化法で形成し、４０〜５０〔ｎｍ〕程
度の膜厚で形成する。
【０２２８】次に、前記ｎ- 型ウエル分離領域３ｉの主
面のｐ型不純物２Ｍｐが導入された領域（この領域は前
記酸化珪素膜５２を形成する熱酸化工程の際に、ｐ型不
純物２Ｍｐが若干拡散され、ｐ- 型ウエル領域２Ｍが形
成される）上、ｎ- 型ウエル分離領域３ｉ以外であって
ｐ- 型半導体基板１の主面のｐ- 型ウエル領域２の形成
領域上の夫々に窒化珪素膜５３を形成する。この窒化珪
素膜５３は不純物導入マスク及び耐酸化マスクとして使
用される。窒化珪素膜５３は、例えばＣＶＤ法で堆積
し、４０〜６０〔ｎｍ〕程度の膜厚で形成される。窒化
珪素膜５３は、その堆積後にフォトリソグラフィ技術で
形成されたマスクを使用し、エッチング技術によってパ
ターンニングされる。
【０２２９】次に、図１４（Ｃ）及び図１５（Ｃ）に示
すように、前記窒化珪素膜５３を不純物導入マスクとし
て使用し、ｐ- 型半導体基板１のｎ- 型ウエル領域３の
形成領域の主面部に、ｎ型不純物３ｎを導入する。ｎ型
不純物３ｎは、同図１５（Ｃ）に示すように、ｐ型不純
物２Ｍｐが導入された領域（ｐ- 型ウエル領域２Ｍの形
成領域）の外周囲であって、ｎ- 型ウエル分離領域３ｉ
の主面にも導入される。ｎ型不純物３ｎは、例えば１×
１０13〜３×１０14〔atoms／cm2〕程度の不純物濃度の
Ｐを使用し、１２０〜１３０〔ＫｅＶ〕程度のエネルギ
のイオン打込みで導入される。ｎ型不純物３ｎは前記酸
化珪素膜５２を通してｐ- 型半導体基板１の主面部に導
入される。
【０２３０】次に、前記窒化珪素膜５３を耐酸化マスク
として使用し、ｐ- 型半導体基板１のｎ型不純物３ｎが
導入された領域、ｎ- 型ウエル分離領域３ｉのｎ型不純
物３ｎが導入された領域の夫々において、酸化珪素膜５
２を成長し、膜厚の厚い酸化珪素膜５２Ｍを形成する。
この酸化珪素膜５２Ｍの成長は前記窒化珪素膜５３を耐
酸化マスクとして使用した熱酸化法で行う。前記酸化珪
素膜５２Ｍは１３０〜１４０〔ｎｍ〕程度の膜厚に形成
される。この後、前記窒化珪素膜５３は除去される。
【０２３１】次に、図１４（Ｄ）及び図１５（Ｄ）に示
すように、前記成長させた酸化珪素膜５２Ｍを不純物導
入マスクとして使用し、ｐ- 型半導体基板１の主面のｐ
- 型ウエル領域２の形成領域の主面部、ｎ- 型ウエル分
離領域３ｉのｐ- 型ウエル領域２Ｍの主面部の夫々にｐ
型不純物２ｐを導入する。ｐ型不純物２ｐは、１×１０
13〜３×１０13〔atoms／cm2〕程度の不純物濃度のＢＦ
2 を使用し、５０〜７０〔ＫｅＶ〕程度のエネルギのイ
オン打込みで導入される。ｐ型不純物２ｐは前記酸化珪
素膜５２を通してｐ- 型半導体基板１、ｐ- 型ウエル領
域２Ｍの夫々の主面部に導入される。
【０２３２】次に、図１４（Ｅ）及び図１５（Ｅ）に示
すように、ｐ- 型半導体基板１の主面部に導入されたｎ
型不純物３ｎ、ｐ型不純物２ｐ、ｎ- 型ウエル分離領域
３ｉの主面部に導入されたｐ型不純物２Ｍｐの夫々に引
き伸し拡散を施し、ｎ型不純物３ｎの拡散でｎ- 型ウエ
ル領域３、ｐ型不純物２ｐの拡散でｐ- 型ウエル領域
２、ｐ型不純物２Ｍｐの拡散でｐ- 型ウエル領域２Ｍの
夫々が形成される。つまり、この工程が完了すると、ｐ
- 型半導体基板１の主面部にｎ- 型ウエル分離領域３ｉ
及びｐ- 型ウエル領域２Ｍで形成される２重ウエル構造
が完成し、ｐ- 型半導体基板１の主面の互いに異なる領
域にｎ- 型ウエル領域３、ｐ- 型ウエル領域２の夫々が
形成されるツインウエル構造が完成する。前記引き伸し
拡散は例えば１１００〜１３００〔℃〕の温度で約１０
０〜２００〔分〕行われる。この後、前記酸化珪素膜５
２は除去される。
【０２３３】《素子分離領域の形成工程》次に、前記ｐ
- 型ウエル領域２、ｎ- 型ウエル領域３、ｐ- 型ウエル
領域２Ｍの夫々の主面上を含むｐ- 型半導体基板１の全
面に酸化珪素膜を形成する。この酸化珪素膜は、熱酸化
法で形成し、例えば約１５〜２０〔ｎｍ〕程度の膜厚で
形成する。
【０２３４】次に、前述のｐ- 型ウエル領域２、ｎ- 型
ウエル領域３、ｐ- 型ウエル領域２Ｍの夫々の活性領域
の形成領域の主面上に窒化珪素膜を形成する。窒化珪素
膜は不純物導入マスク及び耐酸化マスクとして使用され
る。窒化珪素膜は、例えばＣＶＤ法で堆積し、１００〜
１５０〔ｎｍ〕程度の膜厚で形成する。窒化珪素膜は、
フォトリソグラフィ技術及びエッチング技術を使用し、
パターンニングされる。
【０２３５】次に、前記窒化珪素膜がパターンニングさ
れると、この窒化珪素膜から露出する非活性領域におい
て、酸化珪素膜又はその一部が除去されるので、この非
活性領域に新たに酸化珪素膜を再度形成する。この新た
に形成された酸化珪素膜は、例えば熱酸化法で形成し、
８〜１２〔ｎｍ〕程度の膜厚で形成する。この新たに形
成された酸化珪素膜は、窒化珪素膜をパターンニングし
た際のエッチングダメージの除去、不純物導入の際の汚
染防止等の目的で形成される。
【０２３６】次に、前記窒化珪素膜を不純物導入マスク
として使用し、ｐ- 型ウエル領域２、ｐ- 型ウエル領域
２Ｍの夫々の非活性領域（素子分離領域）の形成領域に
ｐ型不純物を導入する。ｐ型不純物は、例えば１０13〜
１０14〔atoms／cm2〕程度の不純物濃度のＢＦ2 を使用
し、３０〜５０〔ＫｅＶ〕程度のエネルギのイオン打込
みで導入される。このｐ型不純物は前記酸化珪素膜を通
してｐ- 型ウエル領域２、ｐ- 型ウエル領域２Ｍの夫々
の主面部に導入される。なお、ｎ- 型ウエル領域３の主
面部は、フォトリソグラフィ技術で形成されるマスク
（図示しない）で被覆され、ｐ型不純物は導入されな
い。ｐ型不純物の導入後はこのマスクは除去される。
【０２３７】次に、前記窒化珪素膜を耐酸化マスクとし
て使用し、前記ｐ- 型ウエル領域２、ｎ- 型ウエル領域
３、ｐ- 型ウエル領域２Ｍの夫々の非活性領域の主面上
の酸化珪素膜を成長させ、素子分離絶縁膜４を形成する
（図１４（Ｆ）及び図１５（Ｆ）参照）。前記素子分離
絶縁膜４は、例えば熱酸化法（基板の選択熱酸化法）で
形成された酸化珪素膜で形成され、４００〜５００〔ｎ
ｍ〕程度の膜厚で形成される。
【０２３８】前記素子分離絶縁膜４を形成する熱処理工
程が施されると、予じめｐ- 型ウエル領域２、ｐ- 型ウ
エル領域２Ｍの夫々の非活性領域に夫々導入されたｐ型
不純物に引き伸し拡散が施され、図１４（Ｆ）及び図１
５（Ｆ）に示すように、ｐ型チャネルストッパ領域５が
形成される。
【０２３９】前記素子分離絶縁膜４及びｐ型チャネルス
トッパ領域５を形成した後に、耐酸化マスクとして使用
した窒化珪素膜が除去される。
【０２４０】なお、これ以後の製造プロセスにおいて
は、メモリセルアレイＭＡＹのメモリセルＭＣの製造プ
ロセスが利用される（同一製造プロセスの部分がある）
ので、メモリセルアレイＭＡＹにおいては図面を使用し
かつ主体的に説明し、周辺回路においては図面を使用せ
ずにメモリセルアレイＭＡＹの製造プロセスと基本的に
異なる部分についてのみ説明する。
【０２４１】《第１ゲート絶縁膜の形成工程》次に、前
記ｐ- 型ウエル領域２、ｎ- 型ウエル領域３、ｐ- 型ウ
エル領域２Ｍの夫々の活性領域の主面上の酸化珪素膜を
除去する。この酸化珪素膜を除去する工程により、ｐ-
型ウエル領域２、ｎ- 型ウエル領域３、ｐ- 型ウエル領
域２Ｍの夫々の活性領域の主面が露出する。
【０２４２】次に、前記ｐ- 型ウエル領域２、ｎ- 型ウ
エル領域３、ｐ- 型ウエル領域２Ｍの夫々の活性領域の
主面上に新たに酸化珪素膜を形成する。酸化珪素膜は主
に不純物導入の際の汚染防止、及び前記窒化珪素膜の除
去の際に除去しきれない素子分離絶縁膜４の端部の窒化
珪素膜所謂ホワイトリボンの除去を目的として形成す
る。酸化珪素膜は、例えば熱酸化法で形成され、１８〜
２０〔ｎｍ〕程度の膜厚で形成する。
【０２４３】次に、ｐ- 型ウエル領域２、ｎ- 型ウエル
領域３、ｐ- 型ウエル領域２Ｍの夫々の活性領域の主面
部にしきい値電圧調整用不純物を導入する。このしきい
値電圧調整用不純物としてはｐ型不純物例えばＢＦ2 を
使用する。このＢＦ2 は、イオン打込みで導入され、例
えば４０〜５０〔ＫｅＶ〕程度のエネルギで１０12〜１
０13〔atoms／cm2〕程度の不純物濃度で導入される。こ
のＢＦ2 は前記酸化珪素膜を通してｐ- 型ウエル領域
２、ｎ- 型ウエル領域３、ｐ- 型ウエル領域２Ｍの夫々
の主面部に導入される。
【０２４４】次に、前記ｐ- 型ウエル領域２、ｎ- 型ウ
エル領域３、ｐ- 型ウエル領域２Ｍの夫々の活性領域の
主面上の酸化珪素膜を除去し、ｐ- 型ウエル領域２、ｎ
- 型ウエル領域３、ｐ- 型ウエル領域２Ｍの夫々の活性
領域の主面を露出する。この後、この露出されたｐ- 型
ウエル領域２、ｎ- 型ウエル領域３、ｐ- 型ウエル領域
２Ｍの夫々の活性領域の主面上にゲート絶縁膜６を形成
する。ゲート絶縁膜６は、熱酸化法で形成し、１３〜１
５〔ｎｍ〕程度の膜厚で形成する。ゲート絶縁膜６はメ
モリセルアレイＭＡＹのメモリセルＭＣの駆動用ＭＩＳ
ＦＥＴＱｄのゲート絶縁膜６として使用される。
【０２４５】《第１層目ゲート材の形成工程》次に、前
記ゲート絶縁膜６上を含むｐ- 型半導体基板１の主面上
の全面に多結晶珪素膜（７）を堆積する。この多結晶珪
素膜は第１層目のゲート材形成工程により形成される。
多結晶珪素膜は、ＣＶＤ法で堆積し、この堆積中に抵抗
値を低減する不純物を導入した所謂ドープドポリシリコ
ンで形成される。この多結晶珪素膜はジシラン（Ｓｉ2
Ｈ6）及びフォスフィン（ＰＨ3 ）をソースガスとする
ＣＶＤ法で堆積される。本実施例の場合、前記多結晶珪
素膜はｎ型不純物であるＰが導入され、Ｐは１０20〜１
０21〔atoms／cm3〕程度の不純物濃度に導入される。ま
た、この多結晶珪素膜はメモリセルＭＣにおいて駆動用
ＭＩＳＦＥＴＱｄのゲート電極７、容量素子Ｃの第１電
極７の夫々として使用する場合において比較的薄い膜厚
約１００〔ｎｍ〕の膜厚で形成される。多結晶珪素膜
は、駆動用ＭＩＳＦＥＴＱｄのゲート電極７等として使
用する場合に動作速度を損なわない程度において、その
上層に形成される誘電体膜（２１）又は下地のゲート絶
縁膜（６）の絶縁耐圧を確保でき、薄膜化による上層の
平担化が図れる。
【０２４６】前記第１層目のゲート材形成工程で形成さ
れた多結晶珪素膜を形成した後に、この多結晶珪素膜に
熱処理が施される。この熱処理は、例えば窒素（Ｎ2 ）
ガス中、７００〜９５０〔℃〕の温度で８〜１２〔分〕
程度行い、多結晶珪素膜に導入されたＰの活性化及び膜
質の安定化を図る。
【０２４７】次に、前記多結晶珪素膜上を含むｐ- 型半
導体基板１の主面上の全面に絶縁膜（符号を付けない）
を形成する。この絶縁膜は下層の多結晶珪素膜、上層の
導電層（１３）の夫々を電気的に分離する。絶縁膜は無
機シラン（ＳｉＨ4 又はＳｉＨ2Ｃｌ2）をソースガス、
酸化窒素（Ｎ2Ｏ ）ガスをキャリアガスとするＣＶＤ法
で堆積された酸化珪素膜で形成する。酸化珪素膜は約８
００〔℃〕の温度で堆積される。絶縁膜は例えば１３０
〜１６０〔ｎｍ〕程度の膜厚で形成される。
【０２４８】次に、前記絶縁膜、多結晶珪素膜の夫々を
順次パターンニングし、多結晶珪素膜により、ゲート電
極７を形成する（図１４（Ｇ）参照）。パターンニング
は、フォトリソグラフィ技術で形成されたマスクを使用
し、例えばＲＩＥ等の異方性エッチングで行う。ゲート
電極７はメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ等の
ゲート電極７として構成される。また、ゲート電極７を
形成する工程により、図示しないが、前述の図９（Ｂ）
に示すメモリセルアレイＭＡＹのダミーゲート電極７
Ｄ、周辺回路を構成するＭＩＳＦＥＴのゲート電極７等
も形成される。
【０２４９】《第１ソース領域及びドレイン領域の形成
工程》次に、前記ゲート電極７及びその上部に形成され
た絶縁膜の側壁にサイドウォールスペーサ９を形成す
る。サイドウォールスペーサ９は、前記絶縁膜上を含む
ｐ- 型半導体基板１の主面上の全面に酸化珪素膜を堆積
し、この堆積した膜厚に相当する分、この酸化珪素膜の
全面をエッチングすることにより形成される。酸化珪素
膜は、前述と同様に、無機シランガスをソースガスとす
るＣＶＤ法で堆積され、例えば１４０〜１６０〔ｎｍ〕
程度の膜厚で形成される。エッチングはＲＩＥ等の異方
性エッチングを使用する。
【０２５０】次に、前記サイドウォールスペーサ９を形
成するエッチングの際に、ゲート電極７及びサイドウォ
ールスペーサ９が形成された以外の領域のｐ- 型ウエル
領域２Ｍの活性領域の主面が露出するので、この露出し
た領域に酸化珪素膜（符号は付けない）を形成する。こ
の酸化珪素膜は主に不純物導入の際の汚染防止、不純物
導入に基づく活性領域の主面のダメージの防止等の目的
で使用される。この酸化珪素膜は、例えば熱酸化法で形
成され、８〜１２〔ｎｍ〕程度の膜厚で形成される。
【０２５１】次に、図１４（Ｇ）に示すように、前記ゲ
ート電極７（実際にはその上層の酸化珪素膜）上、サイ
ドウォールスペーサ９の表面上の夫々を含むｐ- 型半導
体基板１の主面上の全面に絶縁膜９Ｔを形成する。絶縁
膜９Ｔは、サイドウォールスペーサ９の開放端（ゲート
電極７の側壁に接触する側と反対側の端部であって、こ
の後の工程のｎ型不純物の導入領域を規定する部分）に
おいてｐ- 型ウエル領域２Ｍの主面に発生する最大応力
が集中する位置に対して、不純物（半導体領域１０、１
１、１７、１８の夫々を形成するｎ型不純物）を導入す
る際にｐ- 型ウエル領域２Ｍの主面にダメージが発生す
る位置をずらすことを主目的として形成される。前記サ
イドウォールスペーサ９の開放端においてｐ- 型ウエル
領域２Ｍの主面に発生する最大応力の集中は、サイドウ
ォールスペーサ（酸化珪素膜）９とゲート電極（多結晶
珪素膜）７との熱膨張係数差に基づく、ゲート電極７の
体積収縮に起因する。前記最大応力が集中する位置、不
純物の導入に基づくダメージが発生する位置の夫々が一
致した場合にはサイドウォールスペーサ９の開放端から
ｐ- 型ウエル領域２Ｍの主面に結晶欠陥が発生する。前
記絶縁膜９Ｔは、無機シランガスをソースガスとするＣ
ＶＤ法で堆積され、例えば１５〜２５〔ｎｍ〕程度の膜
厚で形成される。
【０２５２】次に、図示しないが、メモリセルアレイＭ
ＡＹの転送用ＭＩＳＦＥＴＱｔ、周辺回路のｎチャネル
ＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々
（ＤＤＤ構造の形成領域は除く）の形成領域において、
不純物導入マスクを形成する。メモリセルアレイＭＡＹ
において、不純物導入マスクは、前記図８（Ａ）に符号
ＤＤＤを付けて一点鎖線で囲まれた領域外に形成され
る。不純物導入マスクは例えばフォトリソグラフィ技術
で形成される。
【０２５３】次に、前記不純物導入マスク（主に、前記
符号ＤＤＤを付けたマスク）を使用し、メモリセルアレ
イＭＡＹの駆動用ＭＩＳＦＥＴＱｄの形成領域において
ｐ-型ウエル領域２Ｍの主面部にｎ型不純物を導入す
る。このｎ型不純物は、主にＤＤＤ構造を採用する駆動
用ＭＩＳＦＥＴＱｄのソース領域、ドレイン領域の夫々
の低い不純物濃度のｎ型半導体領域１０を形成し、拡散
速度が速いＰを使用する。Ｐは、イオン打込みを使用
し、例えば３０〜４０〔ＫｅＶ〕程度のエネルギで１０
14〜１０15〔atoms／cm2〕程度の不純物濃度で導入され
る。Ｐの導入に際しては、前記不純物導入マスク（ＤＤ
Ｄ）とともに、ゲート電極７、その側壁に形成されたサ
イドウォールスペーサ９及びこのサイドウォールスペー
サ９の表面に沿って形成された絶縁膜９Ｔも不純物導入
マスクとして使用される。前記Ｐの導入後、前記不純物
導入マスクは除去される。
【０２５４】次に、前記ｎ型不純物としてのＰに引き伸
し拡散を施し、図１４（Ｈ）に示すように、低い不純物
濃度のｎ型半導体領域１０を形成する。このｎ型半導体
領域１０は、サイドウォールスペーサ９を不純物導入マ
スクとして使用するので、駆動用ＭＩＳＦＥＴＱｄの形
成領域において、チャネル形成領域側への拡散量がサイ
ドウォールスペーサ９で律則される。つまり、ｎ型半導
体領域１０は、ゲート電極７を不純物導入マスクとして
使用した場合に比べて、サイドウォールスペーサ９の膜
厚に相当する分、チャネル形成領域側への拡散量を低減
できる。このチャネル形成領域側への拡散量の低減は、
駆動用ＭＩＳＦＥＴＱｄの実効的なゲート長寸法（チャ
ネル長寸法）を増加できるので、駆動用ＭＩＳＦＥＴＱ
ｄの短チャネル効果を防止できる。
【０２５５】また、前述のように、ｎ型半導体領域１０
を形成するｎ型不純物は、サイドウォールスペーサ９の
表面に絶縁膜９Ｔを形成し、この絶縁膜９Ｔを主体とす
る不純物導入マスクを使用し、ｐ- 型ウエル領域２Ｍの
主面部に導入される。つまり、サイドウォールスペーサ
９の開放端においてｐ- 型ウエル領域２Ｍの主面に発生
する最大応力の集中の位置に対して、ｎ型不純物の導入
の際にｐ- 型ウエル領域２Ｍの主面部にダメージが発生
する位置がずらせる。
【０２５６】《第２ゲート絶縁膜の形成工程》次に、メ
モリセルアレイＭＡＹの転送用ＭＩＳＦＥＴＱｔ、周辺
回路のｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳ
ＦＥＴＱｐの夫々の形成領域において、ｐ- 型ウエル領
域２Ｍ、ｐ- 型ウエル領域２、ｎ- 型ウエル領域３の夫
々の活性領域の主面部にしきい値電圧調整用不純物を導
入する。しきい値電圧調整用不純物としてはｐ型不純物
例えばＢＦ2 を使用する。ＢＦ2 は、イオン打込みを使
用し、例えば４０〜６０〔ＫｅＶ〕程度のエネルギで１
０12〜１０13〔atoms／cm2〕程度の不純物濃度で導入さ
れる。ＢＦ2 は活性領域の主面上に形成された酸化珪素
膜を通してｐ- 型ウエル領域２Ｍ、ｐ- 型ウエル領域
２、ｎ- 型ウエル領域３の夫々の主面部に導入される。
【０２５７】次に、前記メモリセルアレイＭＡＹの転送
用ＭＩＳＦＥＴＱｔ、周辺回路のｎチャネルＭＩＳＦＥ
ＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々の形成領域
において、ｐ- 型ウエル領域２Ｍ、ｐ- 型ウエル領域
２、ｎ- 型ウエル領域３の夫々の活性領域の主面上の酸
化珪素膜を除去し、その主面を露出する。
【０２５８】次に、この露出されたｐ- 型ウエル領域２
Ｍ、ｐ- 型ウエル領域２、ｎ- 型ウエル領域３の夫々の
活性領域の主面上にゲート絶縁膜１２を形成する。ゲー
ト絶縁膜１２は、熱酸化法で形成し、例えば１３〜１４
〔ｎｍ〕程度の膜厚で形成する。ゲート絶縁膜１２は、
メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ、周辺回路の
ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴ
Ｑｐの夫々のゲート絶縁膜として使用される。
【０２５９】《第２層目ゲート材の形成工程》次に、前
記ゲート絶縁膜１２上を含むｐ- 型半導体基板１の主面
上の全面に多結晶珪素膜１３Ａ（３層構造の電極層のう
ちの下層）を堆積する。この多結晶珪素膜１３Ａは第２
層目のゲート材形成工程により形成される。多結晶珪素
膜１３Ａは、前記ゲート電極７の多結晶珪素膜と同様
に、Ｓｉ2Ｈ6及びＰＨ3 をソースガスとするＣＶＤ法で
堆積される。本実施例の場合、多結晶珪素膜１３Ａは、
下地のゲート絶縁膜１３Ａの絶縁耐圧を向上する目的
で、例えば１×１０20〜３×１０20〔atoms／cm3〕程度
の不純物濃度にＰが導入される。また、多結晶珪素膜１
３Ａは、上層の平担化を図る目的で、例えば３０〜５０
〔ｎｍ〕程度の薄い膜厚で形成される。
【０２６０】次に、メモリセルアレイＭＡＹのメモリセ
ルＭＣの駆動用ＭＩＳＦＥＴＱｄのソース領域（１０）
上、ソース領域と基準電圧線（Ｖss、１３）との接続領
域において、多結晶珪素膜１３Ａ、その下層のゲート絶
縁膜１２の夫々を順次除去し、接続孔１４を形成する。
接続孔１４は、フォトリソグラフィ技術で形成されたマ
スクを使用し、例えばＲＩＥ等の異方性エッチングを施
して形成する。この接続孔１４は駆動用ＭＩＳＦＥＴＱ
ｄのソース領域、基準電圧線（１３）の夫々の間を接続
する。清浄なゲート絶縁膜１２を形成した後に、直接、
ゲート絶縁膜１２上に多結晶珪素膜１３Ａを形成し、こ
の後に接続孔１４を形成するので、前記接続孔１４を形
成するマスクは直接ゲート絶縁膜１２の表面に接触しな
い。つまり、この接続孔１４を形成する工程は、マスク
の形成及びマスクの剥離に基づく、ゲート絶縁膜１２の
汚染を生じないので、ゲート絶縁膜１２の絶縁耐圧が劣
化しない。
【０２６１】次に、前記多結晶珪素膜１３Ａ上を含むｐ
- 型半導体基板１の主面上の全面に、多結晶珪素膜１３
Ｂ、高融点金属珪化膜１３Ｃの夫々を順次形成する。こ
の多結晶珪素膜１３Ｂは第２層目のゲート材形成工程に
より形成される。多結晶珪素膜１３Ｂは、前記ゲート電
極７の多結晶珪素膜と同様に、Ｓｉ2Ｈ6及びＰＨ3 をソ
ースガスとするＣＶＤ法で堆積される。本実施例の場
合、多結晶珪素膜１３Ｂは、基準電圧線（１３）として
直接ソース領域（１０）の表面に接続されるので、この
接続の際の接触抵抗値を向上する目的で、例えば４×１
０20〜６×１０20〔atoms／cm3〕程度の不純物濃度にＰ
が導入される。つまり、中間層の多結晶珪素膜１３Ｂは
下層の多結晶珪素膜１３Ａに導入されるＰの不純物濃度
に比べて高い不純物濃度にＰが導入される。また、多結
晶珪素膜１３Ｂは、上層の平担化を図る目的で、例えば
３０〜５０〔ｎｍ〕程度の薄い膜厚で形成される。前記
高融点金属珪化膜１３Ｃは第２層目のゲート材形成工程
で形成される。高融点金属珪化膜１３Ｃの一部は、前記
接続孔１４を通し、中間層の多結晶珪素膜１３Ｂを介在
し、駆動用ＭＩＳＦＥＴＱｄのソース領域に接続され
る。高融点金属珪化膜１３ＣはＣＶＤ法又はスパッタ法
で堆積したＷＳｉ2 で形成する。ＷＳｉ2 は量産的には
安定性の高いゲート材である。高融点金属珪化膜１３Ｃ
は、比抵抗値が多結晶珪素膜１３Ａ、１３Ｂの夫々に比
べて小さいので、又上層の段差形状の成長を抑えるため
に、例えば８０〜１００〔ｎｍ〕程度の比較的薄い膜厚
で形成される。
【０２６２】次に、前記高融点金属珪化膜１３Ｃ上を含
むｐ- 型半導体基板１の主面上の全面に絶縁膜１５を形
成する。この絶縁膜１５は例えば２００〜４００〔ｎ
ｍ〕程度の膜厚で形成される。絶縁膜１５は、例えば有
機シラン（Ｓｉ(ＯＣ2Ｈ5）4）をソースガスとする、高
温度（例えば７００〜８５０〔℃〕）、低圧力（例えば
１.０〔torr〕）のＣＶＤ法で堆積された酸化珪素膜で
形成する。
【０２６３】次に、図１４（Ｉ）に示すように、前記絶
縁膜１５、高融点金属珪化膜１３Ｃ、多結晶珪素膜１３
Ｂ、多結晶珪素膜１３Ａの夫々に順次パターンニングを
施し、多結晶珪素膜１３Ａ、１３Ｂ及び高融点金属珪化
膜１３Ｃで構成された積層構造のゲート電極１３を形成
する。ゲート電極１３はメモリセルＭＣの転送用ＭＩＳ
ＦＥＴＱｔ、周辺回路のｎチャネルＭＩＳＦＥＴＱｎ、
ｐチャネルＭＩＳＦＥＴＱｐの夫々のゲート電極として
使用される。また、ゲート電極１３を形成する工程と同
一製造工程で、ワード線（ＷＬ）１３、基準電圧線（Ｖ
ss）１３の夫々が形成される。前記パターンニングは、
フォトリソグラフィ技術で形成されたマスクを使用し、
ＲＩＥ等の異方性エッチングで行う。また、ゲート電極
１３を形成する工程により、前述の図９（Ｂ）に示すダ
ミーワード線１３Ｄ１等が形成される。
【０２６４】《第２ソース領域及びドレイン領域の形成
工程》次に、メモリセルアレイＭＡＹのメモリセルＭＣ
の転送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱｄ、
周辺回路のｎチャネルＭＩＳＦＥＴＱｎの夫々の形成領
域において、ｐ- 型ウエル領域２Ｍの活性領域の主面部
にｎ型不純物を導入する。このｎ型不純物は、ＬＤＤ構
造の低い不純物濃度のｎ型半導体領域（１７）を形成す
る目的で導入され、ドレイン領域近傍での電界強度を弱
めるために不純物濃度勾配がＡｓに比べて緩いＰを使用
する。Ｐは、イオン打込みを使用し、例えば４０〜６０
〔ＫｅＶ〕程度のエネルギで１×１０13〜３×１０
13〔atoms／cm2〕程度の不純物濃度で導入される。Ｐ
は、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ、ｎチャ
ネルＭＩＳＦＥＴＱｎの夫々の形成領域においてゲート
電極１３（実際には絶縁膜１５又はそれをパターンニン
グするマスク）を不純物導入マスクとして、駆動用ＭＩ
ＳＦＥＴＱｄの形成領域においてゲート電極７（実際に
は絶縁膜９Ｔ）を不純物導入マスクとして夫々使用し、
このゲート電極１３、７の夫々に対して自己整合で導入
される。
【０２６５】この後、熱処理を施し、前記Ｐに引き伸し
拡散を施し、低い不純物濃度のｎ型半導体領域１７を形
成する（図１４（Ｊ）参照）。熱処理は、例えば、アル
ゴン（Ａｒ）中、９００〜１０００〔℃〕の高温度で約
１５〜２５〔分〕行う。この熱処理に基づき、前記ｎ型
半導体領域１７は、転送用ＭＩＳＦＥＴＱｔ、ｎチャネ
ルＭＩＳＦＥＴＱｎの夫々のチャネル形成領域側への拡
散量が増加し、製造プロセスの完了後にゲート電極１３
に適度に重なり合う。
【０２６６】次に、図示しないが、周辺回路のｐチャネ
ルＭＩＳＦＥＴＱｐの形成領域において、ｎ- 型ウエル
領域３の活性領域の主面部に、ｐ型不純物を導入する。
このｐ型不純物はＬＤＤ構造の低い不純物濃度のｐ型半
導体領域（３９）を形成する目的で導入される（図１１
参照）。ｐ型不純物はＢＦ2 を使用する。このＢＦ
2は、イオン打込みを使用し、例えば３０〜５０〔Ｋｅ
Ｖ〕程度のエネルギで３×１０12〜７×１０12〔atoms
／cm2〕程度の不純物濃度で導入される。ＢＦ2 は、ゲ
ート電極１３を不純物導入マスクとして使用し、このゲ
ート電極１３に対して自己整合で導入される。このｐ型
不純物の導入により、ｐチャネルＭＩＳＦＥＴＱｐのＬ
ＤＤ構造を構成する低い不純物濃度のｐ型半導体領域３
９が形成される。ｐ型不純物はｎ型不純物に比べて拡散
速度が速いので、ｐ型半導体領域は、熱処理を施さなく
ても、ゲート電極１３と充分な重なり合いを形成でき
る。
【０２６７】次に、前述のゲート電極１３、絶縁膜１５
の夫々の側壁にサイドウォールスペーサ１６を形成す
る。サイドウォールスペーサ１６は、絶縁膜１５上を含
むｐ-型半導体基板１の主面上の全面に酸化珪素膜を堆
積し、この堆積した膜厚に相当する分、この酸化珪素膜
の全面をエッチングすることにより形成される。酸化珪
素膜は、前述と同様に無機シランガスをソースガスとす
るＣＶＤ法で堆積され、例えば２５０〜３００〔ｎｍ〕
程度の膜厚で形成する。エッチングはＲＩＥ等の異方性
エッチングを使用する。
【０２６８】次に、サイドウォールスペーサ１６を形成
するエッチングの際に、ゲート電極１３及びサイドウォ
ールスペーサ１６が形成された以外の領域のｐ- 型ウエ
ル領域２Ｍ、ｐ- 型ウエル領域２、ｎ- 型ウエル領域３
の夫々の活性領域の主面が露出するので、この露出した
領域を含むｐ- 型半導体基板１の主面上の全面に酸化珪
素膜（符号は付けない）を形成する。この酸化珪素膜
は、前述の絶縁膜９Ｔと同様に、サイドウォールスペー
サ１６の表面に沿っても形成される。前記酸化珪素膜
は、不純物導入の際の汚染防止、不純物導入に基づく活
性領域の主面のダメージ防止等の目的で使用される。ま
た、この酸化珪素膜は、前記絶縁膜９Ｔと同様にサイド
ウォールスペーサ１６の開放端でのｐ- 型ウエル領域２
Ｍの主面の最大応力の集中の位置に対して、後の工程で
導入される不純物（半導体領域１８、４０の夫々を形成
する夫々の不純物）の導入の際に発生するダメージの領
域の位置をずらす目的でも使用される。前記酸化珪素膜
は、例えば熱酸化法で形成され、１０〜２０〔ｎｍ〕程
度の膜厚で形成される。
【０２６９】次に、メモリセルアレイＭＡＹのメモリセ
ルＭＣの転送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴ
Ｑｄ、周辺回路のｎチャネルＭＩＳＦＥＴＱｎの夫々の
形成領域において、ｐ- 型ウエル領域２Ｍ、ｐ- 型ウエ
ル領域２の夫々の活性領域の主面部にｎ型不純物を導入
する。ｎ型不純物はｐｎ接合深さを浅くする目的でＰに
比べて拡散速度が遅いＡｓを使用する。Ａｓは、イオン
打込みを使用し、例えば３０〜５０〔ＫｅＶ〕程度のエ
ネルギで１×１０15〜５×１０15〔atoms／cm2〕程度の
不純物濃度で導入される。このＡｓは、ゲート電極７、
１３、サイドウォールスペーサ９、１６及び絶縁膜９Ｔ
等を不純物導入マスクとして使用し、これらに対して自
己整合で導入される。
【０２７０】この後、熱処理を施し、前記ｎ型不純物に
引き伸し拡散を施し、図１４（Ｊ）に示すように、高い
不純物濃度のｎ+ 型半導体領域１１、１８の夫々を形成
する。熱処理は、例えば窒素ガス中、８００〜９００
〔℃〕の高温度で、約１５〜２０〔分〕行う。前記ｎ+
型半導体領域１１、１８の夫々はソース領域及びドレイ
ン領域として使用される。
【０２７１】前記ｎ+ 型半導体領域１１を形成する工程
により、メモリセルＭＣのＤＤＤ構造を採用する駆動用
ＭＩＳＦＥＴＱｄが完成し、ｎ+ 型半導体領域１８を形
成する工程により、ＬＤＤ構造を採用する転送用ＭＩＳ
ＦＥＴＱｔが完成する。また、ｎ+ 型半導体領域１８を
形成する工程により、周辺回路のＬＤＤ構造を採用する
ｎチャネルＭＩＳＦＥＴＱｎが完成する（図１１参
照）。また、図９及び図１０に示すように、前記ｎ+ 型
半導体領域１１及び１８を形成することにより、ｎ- 型
ウエル領域３の周辺領域に配置されるｎ+ 型半導体領域
１１及び１８で形成されるガードリング領域Ｎ−ＧＲが
完成する。
【０２７２】《第３層目のゲート材形成工程》次に、ｐ
- 型半導体基板１の主面上の全面にエッチングを施し、
主に、メモリセルアレイＭＡＹのメモリセルＭＣの駆動
用ＭＩＳＦＥＴＱｄのゲート電極７上に形成された絶縁
膜を除去する。この絶縁膜の除去は、前記ゲート電極１
３、ワード線１３、基準電圧線１３の夫々の上部に形成
された絶縁膜１５及びサイドウォールスペーサ１６をエ
ッチングマスクとして使用して行われる（それらマスク
に規定された領域が除去される）。つまり、ゲート電極
１３、ワード線１３、基準電圧線１３の夫々の下部に存
在する絶縁膜は残存する。この絶縁膜の除去は主にメモ
リセルＭＣの容量素子Ｃの第１電極７となる駆動用ＭＩ
ＳＦＥＴＱｄのゲート電極７の表面を露出する目的で行
われる。ゲート電極７つまり第１電極７の上部の絶縁膜
は前述のように酸化珪素膜で形成され、ゲート電極１３
等の上部の絶縁膜１５及びサイドウォールスペーサ１６
は前述のように酸化珪素膜で形成され、エッチング速度
差は確保できないが、絶縁膜１５及びサイドウォールス
ペーサ１６の膜厚が厚く形成されるので、この絶縁膜１
５及びサイドウォールスペーサ１６は残存する状態にお
いて、第１電極７上の絶縁膜のみを除去できる。
【０２７３】次に、前記ゲート電極７つまり第１電極７
の露出された表面上を含むｐ- 型半導体基板１の主面上
の全面に絶縁膜２１を形成する。この絶縁膜２１は主に
メモリセルＭＣの容量素子Ｃの誘電体膜２１として使用
される。絶縁膜２１は例えば無機シランをソースガスと
するＣＶＤ法で堆積した酸化珪素膜で形成する。容量素
子Ｃの第１電極７は、Ｓｉ2Ｈ6をソースガスとするＣＶ
Ｄ法で堆積され、表面を平担化できるので、絶縁膜２１
は絶縁耐圧を向上でき、その結果、絶縁膜２１の膜厚は
薄くできる。また、絶縁膜２１は、単層の酸化珪素膜で
形成されるので薄い膜厚で形成でき、例えば４０〜５０
〔ｎｍ〕程度の薄い膜厚で形成される。
【０２７４】次に、メモリセルＭＣの転送用ＭＩＳＦＥ
ＴＱｔの一方の半導体領域（１８）及び他方の半導体領
域（１８）上において、前記絶縁膜２１及びその下層の
絶縁膜を除去し、接続孔２２を形成する（図１４（Ｋ）
参照）。転送用ＭＩＳＦＥＴＱｔの一方の半導体領域上
に形成された接続孔２２は、この一方の半導体領域、駆
動用ＭＩＳＦＥＴＱｄのドレイン領域（１１）、ゲート
電極７、容量素子Ｃの第２電極（２３）の夫々を接続す
る（メモリセルＭＣの４素子の結線点となる）目的で形
成される。転送用ＭＩＳＦＥＴＱｔの他方の半導体領域
上に形成された接続孔２２は、この他方の半導体領域、
中間導電層（２３）の夫々を接続する目的で形成され
る。この後者の絶縁膜２２に形成される接続孔２２は、
転送用ＭＩＳＦＥＴＱｔのゲート電極１３の側壁に設け
られたサイドウォールスペーサ１６よりもゲート電極１
３側に大きい開口サイズで形成される。つまり、絶縁膜
２１に形成された接続孔２２内にはサイドウォールスペ
ーサ１６の表面が露出し、他方の半導体領域（１８）上
の実質的な接続孔２２の開口サイズはサイドウォールス
ペーサ１６で規定される。したがって、実質的な接続孔
２２のゲート電極１３側の開口位置は、サイドウォール
スペーサ１６がゲート電極１３に対して自己整合で形成
されるので、結果的にゲート電極１３に対して自己整合
で規定される。接続孔２２は、フォトリソグラフィ技術
で形成されるマスク（図１４（Ｋ）中、符号２２Ｍを付
け破線でマスクの一部を示す）を使用し、ＲＩＥ等の異
方性エッチングで絶縁膜２１を除去することにより形成
される。また、絶縁膜２１は、その膜厚が前述のように
薄いので、等方性エッチングを使用し、接続孔２２を形
成してもよい。
【０２７５】次に、前記接続孔２２を形成した前述のマ
スク（図１４（Ｋ）中、符号２２Ｍを付け破線で示すマ
スク）を使用し、このマスクで周囲を規定される領域内
において（前記接続孔２２と実質的に同一パターンで実
質的に同一位置において）、ｐ- 型半導体基板１の主面
部にｎ型不純物を導入し、図１４（Ｋ）に示すように、
ｎ+ 型半導体領域２１Ｎを形成する。このｎ+ 型半導体
領域２１Ｎは、接続孔２２の開口端においてｐ- 型半導
体基板１の主面から発生する結晶欠陥を取り込める程度
の深さで形成される。ｎ+ 型半導体領域２１Ｎを形成す
るｎ型不純物は、例えば拡散速度がＡｓに比べて速いＰ
を使用し、１０14〜１０15〔atoms／cm2〕程度の不純物
濃度で１２０〜１３０〔ＫｅＶ〕程度のエネルギのイオ
ン打込みで導入される。前述の転送用ＭＩＳＦＥＴＱｔ
のｎ+ 型半導体領域１８、駆動用ＭＩＳＦＥＴＱｄのｎ
+ 型半導体領域１１の夫々の接合深さは約０.２〜０.３
〔μｍ〕程度で形成される。これに対して、前記条件下
で形成されるｎ+ 型半導体領域２１Ｎは、前記ｎ+ 型半
導体領域１１、１８の夫々の接合深さに比べて深い接合
深さ、例えば約０.３〜０.４〔μｍ〕程度の接合深さで
形成される。
【０２７６】また、ｎ+ 型半導体領域２１Ｎは、絶縁膜
２１に接続孔２２を形成するマスク（２２Ｍ）を利用し
て形成されるので、接続孔２２を形成するマスクの他に
別のマスクを形成する必要がなくなり、製造プロセスの
工程数を削減できる。
【０２７７】また、前記接続孔２２内において、ｐ- 型
半導体基板１の主面部に、転送用ＭＩＳＦＥＴＱｔのｎ
+ 型半導体領域１８、駆動用ＭＩＳＦＥＴＱｄのｎ+ 型
半導体領域１１の夫々に加えて、ｎ+ 型半導体領域２１
Ｎが付加され、ｎ+ 型半導体領域１１、１８及び２１Ｎ
の合成された表面の不純物濃度を高くできるので、後の
工程で形成される導電層２３との接触抵抗値を低減でき
る。換言すれば、導電層２３は多結晶珪素膜で形成さ
れ、この多結晶珪素膜は飽和領域若しくはそれに近い程
度までｎ型不純物が導入されるが、この多結晶珪素膜に
導入されるｎ型不純物の不純物濃度を低減できる。導電
層２３に導入されるｎ型不純物の不純物濃度が低減でき
ると、導電層２３からｐ- 型半導体基板１側へのｎ型不
純物の湧きだし（拡散）を低減でき、例えば転送用ＭＩ
ＳＦＥＴＱｔの低い不純物濃度のｎ型半導体領域（ＬＤ
Ｄ部）１７が高い不純物濃度の領域に変換されること
（見かけ上、ｎ型半導体領域１７が高い不純物濃度のｎ
+ 型半導体領域１８に食われること）を防止できる。
【０２７８】また、前記ｎ+ 型半導体領域２１Ｎは、前
記絶縁膜２１を形成し、前記マスク（２２Ｍ）を形成し
た後、接続孔２２を形成する前に、前記絶縁膜２１を通
してｎ型不純物を導入することにより形成してもよい。
この場合、前述のように、製造プロセスの工程数を削減
できるとともに、ｎ型不純物の導入に際して絶縁膜２１
が存在するので、ｎ型不純物の導入にともなう汚染を防
止でき、又ｐ- 型半導体基板１の主面（実際にはｎ+ 型
半導体領域１１、１８のいずれかの主面）のダメージの
発生を防止できる。
【０２７９】次に、前記誘電体膜となる絶縁膜２１上を
含むｐ- 型半導体基板１の主面上の全面に多結晶珪素膜
（２３）を堆積する（図１４（Ｌ）参照）。この多結晶
珪素膜は第３層目のゲート材形成工程で形成される。多
結晶珪素膜の一部は前記接続孔２２を通して前記転送用
ＭＩＳＦＥＴＱｔの一方の半導体領域（１８）、駆動用
ＭＩＳＦＥＴＱｄのドレイン領域（１１）及びゲート電
極７に接続される。この多結晶珪素膜は負荷用ＭＩＳＦ
ＥＴＱｐのゲート電極（２３）、容量素子Ｃの第２電極
（２３）、導電層（２３）、中間導電層（２３）の夫々
として使用される。特に、多結晶珪素膜は、前記負荷用
ＭＩＳＦＥＴＱｐのゲート電極（２３）及び容量素子Ｃ
の第２電極（２３）として使用されるので、前述と同様
にＳｉ2Ｈ6及びＰＨ3 をソースガスとするＣＶＤ法で堆
積される（ドープドポリシリコン）。ＣＶＤ法での多結
晶珪素膜の堆積温度は約６８０〜７２０〔℃〕に設定さ
れる。多結晶珪素膜は、上層の段差形状の成長を抑える
ために、例えば６０〜８０〔ｎｍ〕程度の薄い膜厚で形
成され、１０20〜１０21〔atoms／cm3〕程度の不純物濃
度にＰが導入される。
【０２８０】次に、前記多結晶珪素膜にパターンニング
を施し、負荷用ＭＩＳＦＥＴＱｐのゲート電極２３、容
量素子Ｃの第２電極２３、導電層２３、中間導電層２３
の夫々を形成する。この多結晶珪素膜のパターンニング
は、例えばフォトリソグラフィ技術で形成されたマスク
を使用し、ＲＩＥ等の異方性エッチングを施して形成す
る。
【０２８１】前記第２電極２３を形成する工程により、
第１電極７、誘電体膜２１、第２電極２３の夫々を順次
積層した容量素子Ｃが完成する。
【０２８２】次に、前記負荷用ＭＩＳＦＥＴＱｐのゲー
ト電極２３、容量素子Ｃの第２電極２３、導電層２３、
中間導電層２３の夫々の表面に熱酸化処理を施し、夫々
の表面に酸化珪素膜２４Ｇを形成する（図１４（Ｌ）参
照）。熱酸化処理は、８００〜９００〔℃〕の酸素ガス
雰囲気（Ｏ2 dry ）中、約１５〜２５〔分〕行われ、酸
化珪素膜２４Ｇは前述のように５〜１５〔ｎｍ〕程度の
膜厚で形成される。この酸化珪素膜２４Ｇの形成によ
り、ゲート電極２３、容量素子Ｃの第２電極２３、導電
層２３、中間導電層２３の夫々の表面の角部（前記図１
２に示す角部２３Ｃに相当する）の断面形状を改善でき
る。この酸化珪素膜２４Ｇは、本実施例のＳＲＡＭにお
いては、後の工程で形成される負荷用ＭＩＳＦＥＴＱｐ
のゲート絶縁膜（２４）としても使用される。
【０２８３】《第３ソース領域及びドレイン領域の形成
工程》次に、周辺回路のｐチャネルＭＩＳＦＥＴＱｐの
形成領域において、ｎ- 型ウエル領域３の活性領域の主
面部にｐ型不純物を導入する（図１１参照）。ｐ型不純
物はＢＦ2 を使用する。ＢＦ2 は、イオン打込みを使用
し、例えば５０〜７０〔ＫｅＶ〕程度のエネルギで２×
１０15〜６×１０15〔atoms／cm2〕程度の不純物濃度で
導入される。ＢＦ2 は、ゲート電極１３及びサイドウォ
ールスペーサ１６を不純物導入マスクとして使用し、こ
のゲート電極１３及びサイドウォールスペーサ１６に対
して自己整合で導入される。このｐ型不純物を導入する
ことにより、高い不純物濃度のｐ+ 型半導体領域４０が
形成され、周辺回路のＬＤＤ構造を採用するｐチャネル
ＭＩＳＦＥＴＱｐが完成する。
【０２８４】また、前記ｐ+ 型半導体領域４０はメモリ
セルアレイＭＡＹの外周囲であってｐ- 型ウエル領域２
Ｍの周辺領域の主面部にも形成され、このｐ+ 型半導体
領域４０はガードリング領域Ｐ−ＧＲを形成する（図１
０参照）。
【０２８５】次に、図１４（Ｌ）に示すように、前記負
荷用ＭＩＳＦＥＴＱｐのゲート電極２３、容量素子Ｃの
第２電極２３、導電層２３、中間導電層２３の夫々の側
壁にサイドウォールスペーサ（前記図１２において符号
２４Ｓを付けて示す）を形成する。このサイドウォール
スペーサ２４Ｓは、前記ゲート電極２３、第２電極２３
等の側壁の急峻な段差形状を緩和し、上層の平担化（特
に、負荷用ＭＩＳＦＥＴＱｐのチャネル形成領域２６Ｎ
を含む第４層目ゲート材の平担化）を図る目的で形成さ
れる。サイドウォールスペーサ２４Ｓは、ゲート電極２
３の上層を含むｐ- 型半導体基板１の主面上の全面に酸
化珪素膜を堆積し、この堆積した膜厚に相当する分、Ｒ
ＩＥ等の異方性エッチングを施すことで形成する。サイ
ドウォールスペーサ２４Ｓの酸化珪素膜は、例えば無機
シランをソースガスとするＣＶＤ法で堆積され、８０〜
１２０〔ｎｍ〕程度の膜厚で堆積される。
【０２８６】また、本実施例のＳＲＡＭにおいては、前
述の負荷用ＭＩＳＦＥＴＱｐのゲート電極２３、容量素
子Ｃの第２電極２３、導電層２３、中間導電層２３の夫
々の表面の角部２３Ｃの断面形状を改善する酸化珪素膜
２４Ｇを形成する工程をサイドウォールスペーサ２４Ｓ
を形成した後に行ってもよい。
【０２８７】《第３ゲート絶縁膜の形成工程》次に、前
記ゲート電極２３、第２電極２３、導電層２３、中間導
電層２３の夫々の上部を含むｐ- 型半導体基板１の主面
上の全面に絶縁膜２４を形成する。絶縁膜２４は、下層
の前記ゲート電極２３等の導電層、上層の導電層（２
６）の夫々を電気的に分離するとともに、負荷用ＭＩＳ
ＦＥＴＱｐのゲート絶縁膜２４として使用される。絶縁
膜２４は、前述の容量素子Ｃの誘電体膜２１等と同様
に、無機シランガスをソースガスとするＣＶＤ法で堆積
した酸化珪素膜で形成する。絶縁膜２４は、絶縁耐圧を
確保するとともに、負荷用ＭＩＳＦＥＴＱｐの導通特性
（ＯＮ特性）を確保する目的で、例えば５０〜７０〔ｎ
ｍ〕程度の膜厚で形成する。
【０２８８】《第４層目のゲート材形成工程》次に、メ
モリセルアレイＭＡＹのメモリセルＭＣの導電層２３の
上部において、前記絶縁膜２４に接続孔２５を形成す
る。接続孔２５は下層の導電層２３、上層の導電層（２
６、実際には負荷用ＭＩＳＦＥＴＱｐのｎ型チャネル形
成領域２６Ｎ）の夫々を接続する目的で形成される。
【０２８９】次に、前記絶縁膜２４上を含む全面に多結
晶珪素膜を形成する。この多結晶珪素膜は第４層目のゲ
ート材形成工程により形成される。多結晶珪素膜は負荷
用ＭＩＳＦＥＴＱｐのｎ型チャネル形成領域（２６
Ｎ）、ソース領域（２６Ｐ）、電源電圧線（Ｖcc：２６
Ｐ）の夫々を形成する。多結晶珪素膜は、前述の多結晶
珪素膜（７、１３Ａ、１３Ｂ、２３の夫々）と異なり、
Ｓｉ2Ｈ6をソースガスとするＣＶＤ法で堆積した所謂ノ
ンドープドポリシリコンで形成する。この多結晶珪素膜
は例えば３０〜５０〔ｎｍ〕程度の薄い膜厚で形成す
る。つまり、多結晶珪素膜は、結晶粒が膜厚の均一性に
影響を及ぼさない膜厚よりも厚い膜厚で形成され、かつ
負荷用ＭＩＳＦＥＴＱｐのリーク電流を低減できる膜厚
よりも薄い膜厚で形成される。
【０２９０】《第４ソース領域及びドレイン領域の形成
工程》次に、図示しないが、前記多結晶珪素膜（２６）
上に絶縁膜を形成する。この絶縁膜は、後の工程で不純
物を導入する際に発生する汚染防止、表面のダメージの
緩和等を目的として形成される。絶縁膜は、例えば熱酸
化法で形成した酸化珪素膜で形成し、４〜６〔ｎｍ〕程
度の薄い膜厚で形成する。また、この絶縁膜は酸素ガス
雰囲気を使用する熱酸化法の使用で形成されるので、酸
素ガス雰囲気中の酸素が多結晶珪素膜中の珪素の未結合
手（ダングリングボンド）と結合し、この未結合手を低
減できる。この未結合手を低減することにより、負荷用
ＭＩＳＦＥＴＱｐのソース領域−ドレイン領域間に流れ
る電流量を増加でき、負荷用ＭＩＳＦＥＴＱｐの電流−
電圧特性の向上が図れる。
【０２９１】次に、前記多結晶珪素膜の全面にしきい値
電圧調整用不純物を導入する。このしきい値電圧調整用
不純物はｎ型不純物例えばＰを使用する。Ｐは負荷用Ｍ
ＩＳＦＥＴＱｐのしきい値電圧をエンハンスメント型に
する目的で導入される。エンハンスメント型のしきい値
電圧は１０17〜１０18〔atoms／cm3〕程度の不純物濃度
で得られる。したがって、Ｐは、イオン打込みを使用
し、２０〜４０〔ＫｅＶ〕程度のエネルギで約１０12〜
１０13〔atoms／cm2〕程度の不純物濃度で導入される。
多結晶珪素膜に導入されるＰの不純物濃度が１０18〔at
oms／cm3〕を越えた場合、多結晶珪素膜はしきい値電圧
が上昇する（絶対値で大きくなる）ので高抵抗素子とし
て作用する。つまり、負荷用ＭＩＳＦＥＴＱｐは、非導
通時（ＯＦＦ時）において、ｎ型チャネル形成領域（２
６Ｎ）でのリーク電流分に相当する電流しかメモリセル
ＭＣの情報蓄積ノード領域に電源電圧Ｖccを供給できな
いので、情報の保持特性が劣化する。また、多結晶珪素
膜に導入されるＰの不純物濃度をさらに増加し、しきい
値電圧を上昇させると、リーク電流量が増大する。この
リーク電流の増大は消費電力化の妨げになる。前記しき
い値電圧調整用不純物を導入する工程により、ｎ型チャ
ネル形成領域２６Ｎが形成される（図１４（Ｍ）参
照）。
【０２９２】次に、メモリセルアレイＭＡＹのメモリセ
ルＭＣの負荷用ＭＩＳＦＥＴＱｐのソース領域（２６
Ｐ）の形成領域及び電源電圧線（Ｖcc：２６Ｐ）の形成
領域において、前記多結晶珪素膜（２６）にｐ型不純物
を導入する。ｐ型不純物は、例えばＢＦ2 を使用し、前
記図７及び図８（Ｂ）に符号２６Ｐを付けて一点鎖線で
囲まれた領域内に導入される。このＢＦ2 は、イオン打
込みを使用し、例えば２０〜４０〔ＫｅＶ〕程度のエネ
ルギで１０14〜１０15〔atoms／cm2〕程度の不純物濃度
で導入される。ｐ型不純物の導入に際してはフォトリソ
グラフィ技術で形成されたマスクを使用する。
【０２９３】次に、前記多結晶珪素膜（２６）の表面に
形成された酸化珪素膜を除去する。段差形状を有する下
地の絶縁膜（ゲート絶縁膜）２４の表面上に形成される
多結晶珪素膜の表面は前記下地の段差形状が伝達され
る。この多結晶珪素膜の段差形状が伝達された表面に形
成される酸化珪素膜は、平担な領域においては異方性エ
ッチングで除去できるが、段差の領域においては膜厚が
見かけ上厚くなるので、異方性エッチングでは除去でき
ない。したがって、多結晶珪素膜の表面上に形成された
酸化珪素膜は、平担な領域、段差の領域のいずれにおい
ても除去する目的で、等方性エッチングが使用され、こ
の等方性エッチングで除去される。等方性エッチングで
除去しない場合は、段差の領域において酸化珪素膜が除
去されず、この酸化珪素膜がエッチングマスクとなっ
て、下層の多結晶珪素膜のパターンニング工程におい
て、多結晶珪素膜のエッチング残りが発生する。
【０２９４】次に、図１４（Ｍ）に示すように、前記多
結晶珪素膜にパターンニングを施し、ｎ型チャネル形成
領域２６Ｎ、ソース領域２６Ｐ、電源電圧線２６Ｐの夫
々を形成する。多結晶珪素膜のパターンニングは、例え
ばフォトリソグラフィ技術で形成されたマスクを使用
し、ＲＩＥ等の異方性エッチングで行う。前記ｎ型チャ
ネル形成領域２６Ｎ及びソース領域２６Ｐが形成される
と、メモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐが完成す
る。また、この負荷用ＭＩＳＦＥＴＱｐの完成により、
メモリセルＭＣが完成する。
【０２９５】《第１層目金属配線形成工程》次に、前記
メモリセルＭＣ上を含む全面に層間絶縁膜２７を形成す
る。層間絶縁膜２７は酸化珪素膜２７Ａ、ＢＰＳＧ膜２
７Ｂの夫々を順次積層した２層の積層構造で構成され
る。
【０２９６】下層の酸化珪素膜２７Ａは上層のＢＰＳＧ
膜２７Ｂに含有されるＢ、Ｐの夫々の下層側への漏れを
防止する目的で形成される。酸化珪素膜２７Ａは例えば
Ｓｉ(ＯＣ2Ｈ5)4 をソースガスとする、高温度（例えば
６００〜８００〔℃〕）、低圧力（例えば １.０〔tor
r〕）のＣＶＤ法で堆積される。酸化珪素膜２７Ａは例
えば１４０〜１６０〔ｎｍ〕程度の膜厚で形成される。
【０２９７】上層のＢＰＳＧ膜２７Ｂは表面を平担化し
て上層の段差形状の成長を抑える目的で形成される。Ｂ
ＰＳＧ膜２７Ｂは主に無機シラン（例えばＳｉＨ4 ）を
ソースガスとするＣＶＤ法で堆積される。ＢＰＳＧ膜２
７Ｂは、例えば２８０〜３２０〔ｎｍ〕程度の膜厚で堆
積後、グラスフローを施し、表面が平担化される。グラ
スフローは、例えば窒素ガス中、８００〜９００〔℃〕
の高温度で約１０〔分〕行う。
【０２９８】次に、前記層間絶縁膜２７に接続孔２８を
形成する。接続孔２８は、メモリセルアレイＭＡＹにお
いて、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔの他方
の半導体領域（１８）上に形成された中間導電層２３上
に形成される。また、接続孔２８は、メモリセルアレイ
ＭＡＹの周辺領域、つまりガードリング領域Ｐ−ＧＲの
ｐ+ 型半導体領域４０の上部、ガードリング領域Ｎ−Ｇ
Ｒのｎ+ 型半導体領域１１及び１８の上部の夫々にも形
成される。接続孔２８は、フォトリソグラフィ技術で形
成されたマスクを使用し、ＲＩＥ等の異方性エッチング
で形成する。
【０２９９】次に、前記層間絶縁膜２７上を含む全面に
高融点金属膜２９を形成する。高融点金属膜２９は第１
層目の金属配線形成工程で形成される。この高融点金属
膜２９は例えばスパッタ法で堆積したＷ膜で形成する。
Ｗ膜は、ＣＶＤ法で堆積した場合、段差形状部分でのス
テップカバレッジは良好であるが、層間絶縁膜２７の表
面から剥がれ易い。スパッタ法で堆積されるＷ膜は、層
間絶縁膜２７の表面での接着性が高い利点があるが、ス
テップカバレッジが悪く、しかも膜厚が厚いと内部応力
が増大する欠点がある。そこで、本実施例のＳＲＡＭ
は、Ｗ膜の接着性が高い利点を生かし、Ｗ膜の下地の層
間絶縁膜２７の表面を平担化して（ＢＰＳＧ膜２７Ｂを
使用しグラスフローを施す）ステップカバレッジに対処
し、Ｗ膜を薄膜化して内部応力に対処する。Ｗ膜は金属
配線としては薄い例えば２８０〜３２０〔ｎｍ〕程度の
膜厚で形成する。
【０３００】次に、図１４（Ｎ）に示すように、前記高
融点金属膜２９にパターンニングを施し、メモリセルア
レイＭＡＹにおいて、メインワード線（ＭＷＬ）２９、
サブワード線（ＳＷＬ）２９、中間導電層２９の夫々を
形成する。前記中間導電層２９の一部は接続孔２８を通
して下層の中間導電層２３に接続される。この中間導電
層２３はメモリセルＭＣの転送用ＭＩＳＦＥＴＱｔの他
方の半導体領域（１８）に接続される。また、メモリセ
ルアレイＭＡＹ以外の領域において、例えばガードリン
グ領域Ｐ−ＧＲのｐ+ 型半導体領域４０の上部において
は基準電圧線（Ｖss）２９として形成され、ガードリン
グ領域Ｎ−ＧＲのｎ+ 型半導体領域１１及び１８の上部
においては電源電圧線（Ｖcc）２９として形成される
（前記図１０及び図９（Ｄ）参照）。前記高融点金属膜
２９のパターンニングは、例えばフォトリソグラフィ技
術で形成されたマスクを使用し、異方性エッチングで行
う。
【０３０１】《第２層目金属配線の形成工程》次に、前
記メインワード線２９、サブワード線２９、中間導電層
２９等の上部を含む全面に層間絶縁膜３０を形成する。
層間絶縁膜３０は、酸化珪素膜３０Ａ、酸化珪素膜３０
Ｂ、酸化珪素膜３０Ｃの夫々を順次積層した３層の積層
構造で形成される。
【０３０２】下層の酸化珪素膜３０Ａはテトラエソキシ
シランガス（ＴＥＯＳ：Ｓｉ(ＯＣ2Ｈ5）4）をソースガ
スとするプラズマＣＶＤ法で堆積される。酸化珪素膜３
０Ａは、平担部、段差部の夫々での膜厚を均一に形成で
き、例えばメインワード線２９、サブワード線２９の夫
々の間の凹部（最小配線間隔に相当する）を埋込みその
表面上を平担化する場合に、オーバーハング形状がほと
んど発生しないので、所謂巣の発生が生じない。この酸
化珪素膜３０Ａは、前記最小配線間隔を埋込みその表面
を平担化する目的で、最小配線間隔の２分の１以上の膜
厚、例えば４００〜６００〔ｎｍ〕程度の膜厚で形成す
る。
【０３０３】中間層の酸化珪素膜３０Ｂは、スピンオン
グラス法を使用し、例えば２００〜３００〔ｎｍ〕程度
の膜厚で塗布し、ベーク処理を施した後、全面エッチン
グされる。この酸化珪素膜３０Ｂは主に層間絶縁膜３０
の表面の平担化を目的として形成される。前記全面エッ
チングは、下層の導電層（２９）、上層の導電層（３
３）の夫々の接続部分（接続孔３１内）には残存させ
ず、かつ段差部分に残存させる条件下で行われる。
【０３０４】上層の酸化珪素膜３０Ｃは、下層の酸化珪
素膜３０Ａと同様に、テトラエソキシシランガスをソー
スガスとするプラズマＣＶＤ法で堆積される。この酸化
珪素膜３０Ｃは例えば３００〜５００〔ｎｍ〕程度の膜
厚で形成する。酸化珪素膜３０Ｃは、主に、層間絶縁膜
３０としての上下配線層間の絶縁分離に必要な膜厚を確
保するとともに、中間層の酸化珪素膜３０Ｂを被覆し、
この中間層の酸化珪素膜３０Ｂの膜質の劣化を防止する
目的で形成される。
【０３０５】次に、前記層間絶縁膜３０に接続孔３１を
形成する。接続孔３１は、例えばフォトリソグラフィ技
術で形成されたマスクを使用し、ＲＩＥ等の異方性エッ
チングで形成する。
【０３０６】次に、図１４（Ｏ）に示すように、メモリ
セルアレイＭＡＹにおいて、前記層間絶縁膜３０上に相
補性データ線（ＤＬ）３３を形成する。また、前記図９
（Ｄ）及び図１０に示すように、メモリセルアレイＭＡ
Ｙの周辺領域において、例えばガードリング領域Ｐ−Ｇ
Ｒのｐ+ 型半導体領域４０上において基準電圧線（Ｖs
s）３３、ガードリング領域Ｎ−ＧＲのｎ+ 型半導体領
域１１及び１８上において電源電圧線（Ｖcc）３３の夫
々を形成する。
【０３０７】前記相補性データ線３３（及び配線３３）
は第２層目の金属配線形成工程で形成される。相補性デ
ータ線３３は接続孔３１を通して下層の中間導電層２９
に接続される。相補性データ線３３は、下層の金属膜３
３Ａ、中間層のアルミニウム合金膜３３Ｂ、上層の金属
膜３３Ｃの夫々を順次積層した２層の積層構造で形成さ
れる。下層の金属膜３３Ａは、例えばスパッタ法で堆積
されたＴｉＷ膜で形成され、３０〜５０〔ｎｍ〕程度の
膜厚で形成される。この下層の金属膜３３Ａは、主にバ
リアメタル膜として機能するので、ＴｉＷ膜以外の膜、
例えばＴｉＮ膜等で形成してもよい。この中間層のアル
ミニウム合金膜３３Ｂは、スパッタ法で堆積された、Ｃ
ｕ、Ｓｉの少なくともいずれか一方が添加されたアルミ
ニウムで形成され、７００〜９００〔ｎｍ〕程度の膜厚
で形成される。上層の金属膜３３Ｃは、例えばスパッタ
法で堆積されたＴｉＷ膜で形成され、例えば１５０〜２
５０〔ｎｍ〕程度の膜厚で形成される。この上層の金属
膜３３Ｃは、主に中間層のアルミニウム合金膜３３Ｂを
パターンニングする際の回析現象を防止する（光反射率
を低下し、ハレーション効果を防止する）目的で、又ア
ルミニウムヒルロックを防止する目的で形成される。
【０３０８】《ファイナルパッシベーション膜の形成工
程》次に、前述の図６、図１０及び図１１に示すよう
に、前記相補性データ線３３上を含む全面にファイナル
パッシベーション膜３４を形成する。ファイナルパッシ
ベーション膜３４は、詳細な構造を示していないが、酸
化珪素膜、窒化珪素膜、樹脂膜の夫々を順次積層した３
層の積層構造で構成される。
【０３０９】下層の酸化珪素膜は、さらに３層の積層構
造で形成され、前述の層間絶縁膜３０と同様の構造で形
成される。つまり、下層の酸化珪素膜は、テトラエソキ
シシランガスをソースガスとするプラズマＣＶＤ法で堆
積した酸化珪素膜、塗布後にエッチングされ段差部にの
み残存させた酸化珪素膜、テトラエソキシシランガスを
ソースガスとするプラズマＣＶＤ法で堆積した酸化珪素
膜の夫々を順次積層し形成される。下層の酸化珪素膜の
下層、上層の夫々の酸化珪素膜は、相補性データ線３３
のアルミニウム合金膜３３Ｂを形成した後に形成される
ので、低温度例えば約４００〔℃〕以下で生成できる前
述のＣＶＤ法を使用する。この下層の酸化珪素膜の下層
の酸化珪素膜は例えば４００〜６００〔ｎｍ〕程度の膜
厚で形成され、中間層の酸化珪素膜は２００〜３００
〔ｎｍ〕程度の膜厚で形成され、上層の酸化珪素膜は７
００〜９００〔ｎｍ〕程度の膜厚で形成される。
【０３１０】中間層の窒化珪素膜は主に耐湿性を向上す
る目的で形成される。この中間層の窒化珪素膜は、例え
ばプラズマＣＶＤ法で堆積され、１.０〜１.４〔μｍ〕
程度の膜厚で形成される。
【０３１１】上層の樹脂膜は、例えばポリイミド系樹脂
膜で形成され、主にα線を遮蔽する目的で形成される。
この上層の樹脂膜は例えば２.２〜２.４〔μｍ〕程度の
膜厚で形成される。
【０３１２】これら一連の製造プロセスが施されると、
本実施例のＳＲＡＭは完成する。
【０３１３】なお、本発明は、前述のＳＲＡＭにおい
て、前記ｎ- 型ウエル分離領域３ｉのメモリセルアレイ
ＭＡＹが配置されたｐ- 型ウエル領域２Ｍの主面部にこ
のｐ-型ウエル領域２Ｍの不純物濃度に比べて高い不純
物濃度を有する埋込型のｐ+ 型半導体領域を構成しても
よい。この埋込型のｐ+ 型半導体領域は、所謂α線ソフ
トエラー耐性を向上する、少数キャリアに対するポテン
シャルバリア領域として作用する。埋込型のｐ+ 型半導
体領域は、例えば、前述のＳＲＡＭの製造プロセスにお
いて、図１４（Ｇ）に示すｎ型半導体領域１０を形成し
た後に、メモリセルアレイＭＡＹが開口されたマスクを
形成し、このマスクを使用し、ｐ型不純物をｐ- 型ウエ
ル領域２Ｍの主面部に導入することにより形成できる。
ｐ型不純物は、一価のＢを使用し、１０13〔atoms／c
m2〕程度の不純物濃度で２００〜２５０〔ＫｅＶ〕程度
の所謂高エネルギのイオン打込みで導入される。この条
件下で形成される埋込型のｐ+ 型半導体領域は、メモリ
セルＭＣの転送用ＭＩＳＦＥＴＱｔのｎ+ 型半導体領域
１８、駆動用ＭＩＳＦＥＴＱｄのｎ+ 型半導体領域１１
の夫々の不純物濃度のピーク値よりも深い領域に不純物
濃度のピーク値が設定される。
【０３１４】また、本発明は、メモリセルＭＣの情報蓄
積ノードとなる転送用ＭＩＳＦＥＴＱｔのｎ+ 型半導体
領域１８、駆動用ＭＩＳＦＥＴＱｄのｎ+ 型半導体領域
１１の夫々の下部に、それらとｐｎ接合をもってかつそ
れらと同様にゲート電極７及び１３を不純物導入マスク
の主体として使用し、イオン打込みでｐ型不純物を導入
し、前記埋込型のｐ+ 型半導体領域を形成してもよい。
【０３１５】また、本発明は、前記ＳＲＡＭにおいて、
ｎ- 型ウエル分離領域３ｉのメモリセルアレイＭＡＹが
配置されたｐ- 型ウエル領域２Ｍの外周囲の主面に形成
されたｎ- 型ウエル領域３の主面には、しきい値電圧が
高くなるので、基本的にｐチャネルＭＩＳＦＥＴを配置
しないレイアウトが採用される。また、この領域に積極
的にしきい値電圧が高いｐチャネルＭＩＳＦＥＴを配置
してもよい。
【０３１６】また、本発明は、前記ＳＲＡＭのメモリセ
ルＭＣの転送用ＭＩＳＦＥＴＱｔのｎ+ 型半導体領域１
８、駆動用ＭＩＳＦＥＴＱｄのｎ+ 型半導体領域１１、
ゲート電極７、導電層２３の夫々の接続領域において、
前述の結晶欠陥の発生を低減するために、以下の製造プ
ロセスを採用してもよい。つまり、前述の図１４（Ｋ）
に示す絶縁膜２１を形成し、接続孔２２を形成し、この
後、ｎ+ 型半導体領域２１Ｎは形成せずに、基板全面に
多結晶珪素膜（２３）を形成し、この多結晶珪素膜に熱
処理を施してから多結晶珪素膜のパターンニングを行
い、導電層２３を形成する。前記多結晶珪素膜に熱処理
を施すと、多結晶珪素膜の全体で熱処理後の体積収積が
発生するので、接続孔２２の領域だけに応力が集中しな
い。
【０３１７】また、本発明は、前記ＳＲＡＭのメモリセ
ルＭＣの転送用ＭＩＳＦＥＴＱｔのｎ+ 型半導体領域１
８、駆動用ＭＩＳＦＥＴＱｄのｎ+ 型半導体領域１１の
夫々の引き伸し拡散の際、熱処理を充分に行い、接合深
さを深くし、接続孔２２の領域における結晶欠陥をｎ+
型半導体領域１１、１８の夫々の内部に取り込んでもよ
い。この場合、前述のｎ+ 型半導体領域２１Ｎの形成工
程は廃止できる。
【０３１８】また、本発明は、前記ＳＲＡＭのメモリセ
ルＭＣにおいて、負荷用ＭＩＳＦＥＴＱｐのｎ型チャネ
ル形成領域２６Ｎ、ｐ型ソース領域２６Ｐ、ｐ型ドレイ
ン領域２６Ｐの夫々を第３層目のゲート材形成工程で形
成し、ゲート電極２３を第４層目のゲート材形成工程で
形成してもよい。この場合、第３層目のゲート材形成工
程は、多結晶珪素膜に限らず、単結晶珪素膜、非晶質珪
素膜のいずれも含むつまり半導体層が形成されればよ
い。同様に、第４層目のゲート材形成工程は、多結晶珪
素膜に限定されず、高融点金属膜、高融点金属珪化膜、
又は多結晶珪素膜上に高融点金属珪化膜を積層したポリ
サイド膜を形成すればよい。
【０３１９】以上説明したように、本実施例のＳＲＡＭ
によれば、以下の効果が得られる。
【０３２０】（１）ｐ- 型半導体基板１の主面の第１領
域にｎ- 型ウエル分離領域３ｉが構成され、前記ｐ- 型
半導体基板１の主面の第２領域にｐ- 型ウエル領域２が
構成されるとともに、前記ｎ- 型ウエル分離領域３ｉの
主面にｐ- 型ウエル領域２Ｍが構成され、ｐ- 型ウエル
領域２、ｐ- 型ウエル領域２Ｍの夫々の主面に夫々ｎチ
ャネルＭＩＳＦＥＴが構成されるＳＲＡＭにおいて、前
記ｐ- 型ウエル領域２Ｍの表面の不純物濃度が、前記ｐ
- 型ウエル領域２の表面の不純物濃度と同等又はそれに
比べて高く設定される。
【０３２１】この構成により、以下の作用効果が得られ
る。（１）前記ｎ- 型ウエル分離領域３ｉの主面に構成
されるｐ- 型ウエル領域２Ｍの表面の不純物濃度が高く
設定され（ｎ- 型ウエル分離領域３ｉの不純物濃度で表
面の不純物濃度が低下する分、ｐ- 型ウエル領域２Ｍの
表面の不純物濃度を高める方向に補正され）、このｐ-
型ウエル領域２Ｍの主面のメモリセルＭＣのｎチャネル
ＭＩＳＦＥＴのしきい値電圧を高められるので、前記ｎ
チャネルＭＩＳＦＥＴのカットオフ電流を低減でき、Ｓ
ＲＡＭのリーク電流の低減が図れる。（２）前記ｐ- 型
ウエル領域２の表面の不純物濃度が前記ｎ- 型ウエル分
離領域３ｉの主面に構成されるｐ- 型ウエル領域２Ｍの
表面の不純物濃度に対して独立に低く設定され、このｐ
- 型ウエル領域２の主面の周辺回路のｎチャネルＭＩＳ
ＦＥＴのしきい値電圧を低くできるので、前記ｎチャネ
ルＭＩＳＦＥＴのスイッチング動作速度を速め、ＳＲＡ
Ｍの回路動作上の高速化が図れる。
【０３２２】（２）前記手段（１）に記載されるＳＲＡ
Ｍにおいて、前記ｎ- 型ウエル分離領域３ｉの主面のｐ
- 型ウエル領域２Ｍの主面に構成されるｎチャネルＭＩ
ＳＦＥＴはＳＲＡＭのメモリセルＭＣのフリップフロッ
プ回路を構成し、前記ｐ- 型ウエル領域２の主面に構成
されるｎチャネルＭＩＳＦＥＴは前記ＳＲＡＭのメモリ
セルＭＣを直接若しくは間接に駆動する周辺回路を構成
する。
【０３２３】この構成により、前記手段（１）の作用効
果の他に、以下の作用効果が得られる。（１）前記メモ
リセルＭＣのフリップフロップ回路（情報蓄積部）の情
報蓄積ノードに蓄積された情報のリークが低減されこの
結果反転が防止できるので、ＳＲＡＭの情報保持特性の
向上が図れる。（２）前記周辺回路の回路動作速度を速
くでき、メモリセルの情報書込み動作速度、情報読出し
動作速度のいずれも速くでき（アクセスタイムの高速化
が図れ）るので、ＳＲＡＭの回路動作上の高速化が図れ
る。（３）前記手段（１）又は手段（２）に記載される
ｐ- 型ウエル領域２Ｍはｎ- 型ウエル分離領域３ｉに対
して自己整合で構成される。
【０３２４】この構成により、前記手段（１）又は手段
（２）の作用効果の他に、前記ｎ-型ウエル分離領域３
ｉの配置位置に対する前記ｐ- 型ウエル領域２Ｍの配置
位置が、製造プロセス上のマスク合せ余裕寸法に相当す
る分、縮小できるので、ｐ-型半導体基板１の主面上で
の無駄な領域を排除し、ＳＲＡＭの集積度の向上が図れ
る。
【０３２５】（４）ｐ- 型半導体基板１の主面の第１領
域にｎ- 型ウエル分離領域３ｉが構成され、前記ｐ- 型
半導体基板１の主面の第２領域にｐ- 型ウエル領域２が
構成されるとともに、前記ｎ- 型ウエル分離領域３ｉの
主面にｐ- 型ウエル領域２Ｍが構成されるＳＲＡＭにお
いて、前記ｎ- 型ウエル分離領域３ｉの主面の前記ｐ-
型ウエル領域２Ｍの外周囲に沿った領域にｎ- 型ウエル
領域３を構成する。
【０３２６】この構成により、前記ｎ- 型ウエル分離領
域３ｉの主面のｐ- 型ウエル領域２Ｍの外周囲の不純物
濃度（この部分はｎ- 型ウエル分離領域３ｉの深い拡散
で不純物濃度が低下する）がｎ- 型ウエル領域３で高め
られ、ｎ- 型ウエル領域３とｐ- 型ウエル領域２Ｍとの
ｐｎ接合部からｎ- 型ウエル分離領域３ｉ中に伸びる空
乏領域の伸びを低減できるので、前記ｎ- 型ウエル分離
領域３ｉの主面のｐ-型ウエル領域２Ｍとｐ- 型半導体
基板１との間の接合耐圧の向上が図れる。この接合耐圧
が向上すれば、前記ｎ- 型ウエル分離領域３ｉの主面の
ｐ- 型ウエル領域２Ｍとｐ- 型半導体基板１との間の離
隔寸法、つまりｎ- 型ウエル分離領域３ｉの主面のｐ-
型ウエル領域２Ｍの外周囲の占有面積を縮小できるの
で、ｐ- 型半導体基板１の主面上での無駄な領域を排除
し、ＳＲＡＭの集積度の向上が図れる。
【０３２７】（５）ｐ- 型半導体基板１の主面の第１領
域にｎ- 型ウエル分離領域３ｉが構成され、前記ｐ- 型
半導体基板１の主面の第２領域にｐ- 型ウエル領域２が
構成されるとともに、前記ｎ- 型ウエル分離領域３ｉの
主面にｐ- 型ウエル領域２Ｍが構成されるＳＲＡＭの形
成方法において、前記ｐ- 型半導体基板１の主面上に
前記第１領域が開口された第１マスク（５０Ｍ）を形成
する工程、前記第１マスク（５０Ｍ）を使用し、前記
ｐ- 型半導体基板１の主面にｎ型の第１不純物を導入
し、この第１不純物を拡散し、前記ｎ- 型ウエル分離領
域３ｉを形成する工程、前記第１マスク（５０Ｍ）を
使用し、前記ｎ- 型ウエル分離領域３ｉの主面にｐ型の
第２不純物（２Ｍｐ）を導入する工程、前記第１マス
ク（５０Ｍ）を除去し、前記ｐ- 型半導体基板１の主面
上に前記第２領域が開口された第２マスク、又は前記第
２領域及び第１領域が開口された第２マスク（５２Ｍ）
を形成する工程、前記第２マスク（５２Ｍ）を使用
し、前記ｐ- 型半導体基板１の主面にｐ型の第３不純物
（２ｐ）を導入し、この第３不純物（２ｐ）、前記第２
不純物（２Ｍｐ）の夫々を拡散し、ｐ- 型ウエル領域
２、ｐ- 型ウエル領域２Ｍの夫々を形成する工程の夫々
を具備する。
【０３２８】この構成により、以下の作用効果が得られ
る。（１）前記ｐ- 型半導体基板１の主面の第１領域に
ｎ- 型ウエル分離領域３ｉを形成する第１マスク（５０
Ｍ）を使用し、前記ｐ- 型ウエル領域２Ｍを形成した
（第１不純物を導入する第１マスク５０Ｍを使用して第
２不純物２Ｍｐを導入した）ので、前記ｐ- 型ウエル領
域２Ｍを形成するマスクを形成する工程に相当する分、
ＳＲＡＭの製造プロセスの工程数を削減できる。（２）
前記ｐ- 型半導体基板１の主面の第２領域に導入された
第３不純物（２ｐ）を拡散し、ｐ- 型ウエル領域２を形
成する工程を利用し、第１領域に導入された第２不純物
（２Ｍｐ）を拡散し、ｐ- 型ウエル領域２Ｍを形成した
ので、前記第２不純物を拡散しｐ- 型ウエル領域２Ｍを
形成する工程に相当する分、ＳＲＡＭの製造プロセスの
工程数を削減できる。（３）前記ｐ- 型半導体基板１の
主面の第１領域のｎ- 型ウエル分離領域３ｉの主面に形
成されるｐ- 型ウエル領域２Ｍ、第２領域のｐ- 型ウエ
ル領域２の夫々が別々の工程で形成されるので、前記ｐ
- 型ウエル領域２Ｍ、ｐ- 型ウエル領域２の夫々の不純
物濃度を夫々独立に制御できる。（４）前記ｐ- 型半導
体基板１の主面の第１領域にｎ- 型ウエル分離領域３ｉ
を形成する第１マスク（５０Ｍ）を使用し、前記ｐ- 型
ウエル領域２Ｍを形成した（同一の第１マスク５０Ｍを
使用し、ｎ- 型ウエル分離領域３ｉ、ｐ- 型ウエル領域
２Ｍの夫々を形成した）ので、前記ｎ-型ウエル分離領
域３ｉの配置位置に対して前記ｐ- 型ウエル領域２Ｍの
配置位置が自己整合で形成され、前記ｎ- 型ウエル分離
領域３ｉの配置位置に対する前記ｐ- 型ウエル領域２Ｍ
の配置位置が製造プロセス上のマスク合せ余裕寸法に相
当する分縮小できる。
【０３２９】（６）ゲート電極２３の表面上にゲート絶
縁膜２４を介在し前記ゲート電極２３を横切るｎ型チャ
ネル形成領域２６Ｎが構成される負荷用ＭＩＳＦＥＴＱ
ｐをメモリセルＭＣに有するＳＲＡＭの形成方法におい
て、基板上の全面にゲート電極層（２３）を堆積し、
このゲート電極層にパターンニングを施し、ゲート電極
２３を形成する工程、前記ゲート電極２３の膜厚の一
部をその表面から酸化し、自然酸化珪素膜の膜厚に比べ
て厚い膜厚の酸化珪素膜２４Ｇを形成するとともに、前
記ゲート電極２３の表面の角部２３Ｃの形状を緩和する
工程、ゲート電極２３の表面上にゲート絶縁膜２４を
形成する工程、ゲート電極２３の表面の上側及び側面
に、前記ゲート絶縁膜２４を介在し、前記ゲート電極２
３を横切るｎ型チャネル形成領域２６Ｎを形成する工程
の夫々を具備する。
【０３３０】この構成により、以下の作用効果が得られ
る。（１）前記下層に相当するゲート電極層（２３）を
パターンニングした際に発生する負荷用ＭＩＳＦＥＴＱ
ｐのゲート電極２３の表面の角部２３Ｃの形状が表面の
酸化で緩和される。（２）前記作用効果（１）の結果、
負荷用ＭＩＳＦＥＴＱｐの下層のゲート電極２３の表面
の角部２３Ｃでの電界集中を低減できるので、負荷用Ｍ
ＩＳＦＥＴＱｐのゲート絶縁膜２４の前記角部２３Ｃの
領域での絶縁耐圧の劣化を防止できる。（３）また、前
記作用効果（１）の結果、前記負荷用ＭＩＳＦＥＴＱｐ
の下層のゲート電極２３の表面の角部２３Ｃでの膜質の
劣化を防止できるので、負荷用ＭＩＳＦＥＴＱｐのゲー
ト絶縁膜２４の前記角部２３Ｃの領域での絶縁耐圧の劣
化を防止できる。
【０３３１】（７）前記手段（６）に記載される工程
のゲート絶縁膜２４を形成する工程は、工程のゲート
電極２３の表面の酸化珪素膜２４Ｇを除去した後に、ゲ
ート電極２３の表面に新たにゲート絶縁膜２４を形成す
る工程である。
【０３３２】この構成により、前記ゲート電極２３の表
面に形成された酸化珪素膜２４Ｇに対して独立の工程で
新たにゲート絶縁膜２４を形成するので、前記ゲート絶
縁膜２４の膜厚の制御性を向上できる。
【０３３３】（８）前記手段（６）に記載される工程
のゲート絶縁膜２４を形成する工程は、工程のゲート
電極２３の表面の酸化珪素膜２４Ｇでゲート絶縁膜２４
を形成する工程、又はその酸化珪素膜２４Ｇの表面上に
新たに絶縁膜２４Ｆを堆積した複合膜でゲート絶縁膜２
４を形成する工程である。
【０３３４】この構成により、前記ゲート絶縁膜２４を
形成する工程に際して、前段の工程で形成されたゲー
ト電極２３の表面の酸化珪素膜２４Ｇを除去しないの
で、この除去工程に相当する分、ＳＲＡＭの製造プロセ
スの工程数を削減できる。
【０３３５】（９）ゲート電極２３の表面上にゲート絶
縁膜２４を介在し前記ゲート電極２３を横切るｎ型チャ
ネル形成領域２６Ｎが構成される負荷用ＭＩＳＦＥＴＱ
ｐをメモリセルＭＣに有するＳＲＡＭの形成方法におい
て、基板上の全面にゲート電極層（２３）を堆積し、
このゲート電極層にパターンニングを施し、ゲート電極
２３を形成する工程、前記ゲート電極２３の側面にサ
イドウォールスペーサ２４Ｓを形成する工程、前記ゲ
ート電極２３の膜厚の一部をその表面から酸化し、自然
酸化珪素膜の膜厚に比べて厚い膜厚の酸化珪素膜２４Ｇ
を形成するとともに、前記ゲート電極２３の表面の角部
２３Ｃの形状を緩和する工程、前記ゲート電極２３の
表面上にゲート絶縁膜２４を形成する工程、前記ゲー
ト電極２３の表面の上側及び側面に前記ゲート絶縁膜２
４を介在し前記ゲート電極２３を横切るｎ型チャネル形
成領域２６Ｎを形成する工程の夫々を具備する。
【０３３６】この構成により、前記手段（６）の作用効
果の他に、前記下層に相当するゲート電極層２３をパタ
ーンニングした際に発生する負荷用ＭＩＳＦＥＴＱｐの
ゲート電極２３の側面の段差形状がサイドウォールスペ
ーサ２４Ｓで緩和される。
【０３３７】（１０）前記手段（６）乃至手段（１０）
のいずれかに記載されるＳＲＡＭにおいて、前記負荷用
ＭＩＳＦＥＴＱｐはメモリセルＭＣのフリップフロップ
回路を構成する。
【０３３８】この構成により、前記ＳＲＡＭのメモリセ
ルＭＣのフリップフロップ回路の負荷用ＭＩＳＦＥＴＱ
ｐにおいて、ゲート電極２３とｎ型チャネル形成領域２
６Ｎ（又はｐ型ソース領域２６Ｐ若しくはｐ型ドレイン
領域２６Ｐ）との間の短絡を防止できるので、スタンバ
イ電流不良を防止できる。
【０３３９】（１１）ｐ- 型ウエル領域２Ｍの主面に形
成されたメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄのｎ
+ 型半導体領域１１の主面に、このｎ+ 型半導体領域１
１の主面上の絶縁膜２１に形成された接続孔２２を通し
て珪素膜で形成された導電層２３が接続されるＳＲＡＭ
の製造方法において、前記ｐ- 型ウエル領域２Ｍの主
面にｎ+ 型半導体領域１１を形成する工程、前記ｎ+
型半導体領域１１の主面上に絶縁膜２１を形成する工
程、前記絶縁膜２１のｎ+ 型半導体領域１１上に接続
孔２２を形成するとともに、前記接続孔２２内に相当す
る領域であってｐ-型ウエル領域２Ｍの主面に前記ｎ+
型半導体領域１１と同一導電型でかつｎ+ 型半導体領域
１１に比べて深い接合深さを有するｎ+ 型半導体領域２
１Ｎを形成する工程、前記絶縁膜２１上の全面にこの
絶縁膜２１に形成された接続孔２２を通してｎ+ 型半導
体領域１１、ｎ+ 型半導体領域２１Ｎの夫々の主面に接
触する珪素膜（２３）をＣＶＤ法で堆積し、この珪素膜
にパターンニングを施し、導電層２３を形成する工程の
夫々を具備する。
【０３４０】この構成により、以下の作用効果が得られ
る。（１）前記工程の珪素膜の堆積中の際の高温度ア
ニール又は珪素膜の堆積後に行われる高温度アニール
（いずれもアルミニウムの融点よりも高い温度のアニー
ル）後の冷却に基づく珪素膜の体積収縮で発生する、前
記絶縁膜２２の接続孔２２の端部から前記ｐ- 型ウエル
領域２Ｍとｎ+ 型半導体領域１１との間のｐｎ接合部を
横切る結晶欠陥を、ｎ+型半導体領域２１Ｎ内に取り込
むことができる。（２）前記工程の絶縁膜２１に接続
孔２２を形成するマスク２２Ｍを、ｎ+ 型半導体領域２
１Ｎを形成する不純物の打込みマスクに兼用できるの
で、前記不純物の打込みマスクに相当する分、マスク形
成工程を削減でき、ＳＲＡＭの製造プロセスの工程数を
削減できる。
【０３４１】（１２）ｐ- 型ウエル領域２Ｍの主面に形
成されたメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄのｎ
+ 型半導体領域１１の主面に、このｎ+ 型半導体領域１
１の主面上の絶縁膜２１に形成された接続孔２２を通し
て珪素膜で形成される導電層２３が接続されるＳＲＡＭ
の製造方法において、前記ｐ- 型ウエル領域２Ｍの主
面にｎ+ 型半導体領域１１を形成する工程、前記ｎ+
型半導体領域１１の主面上に絶縁膜２１を形成する工
程、前記絶縁膜２１のｎ+ 型半導体領域１１上に接続
孔２２を形成する工程、前記絶縁膜２１上の全面にこ
の絶縁膜２１に形成された接続孔２２を通してｎ+ 型半
導体領域１１の主面に接触する珪素膜（２３）を堆積す
る工程、前記珪素膜の結晶化を行う高温度アニールを
行う工程、前記珪素膜にパターンニングを施し、前記
導電層２３を形成する工程の夫々を具備する。
【０３４２】この構成により、以下の作用効果が得られ
る。（１）前記工程で絶縁膜２１上の全面に珪素膜
（２３）を堆積した後、工程の珪素膜にパターンニン
グを施す前に、この珪素膜に結晶化を目的する高温度ア
ニールを施し、この珪素膜が冷却するときの体積収縮に
基づく応力を珪素膜の全体に分散し、前記ｎ+ 型半導体
領域１１の主面であって絶縁膜２１に形成された接続孔
２２の開口端に発生する前記応力の集中を低減できるの
で、前記珪素膜の体積収縮で、前記絶縁膜２１の接続孔
２２の開口端から前記ｐ- 型半導体基板１とｎ+ 型半導
体領域１１との間のｐｎ接合部を横切る結晶欠陥が発生
することを防止できる。（２）前記工程の珪素膜にパ
ターンニングを施した後に行われていた前記工程の珪
素膜の結晶化を行う高温度アニールを行う工程を、前記
工程の珪素膜を堆積した後、前記工程の珪素膜にパ
ターンニングを施す工程前に入れ変えただけなので、Ｓ
ＲＡＭの製造プロセスの工程数の増加を防止できる。
【０３４３】（１３）前記手段（１１）又は手段（１
２）に記載されるＳＲＡＭにおいて、前記ｎ+ 型半導体
領域１１はＳＲＡＭのメモリセルＭＣのフリップフロッ
プ回路の駆動用ＭＩＳＦＥＴＱｄのドレイン領域であ
り、前記導電層２３は電源電圧Ｖccに接続される。
【０３４４】この構成により、以下の作用効果が得られ
る。（１）前記ＳＲＡＭのメモリセルＭＣの情報蓄積ノ
ードに供給される電源のリーク電流が低減できるので、
ＳＲＡＭのスタンバイ電流の消費電力化が図れる。
（２）前記ＳＲＡＭのメモリセルＭＣの情報蓄積ノード
に供給される電源のリーク電流が低減できるので、メモ
リセルＭＣの情報保持特性の向上が図れる。（３）前記
手段（１１）に記載されるＳＲＡＭにおいて、メモリセ
ルＭＣの駆動用ＭＩＳＦＥＴＱｄのドレイン領域にｎ+
型半導体領域２１Ｎが付加され、このｎ+ 型半導体領域
２１Ｎに相当する分、前記ドレイン領域の表面の導電層
２３に接続される領域の不純物濃度を高められるので、
導電層２３（多結晶珪素膜）に導入される抵抗値を低減
するｎ型不純物の不純物濃度を下げることができ（オー
ミック接続に必要な不純物濃度はｎ+型半導体領域２１
Ｎで確保される）、導電層２３からのドレイン領域への
不純物の滲みだしを低減できる。
【０３４５】（１４）メモリセルＭＣの駆動用ＭＩＳＦ
ＥＴＱｄ（転送用ＭＩＳＦＥＴＱｔ、周辺回路のｎチャ
ネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐの
夫々も同様）を有するＳＲＡＭの製造方法において、
ｐ- 型ウエル領域２Ｍの主面上にゲート絶縁膜６を介在
してゲート電極７を形成する工程、前記ゲート電極７
のゲート長方向の側壁に絶縁性を有するサイドウォール
スペーサ９を形成する工程、少なくとも前記サイドウ
ォールスペーサ９の表面上を被覆する絶縁膜９Ｔを形成
する工程、前記ｐ- 型ウエル領域２Ｍの主面の前記ゲ
ート電極７、サイドウォールスペーサ９及び絶縁膜９Ｔ
以外の領域にｎ型不純物をイオン打込みで導入するとと
もに、このｎ型不純物でソース領域、ドレイン領域の夫
々として使用されるｎ+ 型半導体領域１１を形成し、駆
動用ＭＩＳＦＥＴＱｄを形成する工程の夫々を具備す
る。
【０３４６】この構成により、前記ゲート電極７の体積
変化（サイドウォールスペーサ９との間の熱膨張係数差
が異なることに起因）でサイドウォールスペーサ９の開
放端に発生する最大応力が集中する領域に対して、ソー
ス領域、ドレイン領域の夫々のｎ+ 型半導体領域１１を
形成するｎ型不純物の打込みに基づくダメージが発生す
る領域を前記絶縁膜９Ｔの膜厚に相当する分ずらすこと
ができる（最大応力集中領域、ダメージ発生領域の夫々
を分散できる）ので、前記サイドウォールスペーサ９の
開放端の領域であって、前記ｐ- 型ウエル領域２Ｍの主
面、ｎ+ 型半導体領域１１に発生する結晶欠陥、又は前
記ｐ- 型ウエル領域２Ｍとｎ+ 型半導体領域１１との間
のｐｎ接合部を横切り発生する結晶欠陥を防止できる。
【０３４７】（実 施 例 ２）本実施例２は、前述の実
施例１のＳＲＡＭをｎ型半導体基板で構成した、本発明
の第２実施例である。
【０３４８】本発明の実施例２であるＳＲＡＭを搭載す
る半導体基板の基本構造について、図１６（基本概念断
面図）を使用し、簡単に説明する。
【０３４９】本実施例２のＳＲＡＭは、図１６に示すよ
うに、ｎ- 型半導体基板（Ｎsub ）１で構成される。こ
のｎ- 型半導体基板１の主面のメモリセルアレイＭＡＹ
が配置される領域はｐ- 型ウエル領域（Ｐwell）２が構
成される。また、直接周辺回路及び間接周辺回路を含む
周辺回路のうち、電源電圧Ｖccが供給される周辺回路の
相補型ＭＩＳＦＥＴは、メモリセルアレイＭＡＹが配置
されるｐ- 型ウエル領域２と実質的に同一構造で構成さ
れるｐ- 型ウエル領域２の主面及びｎ- 型ウエル領域
（Ｎwell）３の主面に構成される。
【０３５０】これに対して、電源電圧変換回路ＶＲＣで
降圧された降圧電源電圧Ｖddが供給される周辺回路の相
補型ＭＩＳＦＥＴのｐチャネルＭＩＳＦＥＴＱｐはｐ-
型ウエル分離領域（Ｐiso ）２ｉの主面に形成されたｎ
- 型ウエル領域（Ｎwell）３Ｍの主面に構成される。こ
のｎ- 型ウエル領域３Ｍの表面の不純物濃度は、前述の
実施例１と同様に、ｐ- 型ウエル分離領域２ｉの外周囲
に配置されたｎ- 型ウエル領域３の表面の不純物濃度と
同等かそれに比べて高い不純物濃度に設定される。ｐ-
型ウエル分離領域２ｉの主面のｎ- 型ウエル領域３Ｍの
外周囲においては、表面の不純物濃度を高めるために、
ｐ- 型ウエル領域２が構成される。
【０３５１】本実施例のＳＲＡＭは、前述の実施例１の
場合に比べて、アンダーシュート耐性については若干下
がるが、前述の実施例１と実質的に同様の効果が得られ
る。
【０３５２】次に、前記ＳＲＡＭの具体的な製造方法、
特に、ｐ- 型ウエル分離領域２ｉ、ｎ- 型ウエル領域３
Ｍの夫々の製造方法について、図１７（所定の製造工程
における断面図）を使用し、簡単に説明する。
【０３５３】まず、ｎ- 型半導体基板１を用意し、この
ｎ- 型半導体基板１の主面の一部が開口されたマスク
（図１７中、符号５３を付け一点鎖線で示す）５３を使
用し、このｎ- 型半導体基板１の主面にｐ型不純物、ｎ
型不純物の夫々を導入する。ｐ型不純物としてはｎ型不
純物の拡散速度に比べて速い例えばＢが使用され、ｎ型
不純物としてはｐ型不純物に比べて拡散速度の遅いＡｓ
が使用される。ｐ型不純物、ｎ型不純物の夫々は、同一
のマスク５３を使用し、例えばイオン打込みで導入され
る。
【０３５４】次に、マスク５３を除去し、図１７に示す
ように、ｐ型不純物、ｎ型不純物の夫々に引き伸し拡散
を施し、ｐ型不純物でｐ- 型ウエル分離領域２ｉ、ｎ型
不純物でｎ- 型ウエル領域３Ｍの夫々を形成する。ｐ-
型ウエル分離領域２ｉ、ｎ-型ウエル領域３Ｍの夫々
は、夫々のｐ型不純物、ｎ型不純物の拡散速度差を利用
し、同図１７に示すように、２重ウエル構造として構成
される。
【０３５５】この後、ｎ- 型ウエル領域３、ｐ- 型ウエ
ル領域２の夫々を形成し、前述の実施例１と同様に、Ｓ
ＲＡＭの製造プロセスを施すことにより、本実施例２の
ＳＲＡＭは完成する。
【０３５６】以上説明したように、本実施例のＳＲＡＭ
によれば、以下の効果が得られる。
【０３５７】（１）ｎ- 型半導体基板１の主面の第１領
域にｐ- 型ウエル分離領域２ｉが構成され、前記ｎ- 型
半導体基板１の主面の第２領域にｎ- 型ウエル領域３が
構成されるとともに、前記ｐ- 型ウエル分離領域２ｉの
主面にｎ- 型ウエル領域３Ｍが構成されるＳＲＡＭにお
いて、前記ｎ- 型半導体基板１の主面上に前記第１領
域が開口された第１マスク（５３）を形成する工程、
前記第１マスクを使用し、前記ｎ- 型半導体基板１の主
面にｐ型不純物を導入するとともに、前記ｐ型不純物に
対して拡散速度が遅いｎ型不純物を導入する工程、前
記第１マスクを除去し、前記ｎ- 型半導体基板１の主面
上に前記第２領域及び第１領域が開口された第２マスク
（前述の実施例１の図１５（Ｂ）中、５２Ｍに相当す
る）を形成する工程、前記第２マスクを使用し、前記
ｎ- 型半導体基板１の主面にｎ型不純物を導入し、この
ｎ型不純物、ｐ型不純物の夫々を拡散し、ｎ- 型ウエル
領域３、ｐ- 型ウエル分離領域２ｉ、ｎ- 型ウエル領域
３Ｍの夫々を形成する工程の夫々を具備する。
【０３５８】この構成により、前記実施例１の手段
（５）の作用効果の他に、以下の作用効果が得られる。
（１）前記ｎ- 型半導体基板１の主面の第２領域に導入
されたｎ型不純物を拡散し、ｎ- 型ウエル領域３を形成
する工程を利用し、第１領域に導入されたｐ不純物を拡
散し、ｐ- 型ウエル分離領域２ｉを形成するとともに、
第１領域に導入されたｎ型不純物を拡散し、ｎ- 型ウエ
ル領域３Ｍを形成したので、前記ｐ型不純物、ｎ型不純
物の夫々を拡散しｐ- 型ウエル分離領域２ｉ、ｎ-型ウ
エル領域３Ｍの夫々を形成する工程に相当する分、ＳＲ
ＡＭの製造プロセスの工程数を削減できる。（２）前記
ｎ型不純物の拡散速度はｐ型不純物の拡散速度に比べて
遅いので、この拡散速度差を利用し、ｐ型不純物の拡散
で形成されるｐ- 型ウエル分離領域２ｉの主面にｎ型不
純物の拡散で形成されるｐ- 型ウエル領域３Ｍを形成で
きる（２重ウエル構造を形成できる）。
【０３５９】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【０３６０】例えば、本発明は、前述のＳＲＡＭのメモ
リセルの負荷素子として高抵抗素子を使用した場合にも
適用できる。
【０３６１】また、本発明は、マイクロプロセッサ等の
半導体集積回路装置に搭載されるＳＲＡＭに適用しても
よい。
【０３６２】また、本発明は、ＳＲＡＭに限定されず、
２重ウエル構造を採用するＤ（Ｄynamic）ＲＡＭ等の記
憶回路システムや論理回路システムが搭載された半導体
集積回路装置に広く適用できる。
【０３６３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０３６４】（１）２重ウエル構造を採用する半導体集
積回路装置において、ウエル分離領域内のウエル領域の
主面に配置された回路の動作上の信頼性の向上を図れ、
かつウエル分離領域外のウエル領域の主面に配置された
回路の動作速度の高速化が図れる。
【０３６５】（２）ウエル分離領域内のウエル領域にメ
モリセルが配置されるＳＲＡＭを有する半導体集積回路
装置において、前記ＳＲＡＭの情報保持特性の向上が図
れる。
【０３６６】（３）２重ウエル構造を採用する半導体集
積回路装置において、集積度の向上が図れる。
【０３６７】（４）２重ウエル構造を採用する半導体集
積回路装置において、ウエル分離領域内のウエル領域と
基板との間の耐圧の向上が図れる。
【０３６８】（５）２重ウエル構造を採用する半導体集
積回路装置において、製造プロセスの工程数が削減でき
る。
【０３６９】（６）ＳＯＩ構造を採用するＭＩＳＦＥＴ
を有する半導体集積回路装置において、前記ＭＩＳＦＥ
Ｔのゲート絶縁膜の絶縁耐圧の向上が図れる。
【０３７０】（７）前記効果（６）が達成できるととも
に、前記ＭＩＳＦＥＴのゲート絶縁膜の膜厚の制御性の
向上が図れる。
【０３７１】（８）前記効果（６）が達成できるととも
に、前記半導体集積回路装置の製造プロセスの工程数が
削減できる。
【０３７２】（９）前記目的（６）を達成できるととも
に、前記半導体集積回路装置の表面の平担化が図れる。
【０３７３】（１０）ＳＯＩ構造を採用するＭＩＳＦＥ
Ｔでメモリセルを構成するＳＲＡＭを有する半導体集積
回路装置において、スタンバイ電流不良が防止できる。
【０３７４】（１１）ＭＩＳＦＥＴのソース領域又はド
レイン領域に電極が接続される半導体集積回路装置にお
いて、前記接続領域の結晶欠陥の発生が防止できる。
【０３７５】（１２）ＭＩＳＦＥＴのソース領域又はド
レイン領域に電極が接続される半導体集積回路装置にお
いて、製造プロセスの工程数が削減できる。
【０３７６】（１３）メモリセルの駆動用ＭＩＳＦＥＴ
のドレイン領域に負荷素子が接続されるＳＲＡＭを有す
る半導体集積回路装置において、低消費電力化が図れ
る。
【０３７７】（１４）メモリセルの駆動用ＭＩＳＦＥＴ
のドレイン領域に負荷素子が接続されるＳＲＡＭを有す
る半導体集積回路装置において、前記メモリセルの情報
保持特性の向上が図れる。
【０３７８】（１５）ＭＩＳＦＥＴのゲート電極の側壁
にサイドウォールスペーサが形成され、このサイドウォ
ールスペーサをマスクとしてソース領域、ドレイン領域
の夫々を形成する半導体集積回路装置において、前記Ｍ
ＩＳＦＥＴのソース領域、ドレイン領域の夫々に発生す
る結晶欠陥の発生が防止できる。
【図面の簡単な説明】
【図１】 本発明の実施例１のＳＲＡＭのチップレイア
ウト図。
【図２】 （Ａ）は前記ＳＲＡＭの要部拡大ブロック
図、（Ｂ）は電源供給系統を示すブロック回路図。
【図３】 前記ＳＲＡＭの要部拡大ブロック図。
【図４】 前記ＳＲＡＭの要部拡大ブロック図。
【図５】 前記ＳＲＡＭのメモリセルの回路図。
【図６】 前記メモリセルの断面図。
【図７】 前記メモリセルの平面図。
【図８】 （Ａ）、（Ｂ）の夫々は工程毎に示すメモリ
セルの平面図、（Ｃ）は前記メモリセルの特定の層を示
す平面図。
【図９】 （Ａ）乃至（Ｄ）の夫々は工程毎に示すアレ
イ端部の平面図。
【図１０】 アレイ端部の断面図。
【図１１】 前記ＳＲＡＭの周辺回路の断面図。
【図１２】 前記メモリセルの要部の拡大断面図。
【図１３】 前記ＳＲＡＭの基板、ウエル領域の不純物
濃度分布図。
【図１４】 （Ａ）乃至（Ｏ）の夫々は工程毎に示すメ
モリセルの断面図。
【図１５】 （Ａ）乃至（Ｆ）の夫々は工程毎に示すア
レイ端部の断面図。
【図１６】 本発明の実施例２のＳＲＡＭの基板の概念
断面図。
【図１７】 前記基板の特定の工程の断面図。
【符号の説明】
１…半導体基板、２，２Ｍ，３，３Ｍ…ウエル領域、２
ｉ，３ｉ…ウエル分離領域、４…素子分離絶縁膜、５…
チャネルストッパ領域、６，１２，２４…ゲート絶縁
膜、７…ゲート電極、１３…ゲート電極，ワード線又は
配線、１０，１１，１７，１８，２１Ｎ，３９，４０…
半導体領域、２３，２６，２９，３３…導電層又は配
線、９，１６…サイドウォールスペーサ、２２…接続
孔，９Ｔ，２１，２４Ｇ，２７，３０…層間絶縁膜、Ｍ
Ｃ…メモリセル、Ｑｔ…転送用ＭＩＳＦＥＴ、Ｑｄ…駆
動用ＭＩＳＦＥＴ、Ｑｐ…負荷用ＭＩＳＦＥＴ、Ｃ…容
量素子、ＷＬ…ワード線、ＤＬ…データ線、Ｇｒ…ガー
ドリング領域。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年４月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 半導体集積回路装置の形成方法
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、ＳＲＡＭ（Ｓtatic Ｒandom Ａccess Ｍem
ory)を備えた半導体集積回路装置に適用して有効な技術
に関する。
【０００２】
【従来の技術】特開平３−２３４０５５号公報に揮発性
半導体記憶装置としてのＳＲＡＭが記載されている。こ
の種のＳＲＡＭは相補性データ線とワード線との交差部
毎に１〔bit〕 の情報を記憶するメモリセルが配置され
る。
【０００３】前記メモリセルはフリップフロップ回路及
び２個の転送用ＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemicon
ductor Ｆield Ｅffect Ｔransistor)で構成される。転
送用ＭＯＳＦＥＴは、フリップフロップ回路の入出力端
子に一方の半導体領域を接続し、相補性データ線に他方
の半導体領域を接続する。この転送用ＭＯＳＦＥＴは、
ゲート電極をワード線に接続し、このワード線で導通、
非導通が制御される。フリップフロップ回路は、情報蓄
積部として構成され、２個の駆動用ＭＯＳＦＥＴ及び２
個の負荷用ＭＯＳＦＥＴで構成される。駆動用ＭＯＳＦ
ＥＴは、一方の転送用ＭＯＳＦＥＴの一方の半導体領域
にドレイン領域を接続し、基準電圧線（ソース線）にソ
ース領域を接続する。駆動用ＭＯＳＦＥＴのゲート電極
は他方の転送用ＭＯＳＦＥＴの一方の半導体領域に接続
される。負荷用ＭＯＳＦＥＴは、一方の転送用ＭＯＳＦ
ＥＴの一方の半導体領域にドレイン領域を接続し、電源
電圧配線（ソース線）にソース領域を接続する。
【０００４】前記メモリセルの転送用ＭＯＳＦＥＴ、駆
動用ＭＯＳＦＥＴのいずれもｎチャネル導電型で構成さ
れる。メモリセルの負荷用ＭＯＳＦＥＴはｐチャネル導
電型で構成される。つまり、メモリセルは完全相補型Ｍ
ＯＳＦＥＴ（フルＣＭＯＳ：Ｃomplementary Ｍetal Ｏ
xide Ｓemiconductor Ｆield Ｅffect Ｔransistor）で
構成される。
【０００５】前記転送用ＭＯＳＦＥＴは所謂ＬＤＤ(Ｌi
ghtly Ｄoped Ｄrain)構造が採用される。ＬＤＤ構造が
採用される転送用ＭＯＳＦＥＴは、ドレイン領域の高い
不純物濃度のｎ型半導体領域のチャネル形成領域側に低
い不純物濃度のｎ型半導体領域が構成される。つまり、
ＬＤＤ構造が採用される転送用ＭＯＳＦＥＴは、ドレイ
ン領域の近傍の電界強度を緩和し、ホットキャリアの発
生を減少し、経時的なしきい値電圧の劣化を防止できる
ので、メモリセルの情報書込み特性、情報読出し特性の
いずれの向上も図れる。
【０００６】駆動用ＭＯＳＦＥＴは所謂ＤＤＤ（Ｄoubl
e Ｄiffused Ｄrain）構造が採用される。前記ＤＤＤ構
造が採用される駆動用ＭＯＳＦＥＴは、ソース領域、ド
レイン領域の夫々の低い不純物濃度に設定されるｎ型半
導体領域の電流経路に相当する領域の拡散寸法が、不純
物の物理的な拡散速度差で決まる微小な寸法に設定でき
るので、電流経路に付加される寄生抵抗を減少できる。
つまり、ＤＤＤ構造が採用される駆動用ＭＯＳＦＥＴは
駆動能力（ドライバビリティ）の向上が図れ、メモリセ
ルの情報保持特性（データリテンション特性）の向上が
図れる。
【０００７】前記負荷用ＭＯＳＦＥＴは、前記駆動用Ｍ
ＯＳＦＥＴの上部に配置され、所謂ＳＯＩ(Ｓilicon Ｏ
n Ｉnsulator又はＴhin Ｆilm Ｔransistor)構造が採用
される。負荷用ＭＯＳＦＥＴは、ゲート電極の表面上に
ゲート絶縁膜を介在してチャネル形成領域が配置され、
このチャネル形成領域の一端側にソース領域、他端側に
ドレイン領域が接続される。ゲート電極は下層の多結晶
珪素膜で形成され、チャネル形成領域、ソース領域及び
ドレイン領域は上層の多結晶珪素膜で形成される。
【０００８】前記メモリセルは、行列状に複数個規則的
に配列され、メモリセルアレイを構成する。メモリセル
アレイの外周囲においては周辺回路が配置される。周辺
回路はメモリセルの回路動作を直接制御する直接周辺回
路、この直接周辺回路の回路動作を制御する間接周辺回
路の夫々を主体に構成される。直接周辺回路としてはデ
コーダ回路、ドライバー回路、センスアンプ回路等を含
む。間接周辺回路としては入出力回路、アドレスバッフ
ァ回路等を含む。前記周辺回路は、低消費電力化及び回
路動作の高速化を主目的として、相補型ＭＯＳＦＥＴを
主体に構成される。
【０００９】
【発明が解決しようとする課題】本発明者は、ＳＲＡＭ
の開発に先立ち、以下の問題点を見出した。
【００１０】（１）ＳＲＡＭは、ｐ型半導体基板で構成
され、アンダーシュート対策を主目的として、ｎ型ウエ
ル分離領域の主面にｐ型ウエル領域を構成する２重ウエ
ル構造を採用し、このｎ型ウエル分離領域内のｐ型ウエ
ル領域の主面にメモリセルアレイが配置される。２重ウ
エル構造は、ｎ型ウエル分離領域の断面構造がｐ型ウエ
ル領域を含む２重の拡散領域で構成されることからこの
ように呼ばれるが、ｎ型ウエル分離領域の外周囲にｎ型
ウエル領域が配置される場合はこのｎ型ウエル領域を含
めて３重ウエル構造と呼ばれる。前述の２重ウエル構造
はｐ型半導体基板、ｎ型ウエル分離領域、ｐ型ウエル領
域の夫々の間のｐｎ接合部にポテンシャルバリア領域を
形成できる。つまり、ｐ型半導体基板にα線が入射し、
このα線の入射で少数キャリアが発生した場合、この少
数キャリアはメモリセルアレイが配置されたｐ型ウエル
領域への侵入が阻止されるので、α線ソフトエラー耐性
の高いＳＲＡＭが構成できる。
【００１１】ＳＲＡＭにｎ型半導体基板を採用した場合
は、ｎ型半導体基板とメモリセルアレイが配置されるｐ
型ウエル領域との間に１つのｐｎ接合部しか形成できな
いので、ｎ型半導体基板に少数キャリアが発生すると、
ｐ型ウエル領域への少数キャリアの侵入が予測され、α
線ソフトエラー耐性が若干低下すると考えられる。
【００１２】前記ｎ型ウエル分離領域内のｐ型ウエル領
域、ｎ型ウエル分離領域外のｐ型ウエル領域の夫々は、
ＳＲＡＭの製造プロセス上、製造プロセスの工程数の増
加を避ける目的で同一工程において形成される。
【００１３】しかしながら、前記ｎ型ウエル分離領域内
のｐ型ウエル領域の表面の不純物濃度はｎ型ウエル分離
領域の表面の不純物濃度で低下され（食われ）、このｐ
型ウエル領域の表面の不純物濃度がｎ型ウエル分離領域
外のｐ型ウエル領域の表面の不純物濃度に比べて低下す
る。このため、メモリセルの転送用ＭＯＳＦＥＴ、駆動
用ＭＯＳＦＥＴの夫々のしきい値電圧が低下し、ノイズ
マージンが劣化するので（メモリセルに記憶された情報
がノイズで反転する確率が高くなるので）、ＳＲＡＭの
情報保持特性が劣化する。
【００１４】また、前記問題点を解決するために、ｐ型
ウエル領域の表面の不純物濃度を全体的に高く設定する
と、ｎ型ウエル分離領域外のｐ型ウエル領域の表面の不
純物濃度が高くなる。このため、このｐ型ウエル領域の
主面に配置される周辺回路のｎチャネル型ＭＯＳＦＥＴ
のしきい値電圧が逆に上昇し、スイッチング動作速度が
低下するので、ＳＲＡＭの回路動作速度が劣化する。
【００１５】（２）前述の問題点（１）に記載されるｎ
型ウエル分離領域はｐ型ウエル領域、ｎ型ウエル領域の
夫々の拡散深さに比べて深く拡散されるので、ｎ型ウエ
ル分離領域の表面の不純物濃度が低下する。このため、
ｎ型ウエル分離領域の表面の不純物濃度が低下した領域
において、ｎ型ウエル分離領域内のｐ型ウエル領域とｐ
型半導体基板との間の絶縁耐圧が劣化する。
【００１６】（３）前記ＳＲＡＭのメモリセルの負荷用
ＭＯＳＦＥＴはゲート電極の表面上にゲート絶縁膜を介
在してチャネル形成領域、ソース領域及びドレイン領域
が配置される。ゲート電極は、多結晶珪素膜を堆積後
に、微細加工を目的として異方性エッチングによるパタ
ーンニングを施して形成される。ゲート絶縁膜は、膜厚
の均一化を主目的として、ＣＶＤ法で堆積した酸化珪素
膜又はそれを主体とする積層膜が使用される。
【００１７】しかしながら、前記負荷用ＭＯＳＦＥＴの
ゲート電極の表面の上面と側面との間の角部の形状が異
方性エッチングに基づき鋭い形状に形成される。特に、
負荷用ＭＯＳＦＥＴはＳＯＩ構造が採用され、下地の段
差形状が存在する領域上にゲート電極が形成されるの
で、下地の段差形状にゲート電極の端部が位置する場合
にはゲート電極の表面の角部の形状は鋭角を有する鋭い
形状に形成される。このため、ゲート電極の表面の角部
において電界集中が発生し、若しくはゲート電極の表面
の角部に沿って形成されたゲート絶縁膜の膜質が劣化
し、負荷用ＭＯＳＦＥＴのゲート絶縁膜の絶縁耐圧が著
しく劣化する。
【００１８】また、最悪の場合、負荷用ＭＯＳＦＥＴの
ゲート電極とソース領域若しくはドレイン領域との間に
短絡が発生する。つまり、メモリセルの一方の負荷用Ｍ
ＯＳＦＥＴのドレイン領域に結線される情報蓄積ノード
に電源電圧が供給されるとともに、本来供給しないはず
の他方の負荷用ＭＯＳＦＥＴのドレイン領域に結線され
る情報蓄積ノードに電源電圧が供給され、スタンバイ電
流不良が発生する。
【００１９】（４）前記ＳＲＡＭのメモリセルの駆動用
ＭＯＳＦＥＴのドレイン領域（情報蓄積ノードに相当す
る）には負荷用ＭＯＳＦＥＴのドレイン領域が接続され
る。この駆動用ＭＯＳＦＥＴのドレイン領域と負荷用Ｍ
ＯＳＦＥＴのドレイン領域との間の接続に際してはメモ
リセル内の他の負荷用ＭＯＳＦＥＴのゲート電極から引
き出された電極（同一層の多結晶珪素膜）を介在して行
われる。駆動用ＭＯＳＦＥＴのドレイン領域、電極の夫
々の接続は駆動用ＭＯＳＦＥＴのドレイン領域の主面上
を被覆する層間絶縁膜に形成された開口（接続孔）を通
して行われる。
【００２０】この駆動用ＭＯＳＦＥＴのドレイン領域へ
の電極の接続構造は以下の製造プロセスにより形成され
る。まず、ｐ型半導体基板のｎ型ウエル分離領域内に形
成されたｐ型ウエル領域の（１００）結晶面に設定され
た主面に駆動用ＭＯＳＦＥＴを形成する。次に、この駆
動用ＭＯＳＦＥＴのドレイン領域の主面上に層間絶縁膜
を形成する。層間絶縁膜はＣＶＤ法で堆積した酸化珪素
膜で形成される。次に、前記層間絶縁膜の駆動用ＭＯＳ
ＦＥＴのドレイン領域の主面上に開口を形成する。次
に、層間絶縁膜の表面上の全面に一部において開口を通
してドレイン領域の主面に接触する多結晶珪素層を形成
する。多結晶珪素膜はＣＶＤ法で堆積され、この多結晶
珪素膜にはその堆積中又はその堆積後に抵抗値を低減す
るｎ型不純物が導入される。次に、前記多結晶珪素膜に
パターンニングを施し、このパターンニングされた電極
に結晶化を目的として熱処理を施すことにより、負荷用
ＭＯＳＦＥＴのゲート電極及び前述の電極を形成する。
【００２１】しかしながら、前記駆動用ＭＯＳＦＥＴの
ドレイン領域の主面に接続される電極は多結晶珪素膜の
パターンニング後に結晶化を目的とした熱処理が施され
るので、熱処理後の冷却によって電極に体積収縮が発生
する。この電極の体積収縮に基づく応力は、電極の多結
晶珪素膜と層間絶縁膜の酸化珪素膜との間に熱膨張係数
差が存在するので、層間絶縁膜の開口端であって駆動用
ＭＯＳＦＥＴのドレイン領域の主面に集中する。このた
め、このドレイン領域の主面からドレイン領域とｐ型ウ
エル領域とのｐｎ接合部を横切って結晶欠陥が発生する
ので、メモリセルの情報蓄積ノードのリーク電流量が増
大し、ＳＲＡＭのスタンバイ電流量が増大する。また、
ＳＲＡＭのメモリセルの情報保持特性が劣化する。前述
の結晶欠陥は、ｐ型ウエル領域の主面が（１００）結晶
面に設定されるので、（１１１）結晶面に沿って発生す
ることが、本発明者によって確認されている。
【００２２】（５）前記ＳＲＡＭのメモリセルの転送用
ＭＯＳＦＥＴ、周辺回路のｎチャネル型ＭＯＳＦＥＴの
夫々はＬＤＤ構造が採用される。ＬＤＤ構造が採用され
るＭＯＳＦＥＴは以下の製造プロセスにより形成され
る。
【００２３】まず、ｐ型ウエル領域の主面上にゲート絶
縁膜を介在してゲート電極を形成する。次に、前記ゲー
ト電極若しくはこのゲート電極をパターンニングするマ
スクを使用し、ｐ型ウエル領域の主面に低い不純物濃度
でｎ型不純物を導入する。次に、前記ゲート電極のゲー
ト長方向の側壁にサイドウォールスペーサを形成する。
サイドウォールスペーサは、ＣＶＤ法で全面に酸化珪素
膜を堆積し、この堆積した膜厚に相当する分、酸化珪素
膜の全面に異方性エッチングを施すことにより、ゲート
電極の側壁だけに形成できる。次に、前記サイドウォー
ルスペーサ及びゲート電極をマスクとして使用し、ｐ型
ウエル領域の主面に高い不純物濃度でｎ型不純物を導入
する。ｎ型不純物の導入はいずれの場合も不純物濃度の
制御性が高いイオン打込みで行われる。次に、前述の導
入されたｎ型不純物に引き伸し拡散を施し、ＬＤＤ構造
を採用するＭＯＳＦＥＴの低い不純物濃度のｎ型半導体
領域及び高い不純物濃度のｎ型半導体領域を形成する。
【００２４】しかしながら、前記ＬＤＤ構造を採用する
ＭＯＳＦＥＴはＳＲＡＭの製造プロセス中の温度サイク
ルによってゲート電極に体積収縮が発生する。このゲー
ト電極の体積収縮は、ゲート電極の側壁のサイドウォー
ルスペーサの開放端（ゲート電極の側壁に接触する側と
反対側）において、ソース領域、ドレイン領域の夫々の
主面に応力集中を発生する。また、このソース領域、ド
レイン領域の夫々の主面の応力集中が発生する部分は、
特に高い不純物濃度のｎ型不純物がイオン打込みで導入
されるので、ｎ型不純物の導入に基づくダメージが発生
する。このため、このソース領域、ドレイン領域の夫々
の主面からｐ型ウエル領域との間のｐｎ接合部を横切っ
て結晶欠陥が発生する。メモリセルの転送用ＭＯＳＦＥ
Ｔにおいて、ソース領域又はドレイン領域がメモリセル
の情報蓄積ノードとして使用される場合は、情報蓄積ノ
ードのリーク電流量が増大し、ＳＲＡＭのスタンバイ電
流量が増大する。また、ＳＲＡＭのメモリセルの情報保
持特性が劣化する。前述の問題点（４）と同様に、結晶
欠陥は（１１１）結晶面に沿って発生することが、本発
明者によって確認されている。
【００２５】本発明の目的は、以下のとおりである。
【００２６】（１）２重ウエル構造（又は３重ウエル構
造）を採用する半導体集積回路装置において、ウエル分
離領域内のウエル領域の主面に配置された回路の動作上
の信頼性の向上を図り、かつウエル分離領域外のウエル
領域の主面に配置された回路の動作速度の高速化を図
る。
【００２７】（２）ウエル分離領域内のウエル領域にメ
モリセルが配置されるＳＲＡＭを有する半導体集積回路
装置において、前記ＳＲＡＭの情報保持特性の向上を図
る。
【００２８】（３）２重ウエル構造を採用する半導体集
積回路装置において、集積度の向上を図る。
【００２９】（４）２重ウエル構造を採用する半導体集
積回路装置において、ウエル分離領域内のウエル領域と
基板との間の耐圧の向上を図る。
【００３０】（５）２重ウエル構造を採用する半導体集
積回路装置において、製造プロセスの工程数を削減す
る。
【００３１】（６）ＳＯＩ構造を採用するＭＩＳＦＥＴ
（Ｍetal Ｉnsulator ＳemiconductorＦield Ｅffect
Ｔransistor）を有する半導体集積回路装置において、
前記ＭＩＳＦＥＴのゲート絶縁膜の絶縁耐圧の向上を図
る。
【００３２】（７）前記目的（６）を達成するととも
に、前記ＭＩＳＦＥＴのゲート絶縁膜の膜厚の制御性の
向上を図る。
【００３３】（８）前記目的（６）を達成するととも
に、前記半導体集積回路装置の製造プロセスの工程数を
削減する。
【００３４】（９）前記目的（６）を達成するととも
に、前記半導体集積回路装置の表面の平担化を図る。
【００３５】（１０）ＳＯＩ構造を採用するＭＩＳＦＥ
Ｔでメモリセルを構成するＳＲＡＭを有する半導体集積
回路装置において、スタンバイ電流不良を防止する。
【００３６】（１１）ＭＩＳＦＥＴのソース領域又はド
レイン領域に電極が接続される半導体集積回路装置にお
いて、前記接続領域の結晶欠陥の発生を防止する。
【００３７】（１２）ＭＩＳＦＥＴのソース領域又はド
レイン領域に電極が接続される半導体集積回路装置にお
いて、製造プロセスの工程数を削減する。
【００３８】（１３）メモリセルの駆動用ＭＩＳＦＥＴ
のドレイン領域に負荷素子が接続されるＳＲＡＭを有す
る半導体集積回路装置において、低消費電力化を図る。
【００３９】（１４）メモリセルの駆動用ＭＩＳＦＥＴ
のドレイン領域に負荷素子が接続されるＳＲＡＭを有す
る半導体集積回路装置において、前記メモリセルの情報
保持特性の向上を図る。
【００４０】（１５）ＭＩＳＦＥＴのゲート電極の側壁
にサイドウォールスペーサが形成され、このサイドウォ
ールスペーサをマスクとしてソース領域、ドレイン領域
の夫々を形成する半導体集積回路装置において、前記Ｍ
ＩＳＦＥＴのソース領域、ドレイン領域の夫々に発生す
る結晶欠陥の発生を防止する。
【００４１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００４２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
【００４３】（１）第１導電型の半導体基板の主面の第
１領域に第２導電型の第１半導体領域が構成され、前記
半導体基板の主面の第２領域に第１導電型で形成されか
つ前記半導体基板に比べて不純物濃度が高い第２半導体
領域が構成されるとともに、前記第１半導体領域の主面
に第１導電型の第３半導体領域が構成され、前記第２半
導体領域、第３半導体領域の夫々の主面に夫々第１導電
型チャネルＭＩＳＦＥＴが構成される半導体集積回路装
置において、前記第３半導体領域の表面の不純物濃度
が、前記第２半導体領域の表面の不純物濃度と同等又は
それに比べて高く設定される。
【００４４】（２）前記手段（１）に記載される半導体
集積回路装置はＳＲＡＭが搭載され、前記第１半導体領
域の主面の第３半導体領域の主面に構成される第１導電
型チャネルＭＩＳＦＥＴはＳＲＡＭのメモリセルのフリ
ップフロップ回路を構成し、前記第２半導体領域の主面
に構成される第１導電型チャネルＭＩＳＦＥＴは前記Ｓ
ＲＡＭのメモリセルを直接若しくは間接に駆動する周辺
回路を構成する。
【００４５】（３）前記手段（１）又は手段（２）に記
載される第３半導体領域は前記第１半導体領域に対して
自己整合で構成される。
【００４６】（４）第１導電型の半導体基板の主面の第
１領域に第２導電型の第１半導体領域が構成され、前記
半導体基板の主面の第２領域に第１導電型で形成されか
つ前記半導体基板に比べて不純物濃度が高い第２半導体
領域が構成されるとともに、前記第１半導体領域の主面
に第１導電型の第３半導体領域が構成される半導体集積
回路装置において、前記第１半導体領域の主面の前記第
３半導体領域の外周囲に沿った領域に、第２導電型で形
成されかつ第１半導体領域の不純物濃度に比べて不純物
濃度が高い第４半導体領域を構成する。
【００４７】（５）第１導電型の半導体基板の主面の第
１領域に第２導電型の第１半導体領域が構成され、前記
半導体基板の主面の第２領域に第１導電型で形成されか
つ前記半導体基板に比べて不純物濃度が高い第２半導体
領域が構成されるとともに、前記第１半導体領域の主面
に第１導電型の第３半導体領域が構成される半導体集積
回路装置の形成方法において、前記半導体基板の主面
上に前記第１領域が開口された第１マスクを形成する工
程、前記第１マスクを使用し、前記半導体基板の主面
に第２導電型の第１不純物を導入し、この第１不純物を
拡散し、前記第２導電型の第１半導体領域を形成する工
程、前記第１マスクを使用し、前記第１半導体領域の
主面に第１導電型の第２不純物を導入する工程、前記
第１マスクを除去し、前記半導体基板の主面上に前記第
２領域が開口された第２マスク、又は前記第２領域及び
第１領域が開口された第２マスクを形成する工程、前
記第２マスクを使用し、前記半導体基板の主面に第１導
電型の第３不純物を導入し、この第３不純物、前記第２
不純物の夫々を拡散し、第２半導体領域、第３半導体領
域の夫々を形成する工程の夫々を具備する。
【００４８】（６）第１導電型の半導体基板の主面の第
１領域に第２導電型の第１半導体領域が構成され、前記
半導体基板の主面の第２領域に第１導電型で形成されか
つ前記半導体基板に比べて不純物濃度が高い第２半導体
領域が構成されるとともに、前記第１半導体領域の主面
に第１導電型の第３半導体領域が構成される半導体集積
回路装置の形成方法において、前記半導体基板の主面
上に前記第１領域が開口された第１マスクを形成する工
程、前記第１マスクを使用し、前記半導体基板の主面
に第２導電型の第１不純物を導入するとともに、第１導
電型で形成されかつ前記第１不純物に対して拡散速度が
遅い第２不純物を導入する工程、前記第１マスクを除
去し、前記半導体基板の主面上に前記第２領域が開口さ
れた第２マスク、又は前記第２領域及び第１領域が開口
された第２マスクを形成する工程、前記第２マスクを
使用し、前記半導体基板の主面に第１導電型の第３不純
物を導入し、この第３不純物、前記第１不純物、第２不
純物の夫々を拡散し、第２半導体領域、第１半導体領
域、第３半導体領域の夫々を形成する工程の夫々を具備
する。
【００４９】（７）チャネル形成領域又はゲート電極の
表面上に、ゲート絶縁膜を介在し、前記チャネル形成領
域又はゲート電極を横切るゲート電極又はチャネル形成
領域が構成されるＭＩＳＦＥＴを有する半導体集積回路
装置の形成方法において、基板上の全面に半導体層又
はゲート電極層を堆積し、この半導体層又はゲート電極
層にパターンニングを施し、チャネル形成領域又はゲー
ト電極を形成する工程、前記チャネル形成領域又はゲ
ート電極の膜厚の一部をその表面から酸化し若しくは窒
化し、自然酸化珪素膜の膜厚に比べて厚い膜厚の酸化膜
若しくは窒化膜を形成するとともに、前記チャネル形成
領域又はゲート電極の表面の角部の形状を緩和する工
程、前記チャネル形成領域又はゲート電極の表面上に
ゲート絶縁膜を形成する工程、前記チャネル形成領域
又はゲート電極の表面の上側及び側面に、前記ゲート絶
縁膜を介在し、前記チャネル形成領域又はゲート電極を
横切るゲート電極又はチャネル形成領域を形成する工程
の夫々を具備する。
【００５０】（８）前記手段（７）に記載される工程
のゲート絶縁膜を形成する工程は、工程のチャネル形
成領域又はゲート電極の表面の酸化膜若しくは窒化膜を
除去した後に、チャネル形成領域又はゲート電極の表面
に新たにゲート絶縁膜を形成する工程である。
【００５１】（９）前記手段（７）に記載される工程
のゲート絶縁膜を形成する工程は、工程のチャネル形
成領域又はゲート電極の表面の酸化膜若しくは窒化膜で
ゲート絶縁膜を形成する工程、又はその酸化膜若しくは
窒化膜の表面上に新たに絶縁膜を堆積した複合膜でゲー
ト絶縁膜を形成する工程である。
【００５２】（１０）チャネル形成領域又はゲート電極
の表面上に、ゲート絶縁膜を介在し、前記チャネル形成
領域又はゲート電極を横切るゲート電極又はチャネル形
成領域が構成されるＭＩＳＦＥＴを有する半導体集積回
路装置の形成方法において、基板上の全面に半導体層
又はゲート電極層を堆積し、この半導体層又はゲート電
極層にパターンニングを施し、チャネル形成領域又はゲ
ート電極を形成する工程、前記チャネル形成領域又は
ゲート電極の側面にサイドウォールスペーサを形成する
工程、前記チャネル形成領域又はゲート電極の膜厚の
一部をその表面から酸化し若しくは窒化し、自然酸化珪
素膜の膜厚に比べて厚い膜厚の酸化膜若しくは窒化膜を
形成するとともに、前記チャネル形成領域又はゲート電
極の表面の角部の形状を緩和する工程、前記チャネル
形成領域又はゲート電極の表面上にゲート絶縁膜を形成
する工程、前記チャネル形成領域又はゲート電極の表
面の上側及び側面に、前記ゲート絶縁膜を介在し、前記
チャネル形成領域又はゲート電極を横切るゲート電極又
はチャネル形成領域を形成する工程の夫々を具備する。
【００５３】（１１）前記手段（７）乃至手段（１０）
のいずれかに記載される半導体集積回路装置はＳＲＡＭ
が搭載され、前記ＭＩＳＦＥＴはＳＲＡＭのメモリセル
のフリップフロップ回路の負荷用ＭＩＳＦＥＴを構成す
る。
【００５４】（１２）第１導電型の第１半導体領域の主
面に形成された第２導電型の第２半導体領域の主面に、
この第２半導体領域の主面上の絶縁膜に形成された開口
を通して珪素膜が接続される半導体集積回路装置の製造
方法において、前記第１導電型の第１半導体領域の主
面に第２導電型の第２半導体領域を形成する工程、前
記第２半導体領域の主面上に絶縁膜を形成する工程、
前記絶縁膜の第２半導体領域上に開口を形成するととも
に、前記開口内に相当する領域であって第１半導体領域
の主面に前記第２半導体領域と同一導電型でかつ第２半
導体領域に比べて深い接合深さを有する第３半導体領域
を形成する工程、前記絶縁膜上の全面にこの絶縁膜に
形成された開口を通して第２半導体領域、第３半導体領
域の夫々の主面に接触する珪素膜をＣＶＤ法で堆積し、
この珪素膜にパターンニングを施し、電極又は配線を形
成する工程の夫々を具備する。
【００５５】（１３）第１導電型の第１半導体領域の主
面に形成された第２導電型の第２半導体領域の主面に、
この第２半導体領域の主面上の絶縁膜に形成された開口
を通して珪素膜が接続される半導体集積回路装置の製造
方法において、前記第１導電型の第１半導体領域の主
面に第２導電型の第２半導体領域を形成する工程、前
記第２半導体領域の主面上に絶縁膜を形成する工程、
前記絶縁膜の第２半導体領域上に開口を形成する工程、
前記絶縁膜上の全面にこの絶縁膜に形成された開口を
通して第２半導体領域の主面に接触する珪素膜を堆積す
る工程、前記珪素膜の結晶化を行う高温度アニールを
行う工程、前記珪素膜にパターンニングを施し、電極
又は配線を形成する工程の夫々を具備する。
【００５６】（１４）前記手段（１２）又は手段（１
３）に記載される半導体集積回路装置はＳＲＡＭが搭載
され、前記第２半導体領域は前記ＳＲＡＭのメモリセル
のフリップフロップ回路の駆動用ＭＩＳＦＥＴのドレイ
ン領域であり、前記電極は電源電圧に接続される。
【００５７】（１５）ＭＩＳＦＥＴを有する半導体集積
回路装置の製造方法において、第１導電型の半導体領
域の主面上にゲート絶縁膜を介在してゲート電極を形成
する工程、前記ゲート電極のゲート長方向の側壁に絶
縁性を有するサイドウォールスペーサを形成する工程、
少なくとも前記サイドウォールスペーサの表面上を被
覆するマスクを形成する工程、前記第１導電型の半導
体領域の主面の前記ゲート電極、サイドウォールスペー
サ及びマスク以外の領域に第２導電型の不純物をイオン
打込みで導入するとともに、この第２導電型の不純物で
第２導電型のソース領域、ドレイン領域の夫々を形成
し、ＭＩＳＦＥＴを形成する工程の夫々を具備する。
【００５８】
【作用】上述した手段（１）によれば、以下の作用効果
が得られる。 （１）前記第１半導体領域の主面に構成される第３半導
体領域の表面の不純物濃度が高く設定され（第１半導体
領域の不純物濃度で表面の不純物濃度が低下する分、第
３半導体領域の表面の不純物濃度を高める方向に補正さ
れ）、この第３半導体領域の主面の第１導電型チャネル
ＭＩＳＦＥＴのしきい値電圧を高められるので、前記第
１導電型チャネルＭＩＳＦＥＴのカットオフ電流を低減
でき、半導体集積回路装置のリーク電流の低減が図れ
る。 （２）前記第２半導体領域の表面の不純物濃度が前記第
１半導体領域の主面に構成される第３半導体領域の表面
の不純物濃度に対して独立に低く設定され、この第２半
導体領域の主面の第１導電型チャネルＭＩＳＦＥＴのし
きい値電圧を低くできるので、前記第１導電型チャネル
ＭＩＳＦＥＴのスイッチング動作速度を速め、半導体集
積回路装置の回路動作上の高速化が図れる。
【００５９】上述した手段（２）によれば、前記手段
（１）の作用効果の他に、以下の作用効果が得られる。 （１）前記メモリセルのフリップフロップ回路（情報蓄
積部）の情報蓄積ノードに蓄積された情報のリークが低
減され反転が防止できるので、ＳＲＡＭの情報保持特性
の向上が図れる。 （２）前記周辺回路の回路動作速度を速くでき、メモリ
セルの情報書込み動作速度、情報読出し動作速度のいず
れも速くでき（アクセスタイムの高速化が図れ）るの
で、ＳＲＡＭの回路動作上の高速化が図れる。
【００６０】上述した手段（３）によれば、前記手段
（１）又は手段（２）の作用効果の他に、前記第１半導
体領域の配置位置に対する前記第３半導体領域の配置位
置が、製造プロセス上のマスク合せ余裕寸法に相当する
分、縮小できるので、半導体基板の主面上での無駄な領
域を排除し、半導体集積回路装置の集積度の向上が図れ
る。
【００６１】上述した手段（４）によれば、前記第１半
導体領域の主面の前記第３半導体領域の外周囲の不純物
濃度（この部分は第１半導体領域の拡散で不純物濃度が
低下する）が第４半導体領域で高められ、第１半導体領
域と第３半導体領域とのｐｎ接合部から第１半導体領域
中に伸びる空乏領域の伸びを低減できるので、前記第１
半導体領域の主面の第３半導体領域と半導体基板との間
の接合耐圧の向上が図れる。この接合耐圧が向上すれ
ば、前記第１半導体領域の主面の第３半導体領域と半導
体基板との間の離隔寸法、つまり第１半導体領域の主面
の第３半導体領域の外周囲の占有面積を縮小できるの
で、半導体基板の主面上での無駄な領域を排除し、半導
体集積回路装置の集積度の向上が図れる。
【００６２】上述した手段（５）によれば、以下の作用
効果が得られる。 （１）前記半導体基板の主面の第１領域に第１半導体領
域を形成する第１マスクを使用し、前記第３半導体領域
を形成した（第１不純物を導入する第１マスクを使用し
て第２不純物を導入した）ので、前記第３半導体領域を
形成するマスクを形成する工程に相当する分、半導体集
積回路装置の製造プロセスの工程数を削減できる。 （２）前記半導体基板の主面の第２領域に導入された第
３不純物を拡散し、第２半導体領域を形成する工程を利
用し、第１領域に導入された第２不純物を拡散し、第３
半導体領域を形成したので、前記第２不純物を拡散し第
３半導体領域を形成する工程に相当する分、半導体集積
回路装置の製造プロセスの工程数を削減できる。 （３）前記半導体基板の主面の第１領域の第１半導体領
域の主面に形成される第３半導体領域、第２領域の第２
半導体領域の夫々が別々の工程で形成されるので、前記
第３半導体領域、第２半導体領域の夫々の不純物濃度を
夫々独立に制御できる。 （４）前記半導体基板の主面の第１領域に第１半導体領
域を形成する第１マスクを使用し、前記第３半導体領域
を形成した（同一の第１マスクを使用し、第１半導体領
域、第３半導体領域の夫々を形成した）ので、前記第１
半導体領域の配置位置に対して前記第３半導体領域の配
置位置が自己整合で形成され、前記第１半導体領域の配
置位置に対する前記第３半導体領域の配置位置が製造プ
ロセス上のマスク合せ余裕寸法に相当する分縮小でき
る。
【００６３】上述した手段（６）によれば、前記手段
（５）の作用効果の他に、以下の作用効果が得られる。 （１）前記半導体基板の主面の第２領域に導入された第
３不純物を拡散し、第２半導体領域を形成する工程を利
用し、第１領域に導入された第１不純物を拡散し、第１
半導体領域を形成するとともに、第１領域に導入された
第２不純物を拡散し、第３半導体領域を形成したので、
前記第１不純物、第２不純物の夫々を拡散し第１半導体
領域、第３半導体領域の夫々を形成する工程に相当する
分、半導体集積回路装置の製造プロセスの工程数を削減
できる。 （２）前記第２不純物の拡散速度は第１不純物の拡散速
度に比べて遅いので、この拡散速度差を利用し、第１不
純物の拡散で形成される第１半導体領域の主面に第２不
純物の拡散で形成される第３半導体領域を形成できる。
【００６４】上述した手段（７）によれば、以下の作用
効果が得られる。 （１）前記下層に相当する半導体層又はゲート電極層を
パターンニングした際に発生するＭＩＳＦＥＴのチャネ
ル形成領域又はゲート電極の表面の角部の形状が表面の
酸化又は窒化で緩和される。 （２）前記作用効果（１）の結果、前記ＭＩＳＦＥＴの
下層のチャネル形成領域又はゲート電極の表面の角部で
の電界集中を低減できるので、ＭＩＳＦＥＴのゲート絶
縁膜の前記角部の領域での絶縁耐圧の劣化を防止でき
る。 （３）また、前記作用効果（１）の結果、前記ＭＩＳＦ
ＥＴの下層のチャネル形成領域又はゲート電極の表面の
角部での膜質の劣化を防止できるので、ＭＩＳＦＥＴの
ゲート絶縁膜の前記角部の領域での絶縁耐圧の劣化を防
止できる。
【００６５】上述した手段（８）によれば、前記チャネ
ル形成領域又はゲート電極の表面に形成された酸化膜若
しくは窒化膜に対して独立の工程で新たにゲート絶縁膜
を形成するので、前記ゲート絶縁膜の膜厚の制御性を向
上できる。
【００６６】上述した手段（９）によれば、前記ゲート
絶縁膜を形成する工程に際して、前段の工程で形成さ
れたチャネル形成領域又はゲート電極の表面の酸化膜若
しくは窒化膜を除去しないので、この除去工程に相当す
る分、半導体集積回路装置の製造プロセスの工程数を削
減できる。
【００６７】上述した手段（１０）によれば、前記手段
（７）の作用効果の他に、前記下層に相当する半導体層
又はゲート電極層をパターンニングした際に発生するＭ
ＩＳＦＥＴのチャネル形成領域又はゲート電極の側面の
段差形状がサイドウォールスペーサで緩和される。
【００６８】上述した手段（１１）によれば、前記ＳＲ
ＡＭのメモリセルのフリップフロップ回路の負荷用ＭＩ
ＳＦＥＴにおいて、ゲート電極とチャネル形成領域（又
はソース領域若しくはドレイン領域）との間の短絡を防
止できるので、スタンバイ電流不良を防止できる。
【００６９】上述した手段（１２）によれば、以下の作
用効果が得られる。 （１）前記工程の珪素膜の堆積中の際の高温度アニー
ル又は珪素膜の堆積後に行われる高温度アニール（いず
れもアルミニウムの融点よりも高い温度のアニール）後
の冷却に基づく珪素膜の体積収縮で発生する、前記絶縁
膜の開口端から前記第１半導体領域と第２半導体領域と
の間のｐｎ接合部を横切る結晶欠陥を、第３半導体領域
内に取り込むことができる。 （２）前記工程の絶縁膜に開口を形成するマスク、第
３半導体領域を形成する不純物の打込みマスクの夫々を
兼用できるので、前記不純物の打込みマスクに相当する
分、マスク形成工程を削減でき、半導体集積回路装置の
製造プロセスの工程数を削減できる。
【００７０】上述した手段（１３）によれば、以下の作
用効果が得られる。 （１）前記工程で絶縁膜上の全面に珪素膜を堆積した
後、工程の珪素膜にパターンニングを施す前に、この
珪素膜に結晶化を目的する高温度アニールを施し、この
珪素膜が冷却するときの体積収縮に基づく応力を珪素膜
の全体に分散し、前記第２半導体領域の主面であって絶
縁膜に形成された開口端に発生する前記応力の集中を低
減できるので、前記珪素膜の体積収縮で、前記絶縁膜の
開口端から前記第１半導体領域と第２半導体領域との間
のｐｎ接合部を横切る結晶欠陥が発生することを防止で
きる。 （２）前記工程の珪素膜にパターンニングを施した後
に行われていた前記工程の珪素膜の結晶化を行う高温
度アニールを行う工程を、前記工程の珪素膜を堆積し
た後、前記工程の珪素膜にパターンニングを施す工程
前に入れ変えただけなので、半導体集積回路装置の製造
プロセスの工程数の増加を防止できる。
【００７１】上述した手段（１４）によれば、以下の作
用効果が得られる。 （１）前記ＳＲＡＭのメモリセルの情報蓄積ノードに供
給される電源のリーク電流が低減できるので、ＳＲＡＭ
のスタンバイ電流の消費電力化が図れる。 （２）前記ＳＲＡＭのメモリセルの情報蓄積ノードに供
給される電源のリーク電流が低減できるので、メモリセ
ルの情報保持特性の向上が図れる。 （３）前記手段（１２）に記載されるＳＲＡＭにおい
て、メモリセルの駆動用ＭＩＳＦＥＴのドレイン領域に
第３半導体領域が付加され、この第３半導体領域に相当
する分、前記ドレイン領域の表面の電極に接続される領
域の不純物濃度を高められるので、電極（珪素膜）に導
入される抵抗値を低減する不純物の不純物濃度を下げる
ことができ（オーミック接続に必要な不純物濃度は第３
半導体領域で確保される）、電極からのドレイン領域へ
の不純物の滲みだしを低減できる。
【００７２】上述した手段（１５）によれば、前記ゲー
ト電極の体積変化（サイドウォールスペーサとの間の熱
膨張係数差が異なることに起因）でサイドウォールスペ
ーサの開放端に発生する最大応力が集中する領域に対し
て、ソース領域、ドレイン領域の夫々を形成する第２導
電型の不純物の打込みに基づくダメージが発生する領域
を前記マスクの膜厚に相当する分ずらすことができる
（最大応力集中領域、ダメージ発生領域の夫々を分散で
きる）ので、前記サイドウォールスペーサの開放端の領
域であって、前記第１半導体領域の主面、ソース領域若
しくはドレイン領域に発生する結晶欠陥、又は前記第１
半導体領域とソース領域若しくはドレイン領域との間の
ｐｎ接合部を横切り発生する結晶欠陥を防止できる。
【００７３】以下、本発明の構成について、本発明をＳ
ＲＡＭに適用した一実施例とともに説明する。
【００７４】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００７５】
【実施例】（実 施 例 １）本発明の実施例１である高
速版ＳＲＡＭの全体の概略構成を図１（チップレイアウ
ト図）で示す。
【００７６】図１に示すＳＲＡＭ（半導体ペレット）は
４〔Ｍbit〕 の大容量で構成される。このＳＲＡＭは、
図示しないが、ＤＩＰ構造，ＳＯＰ構造等、リードが封
止体の対向する２辺の夫々に夫々複数本配列されるデュ
アルインライン方式を採用する樹脂封止型半導体装置に
封止される。ＳＲＡＭは平面形状が長方形状で構成され
る。本実施例のＳＲＡＭは、長方形状の長辺（図１中、
上辺、下辺の夫々）が１７.４１〔ｍｍ〕、短辺（図１
中、右辺、左辺の夫々）が７.５５〔ｍｍ〕で夫々構成
される。
【００７７】前記ＳＲＡＭの回路システム搭載面の中央
領域、具体的には長方形状の互いに対向する２つの長辺
の中央領域であって左側の短辺から右側の短辺に向って
（以下、Ｘ方向という。又上側の長辺から下側の長辺に
向う方向はＹ方向という。）、複数個の外部端子（ボン
ディングパッド）ＢＰが配置される。この外部端子ＢＰ
は前述のリードの内部リード（インナーリード）に電気
的に接続される。複数個の外部端子ＢＰの夫々には、例
えばアドレス信号、チップセレクト信号、アウトプット
イネーブル信号、ライトイネーブル信号、入出力データ
信号の夫々が印加される。また、外部端子ＢＰには電源
電圧Ｖcc、基準電圧Ｖssの夫々が印加される（ＳＲＡＭ
の外部から電源が供給される）。電源電圧Ｖccは例えば
回路の動作電圧５〔Ｖ〕、基準電圧Ｖssは例えば回路の
接地電圧０〔Ｖ〕である。
【００７８】前記ＳＲＡＭは電源電圧変換回路（降圧電
源回路又はレギュレータ）ＶＲＣが搭載される。電源電
圧変換回路ＶＲＣは、ＳＲＡＭの外部から供給される電
源電圧Ｖcc（５〔Ｖ〕）をＳＲＡＭの内部において降圧
し、低消費電力化を主目的として、ＳＲＡＭの周辺回路
の一部に降圧された降圧電源電圧Ｖddを供給する。電源
電圧Ｖddは本実施例のＳＲＡＭにおいて４〔Ｖ〕が使用
される。電源電圧変換回路ＶＲＣは、ＳＲＡＭの回路シ
ステム搭載面に２個搭載され、左側の短辺の中央領域、
右側の短辺の中央領域の夫々に近接した位置において、
夫々が配置される。
【００７９】前記ＳＲＡＭの回路システム搭載面の複数
個配列された外部端子ＢＰの上側、下側の夫々の領域に
は、アドレスバッファ回路、プリデコーダ回路等、周辺
回路のうち間接周辺回路の一部ＲＣが夫々配置される。
この間接周辺回路ＲＣは、図２（Ｂ）（電源供給系統を
示すブロック回路図）に示すように、電源電圧変換回路
ＶＲＣで降圧された降圧電源電圧Ｖddが供給される。間
接周辺回路ＲＣ以外の間接周辺回路及び直接周辺回路を
含む周辺回路、具体的にはデコーダ回路（Ｘデコーダ回
路ＸＤＥＣ、Ｙデコーダ回路ＹＤＥＣ）、コントロール
回路ＣＣ、センスアンプ回路ＳＡ、出力バッファ回路、
メモリセルアレイの夫々は基本的には外部からの電源電
圧Ｖccが供給される。つまり、図１中、ＳＲＡＭは、外
部端子ＢＰ、電源電圧変換回路ＶＲＣ及び間接周辺回路
ＲＣを取り囲む仮想的に作図した一点鎖線で囲まれた領
域内に配置される回路に電源電圧変換回路ＶＲＣで降圧
された降圧電源電圧Ｖddが供給される。
【００８０】図１中、ＳＲＡＭの回路システム搭載面に
おいて、長方形状の上側の長辺と間接周辺回路ＲＣとの
間に２個のメモリブロックＭＢ１及びＭＢ２が配置され
る。同様に、下側の長辺と間接周辺回路ＲＣとの間に２
個のメモリブロックＭＢ３及びＭＢ４が配置される。つ
まり、ＳＲＡＭは合計４個のメモリブロックＭＢが配置
される。メモリブロックＭＢ１、ＭＢ３の夫々は長方形
状の左側の短辺に沿ってＹ方向に順次配列され、メモリ
ブロックＭＢ２、ＭＢ４の夫々は長方形状の右側の短辺
に沿ってＹ方向に順次配列される。
【００８１】前記ＳＲＡＭの回路システム搭載面におい
て、メモリブロックＭＢ１及びＭＢ２と前記間接周辺回
路ＲＣとの間には、Ｙスイッチ回路Ｙ−ＳＷ、Ｙデコー
ダ回路ＹＤＥＣ及びセンスアンプ回路ＳＡが配置され
る。同様に、メモリブロックＭＢ３及びＭＢ４と前記間
接周辺回路ＲＣとの間にはＹスイッチ回路Ｙ−ＳＷ、Ｙ
デコーダ回路ＹＤＥＣ及びセンスアンプ回路ＳＡが配置
される。
【００８２】前記４個のメモリブロックＭＢ１〜ＭＢ４
の夫々は、図１に示すように、夫々Ｘ方向に配列された
８個のメモリマットＭＭに分割される。つまり、ＳＲＡ
Ｍは、８個のメモリマットＭＭに分割されたメモリブロ
ックＭＢが４個配置されるので、合計３２個のメモリマ
ットＭＭに分割される。前記４個のメモリブロックＭＢ
１〜ＭＢ４の夫々には、夫々、Ｘ方向に配列された左側
の４個のメモリマットＭＭと右側の４個のメモリマット
ＭＭとの間に１個のＸデコーダ回路ＸＤＥＣが配置され
る。
【００８３】また、前記メモリブロックＭＢ１とＭＢ２
との間、メモリブロックＭＢ３とＭＢ４との間の夫々に
は夫々冗長データ線（Ｙ系冗長回路）ＳＤＢが配置され
る。１個の冗長データ線ＳＤＢは、４本の冗長入出力デ
ータ線が配置され、この冗長入出力データ線に夫々４本
の冗長データ線が接続されるので、合計、１６本の冗長
データ線が配置される。また、メモリブロックＭＢ１〜
ＭＢ４の夫々のＹスイッチ回路Ｙ−ＳＷ及びＹデコーダ
回路ＹＤＥＣ側においては冗長ワード線（Ｘ系冗長回
路）ＳＷＢが配置される。冗長ワード線ＳＷＢはメモリ
ブロックＭＢ毎に夫々４本の冗長サブワード線が配置さ
れる。
【００８４】前記４個のメモリブロックＭＢ１〜ＭＢ４
のうち、１個のメモリブロックＭＢの８個に分割された
メモリマットＭＭの夫々は、図２（Ａ）（要部拡大ブロ
ック図）に示すように、Ｘ方向に配列された４個のメモ
リセルアレイＭＡＹで構成される。この４個のメモリセ
ルアレイＭＡＹの夫々はメモリマットＭＭにおいてＸ方
向に配列される。つまり、ＳＲＡＭは、４個のメモリブ
ロックＭＢ１〜ＭＢ４の夫々を夫々８個のメモリマット
ＭＭに分割し、この８個のメモリマットＭＭの夫々を夫
々４個のメモリセルアレイＭＡＹで構成したので、合計
１２８個のメモリセルアレイＭＡＹを配置する。
【００８５】前記１２８個のメモリセルアレイＭＡＹの
うち、１個のメモリセルアレイＭＡＹは、図３（要部拡
大ブロック図）に示すように、さらに４個のサブメモリ
セルアレイＳＭＡＹに分割される。この４個に分割され
たサブメモリセルアレイＳＭＡＹの夫々はＸ方向に配列
される。サブメモリセルアレイＳＭＡＹはＸ方向（ワー
ド線延在方向）に配列された１６個のメモリセルＭＣで
構成される。つまり、１個のメモリセルアレイＭＡＹ
は、Ｘ方向に１６個のメモリセルＭＣを配列したサブメ
モリセルアレイＳＭＡＹを４個配置するので、合計６４
個（６４〔bit〕）のメモリセルＭＣが配列される。ま
た、１個のメモリセルアレイＭＡＹは、Ｙ方向（相補性
データ線延在方向）に５１４個（５１４〔bit〕)のメモ
リセルＭＣが配列される。Ｙ方向に配列された５１４個
のメモリセルＭＣのうち５１２個（５１２〔bit〕)は正
規の（実際に情報を記憶する）メモリセルＭＣとして構
成され、残りの２個（２〔bit〕)は冗長用のメモリセル
ＭＣ（冗長ワード線ＳＷＢ）として構成される。
【００８６】前記図２（Ａ）及び図３に示すように、１
個のメモリマットＭＭの左側の２個のメモリセルアレイ
ＭＡＹと右側の２個のメモリセルアレイＭＡＹとの間に
はワードドライバー回路ＷＤＲが配置される。前記図１
に示すＳＲＡＭの１個のメモリブロックＭＢの合計８個
のメモリマットＭＭの夫々の合計８個のワードドライバ
ー回路ＷＤＲは、Ｘ方向において左側の４個のメモリマ
ットＭＭと右側の４個のメモリマットＭＭとの間に配置
されたＸデコーダ回路ＸＤＥＣで選択される。つまり、
１個のメモリブロックＭＢ内において、１個のＸデコー
ダ回路ＸＤＥＣは８個のメモリマットＭＭの合計８個の
ワードドライバー回路ＷＤＲのうちの１個を選択する。
【００８７】前記図３に示すように、ワードドライバー
回路ＷＤＲはメインワード線ＭＷＬを介してＸデコーダ
回路ＸＤＥＣで選択される。また、ワードドライバー回
路ＷＤＲはそれ毎に配置されたアドレス信号線ＡＬで選
択される。前記メインワード線ＭＷＬは、メモリセルア
レイＭＡＹ上をＸ方向に延在し、４個（４〔bit〕)のメ
モリセルＭＣ毎にＹ方向に複数本配置される。アドレス
信号線ＡＬは、Ｙ方向に延在し、Ｘ方向に複数本配置さ
れる。アドレス信号線ＡＬは、メモリマットＭＭにおい
て、ワードドライバー回路ＷＤＲの右側に配置された２
個のメモリセルアレイＭＡＹのメモリセルＭＣを選択す
るのに８本、左側に配置された２個のメモリセルアレイ
ＭＡＹに配置されたメモリセルＭＣを選択するのに８
本、合計１６本配置される。
【００８８】前記図２（Ａ）及び図３に示すように、メ
モリマットＭＭにおいて、ワードドライバー回路ＷＤＲ
は、４個のメモリセルアレイＭＡＹのうちの１つのメモ
リセルアレイＭＡＹ上を延在する第１ワード線ＷＬ１及
び第２ワード線ＷＬ２を選択する。第１ワード線ＷＬ１
及び第２ワード線ＷＬ２はメモリセルアレイＭＡＹ毎
（４個のサブメモリセルアレイＳＭＡＹ毎）に配置され
る。第１ワード線ＷＬ１、第２ワード線ＷＬ２の夫々は
互いに離隔し、かつ実質的に平行にＸ方向に延在する。
この第１ワード線ＷＬ１及び第２ワード線ＷＬ２はＹ方
向に配列された１個のメモリセルＭＣ毎に配置される。
つまり、１個のメモリセルＭＣには同一選択信号が印加
される２本の第１ワード線ＷＬ１及び第２ワード線ＷＬ
２が接続される。
【００８９】前記図２（Ａ）、図３の夫々に示すワード
ドライバー回路ＷＤＲの右側に配置された２個のメモリ
セルアレイＭＡＹのうち、ワードドライバー回路ＷＤＲ
に近い側のメモリセルアレイＭＡＹを延在する第１ワー
ド線ＷＬ１及び第２ワード線ＷＬ２は第２サブワード線
ＳＷＬ２を介してワードドライバー回路ＷＤＲで選択さ
れる。ワードドライバー回路ＷＤＲから遠く離れたメモ
リセルアレイＭＡＹを延在する第１ワード線ＷＬ１及び
第２ワード線ＷＬ２は第１サブワード線ＳＷＬ１を介し
てワードドライバー回路ＷＤＲで選択される。第１サブ
ワード線ＳＷＬ１、第２サブワード線ＳＷＬ２の夫々は
互いに離隔し、かつ平行にＸ方向に延在する。第１サブ
ワード線ＳＷＬ１及び第２サブワード線ＳＷＬ２は、前
記第１ワード線ＷＬ１及び第２ワード線ＷＬ２と同様
に、Ｙ方向に配列された１個のメモリセルＭＣ毎に配置
される。前記第１サブワード線ＳＷＬ１は、ワードドラ
イバー回路ＷＤＲに近い側の１個のメモリセルアレイＭ
ＡＹ上を延在し、遠く離れた他のメモリセルアレイＭＡ
Ｙに配置された第１ワード線ＷＬ１及び第２ワード線Ｗ
Ｌ２とワードドライバー回路ＷＤＲとの間を接続する。
【００９０】ワードドライバー回路ＷＤＲの左側に配置
された２個のメモリセルアレイＭＡＹの夫々には右側と
同様に第１ワード線ＷＬ１及び第２ワード線ＷＬ２が配
置される。この第１ワード線ＷＬ１及び第２ワード線Ｗ
Ｌ２は第１サブワード線ＳＷＬ１又は第２サブワード線
ＳＷＬ２を介してワードドライバー回路ＷＤＲに接続さ
れる。
【００９１】前記図２（Ａ）に示すように、メモリマッ
トＭＭにおいて、４個のメモリセルアレイＭＡＹの夫々
の上側には夫々毎に分割されたロード回路ＬＯＡＤが配
置される。４個のメモリセルアレイＭＡＹの夫々の下側
には夫々毎に分割されたＹデコーダ回路ＹＤＥＣ及びＹ
スイッチ回路Ｙ−ＳＷが配置される。また、４個のメモ
リセルアレイＭＡＹの夫々の下側には夫々毎に分割され
たセンスアンプ回路ＳＡが配置される。このセンスアン
プ回路ＳＡは、１個のメモリセルアレイＭＡＹに対して
４個配置され、４〔bit〕 の情報（４個のメモリセルＭ
Ｃに記憶された情報）を一度に出力できる。前記ワード
ドライバー回路ＷＤＲの下側にはコントロール回路ＣＣ
が配置される。また、図２（Ａ）に示すメモリマットＭ
Ｍにおいて、ワードドライバー回路ＷＤＲの左側、右側
の夫々に配置された２個のメモリセルアレイＭＡＹ間に
は、図３及び図４（要部拡大ブロック図）に示すよう
に、ウエルコンタクト領域ＰＷＣ１、メモリセルアレイ
ＭＡＹ間の連結用結線等を含むつなぎセルが配置され
る。
【００９２】前記図２（Ａ）及び図３に示すように、メ
モリマットＭＭにおいて、メモリセルアレイＭＡＹには
相補性データ線ＤＬが配置される。相補性データ線ＤＬ
は、前記メインワード線ＭＷＬ、サブワード線ＳＷＬ、
ワード線ＷＬの夫々の延在方向と交差（実質的に直交）
するＹ方向に延在する。相補性データ線ＤＬは互いに離
隔しかつ平行にＹ方向に延在する第１データ線ＤＬ１及
び第２データ線ＤＬ２の２本で構成される。この相補性
データ線ＤＬは、図３に示すように、Ｘ方向に配列され
たメモリセルＭＣ毎に配置される。相補性データ線ＤＬ
の上側の一端側は図２（Ａ）に示すロード回路ＬＯＡＤ
に接続される。相補性データ線ＤＬの下側の他端側はＹ
スイッチ回路Ｙ−ＳＷを介してセンスアンプ回路ＳＡに
接続される。
【００９３】前記ＳＲＡＭの回路システム搭載面に搭載
される直接周辺回路及び間接周辺回路を含む周辺回路、
サブメモリセルアレイＳＭＡＹに配列されるメモリセル
ＭＣの夫々は基本的に相補型ＭＩＳＦＥＴで構成され
る。具体的なＳＲＡＭの断面構造は後述するが（図６、
図１５及び図１６を参照）、ＳＲＡＭは単結晶珪素から
なるｐ- 型半導体基板（Ｐsub)１を主体に構成される。
本実施例において、ＳＲＡＭはｐ- 型半導体基板１の回
路システム搭載面となる主面が（１００）結晶面（結晶
学的に等価となる結晶面も含む）に設定される。また、
ｐ- 型半導体基板１は、主面の（１００）結晶面の面方
位を所定の面方位例えば〔０１０〕面方位（結晶学的に
等価となる面方位も含む）の方向に ２.５度以上１５度
以下に傾けた、所謂オフアングルウエーハから形成され
る。本実施例のＳＲＡＭにおいては４度オフアングルウ
エーハからｐ- 型半導体基板１が形成される。
【００９４】前記図３及び図４に破線で囲み符号３ｉを
付けて示すように、メモリセルアレイＭＡＹが配置され
る領域において、ｐ- 型半導体基板１の主面部にはｎ-
型ウエル分離領域（Ｎiso)３ｉが配置される。ｎ- 型ウ
エル分離領域３ｉは、その断面構造については図６及び
図１５を使用し後述するが、α線がｐ- 型半導体基板１
内に入射した際に発生する少数キャリアがメモリセルア
レイＭＡＹの領域に侵入することを防止する、所謂アン
ダーシュート対策（α線ソフトエラー耐性の向上）を主
目的として構成される。
【００９５】前記ｎ- 型ウエル分離領域３ｉの主面部に
はメモリセルアレイＭＡＹが配置されるｐ- 型ウエル領
域（Ｐwell）２Ｍが配置される。また、メモリセルアレ
イＭＡＹ以外の領域、具体的には間接周辺回路及び直接
周辺回路を含む周辺回路が配置される領域、つまりｎ-
型ウエル分離領域３ｉの外周囲においてｐ- 型半導体基
板１の主面の互いに異なる領域にはｐ- 型ウエル領域
（Ｐwell）２、ｎ- 型ウエル領域（Ｎwell）３の夫々が
配置される。ｐ- 型ウエル領域２の主面には周辺回路を
構成するｎチャネルＭＩＳＦＥＴが主体に配置される。
ｎ- 型ウエル領域３の主面には周辺回路を構成するｐチ
ャネルＭＩＳＦＥＴが主体に配置される。つまり、本実
施例のＳＲＡＭは、ｐ- 型半導体基板１の主面にｎ- 型
ウエル分離領域３ｉを構成し、このｎ- 型ウエル分離領
域３ｉの主面にｐ- 型ウエル領域２Ｍを構成した２重ウ
エル構造（又はｎ- 型ウエル領域３を含めた３重ウエル
構造）が採用される。また、本実施例のＳＲＡＭは、ｐ
- 型半導体基板１の主面にｐ- 型ウエル領域２、ｎ- 型
ウエル領域３の夫々を配置した所謂ツインウエル構造で
構成される。
【００９６】前記図３及び図４に示すように、前記ＳＲ
ＡＭのメモリマットＭＭにおいて、ワードドライバー回
路ＷＤＲの左側に配置された２個のメモリセルアレイＭ
ＡＹは１個のｎ- 型ウエル分離領域３ｉの主面に配置さ
れた１個のｐ- 型ウエル領域２Ｍの主面に配置される。
メモリセルアレイＭＡＹ（この場合、実質的にメモリセ
ルＭＣが配置された領域を示す）の外周囲であって、ｐ
- 型ウエル領域２Ｍの周辺領域にはこのｐ- 型ウエル領
域２Ｍの輪郭に沿って平面リング形状で形成されるガー
ドリング領域Ｐ−ＧＲが配置される。このガードリング
領域Ｐ−ＧＲはｐ- 型ウエル領域２Ｍに固定の基準電圧
Ｖssを供給する。
【００９７】前記ワードドライバー回路ＷＤＲの左側に
配置された２個のメモリセルアレイＭＡＹの夫々の間に
おいて、ｐ- 型ウエル領域２Ｍの主面にはウエルコンタ
クト領域ＰＷＣ１が配置される。このウエルコンタクト
領域ＰＷＣ１は、Ｙ方向において、複数個のメモリセル
ＭＣ毎に１個の割合（例えば、２個のメモリセルＭＣ毎
に１個の割合）で配置され、複数個配列される。
【００９８】同様に、前記メモリマットＭＭにおいて、
ワードドライバー回路ＷＤＲの右側に配置された２個の
メモリセルアレイＭＡＹは１個のｎ- 型ウエル分離領域
３ｉの主面に配置された１個のｐ- 型ウエル領域２Ｍの
主面に配置される。このｐ-型ウエル領域２Ｍの周辺領
域にはガードリング領域Ｐ−ＧＲが配置され、固定の基
準電圧Ｖssが供給される。ワードドライバー回路ＷＤＲ
の右側に配置された２個のメモリセルアレイＭＡＹの夫
々の間において、ｐ- 型ウエル領域２Ｍの主面にはウエ
ルコンタクト領域ＰＷＣ１が配置される。
【００９９】また、同図３及び図４に示すように、メモ
リセルアレイＭＡＹにおいて、４個に分割されたサブメ
モリセルアレイＳＭＡＹの夫々の間にはウエルコンタク
ト領域ＰＷＣ２が配置される。このウエルコンタクト領
域ＰＷＣ２は、前述のウエルコンタクト領域ＰＷＣ１と
同様に、Ｙ方向において、複数個のメモリセルＭＣ毎に
１個の割合（例えば、２個のメモリセルＭＣ毎に１個の
割合）で配置され、複数個配列される。
【０１００】前記メモリセルアレイＭＡＹ間に配置され
るウエルコンタクト領域ＰＷＣ１、サブメモリセルアレ
イＳＭＡＹ間に配置されるウエルコンタクト領域ＰＷＣ
２の夫々は、ｐ- 型ウエル領域２Ｍに固定の基準電圧Ｖ
ssを供給し、このｐ- 型ウエル領域２Ｍの電位を安定化
する目的で配置される。
【０１０１】図４に示すように、メモリマットＭＭのワ
ードドライバー回路ＷＤＲが配置される領域にはｐ- 型
ウエル領域２、ｎ- 型ウエル領域３の夫々がＸ方向にお
いて複数個交互に配置される。このワードドライバー回
路ＷＤＲが配置されるｐ- 型ウエル領域２の周辺領域に
はガードリング領域Ｐ−ＧＲが配置され、ｎ- 型ウエル
領域３の周辺領域にはガードリング領域Ｎ−ＧＲが配置
される。
【０１０２】前記図３に示すメモリセルアレイＭＡＹの
サブメモリセルアレイＳＭＡＹに配置された１個のメモ
リセルＭＣは、図５（メモリセルの回路図）に示すよう
に、ワード線ＷＬと相補性データ線ＤＬとの交差部毎に
配置される。つまり、メモリセルＭＣは第１ワード線Ｗ
Ｌ１及び第２ワード線ＷＬ２と第１データ線ＤＬ１及び
第２データ線ＤＬ２との交差部に配置される。メモリセ
ルＭＣはフリップフロップ回路と２個の転送用ＭＩＳＦ
ＥＴＱｔ１及びＱｔ２とで構成される。フリップフロッ
プ回路は情報蓄積部として構成され、このメモリセルＭ
Ｃは１〔bit〕の情報“１”又は“０”を記憶する。
【０１０３】前記メモリセルＭＣの２個の転送用ＭＩＳ
ＦＥＴＱｔ１、Ｑｔ２の夫々はフリップフロップ回路の
一対の入出力端子の夫々に夫々一方の半導体領域を接続
する。転送用ＭＩＳＦＥＴＱｔ１の他方の半導体領域は
第１データ線ＤＬ１に接続され、ゲート電極は第１ワー
ド線ＷＬ１に接続される。転送用ＭＩＳＦＥＴＱｔ２の
他方の半導体領域は第２データ線ＤＬ２に接続され、ゲ
ート電極は第２ワード線ＷＬ２に接続される。この２個
の転送用ＭＩＳＦＥＥＴＱｔ１、Ｑｔ２の夫々はｎチャ
ネル型で構成される。
【０１０４】前記フリップフロップ回路は２個の駆動用
ＭＩＳＦＥＴＱｄ１及びＱｄ２と２個の負荷用ＭＩＳＦ
ＥＴＱｐ１及びＱｐ２とで構成される。駆動用ＭＩＳＦ
ＥＴＱｄ１、Ｑｄ２の夫々はｎチャネル型で構成され
る。負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の夫々はｐチャ
ネル型で構成される。つまり、本実施例のＳＲＡＭのメ
モリセルＭＣは完全相補型ＭＩＳＦＥＴ（所謂フルＣＭ
ＯＳ）構造で構成される。
【０１０５】前記駆動用ＭＩＳＦＥＴＱｄ１、負荷用Ｍ
ＩＳＦＥＴＱｐ１の夫々は、互いのドレイン領域を接続
し、かつ互いのゲート電極を接続し、相補型ＭＩＳＦＥ
Ｔを構成する。同様に、駆動用ＭＩＳＦＥＴＱｄ２、負
荷用ＭＩＳＦＥＴＱｐ２の夫々は、互いのドレイン領域
を接続し、かつ互いのゲート電極を接続し、相補型ＭＩ
ＳＦＥＴを構成する。駆動用ＭＩＳＦＥＴＱｄ１、負荷
用ＭＩＳＦＥＴＱｐ１の夫々のドレイン領域（入出力端
子）は、転送用ＭＩＳＦＥＴＱｔ１の一方の半導体領域
に接続されるとともに、駆動用ＭＩＳＦＥＴＱｄ２、負
荷用ＭＩＳＦＥＴＱｐ２の夫々のゲート電極に接続され
る。駆動用ＭＩＳＦＥＴＱｄ２、負荷用ＭＩＳＦＥＴＱ
ｐ２の夫々のドレイン領域（入出力端子）は、転送用Ｍ
ＩＳＦＥＴＱｔ２の一方の半導体領域に接続されるとと
もに、駆動用ＭＩＳＦＥＴＱｄ１、負荷用ＭＩＳＦＥＴ
Ｑｐ１の夫々のゲート電極に接続される。駆動用ＭＩＳ
ＦＥＴＱｄ１、Ｑｄ２の夫々のソース領域は基準電圧Ｖ
ss（例えば０〔Ｖ〕）に接続される。負荷用ＭＩＳＦＥ
ＴＱｐ１、Ｑｐ２の夫々のソース領域は電源電圧Ｖcc
（例えば５〔Ｖ〕）に接続される。
【０１０６】前記メモリセルＭＣのフリップフロップ回
路の一対の入出力端子間、つまり２つの情報蓄積ノード
間には容量素子Ｃが構成される。容量素子Ｃは、一方の
電極を一方の情報蓄積ノードに、他方の電極を他方の情
報蓄積ノードに夫々接続する。この容量素子Ｃは、基本
的には情報蓄積ノードの電荷蓄積量を増加し、α線ソフ
トエラー耐性を高める目的で構成される。また、容量素
子Ｃは、夫々の電極を２つの情報蓄積ノードの間に接続
したので、２個所の情報蓄積ノードの夫々に独立に２個
の容量素子を構成する場合に比べて、約半分の平面々積
で構成できる。つまり、この容量素子Ｃは、メモリセル
ＭＣの占有面積を縮小できるので、ＳＲＡＭの集積度を
向上できる。
【０１０７】このように構成されるＳＲＡＭは、まず、
前記図１、図２（Ａ）及び図３に示すように、Ｘデコー
ダ回路ＸＤＥＣでＹ方向に配置された複数本のうちの１
本のメインワード線ＭＷＬが選択されるとともに、メモ
リブロックＭＢの複数個のメモリマットＭＭに配置され
た複数個のワードドライバー回路ＷＤＲのうちの１個が
選択される。このメインワード線ＭＷＬ、ワードドライ
バー回路ＷＤＲの夫々の選択により、１個のメモリマッ
トＭＭのワードドライバー回路ＷＤＲの右側に延在する
４組のサブワード線ＳＷＬ及び左側に延在する４組のサ
ブワード線ＳＷＬが選択される。そして、選択されたワ
ードドライバー回路ＷＤＲヘのアドレス信号（Ｙ系アド
レス信号）に基づき、ワードドライバー回路ＷＤＲの右
側、左側のいずれかの４組のサブワード線ＳＷＬのうち
のいずれか１本のサブワード線ＳＷＬが選択され、この
サブワード線ＳＷＬに接続され、かつ１個のサブメモリ
セルアレイＳＭＡＹを延在する２本の第１ワード線ＷＬ
１及び第２ワード線ＷＬ２が選択される。つまり、ＳＲ
ＡＭは、第１ワード線ＷＬ１及び第２ワード線ＷＬ２を
その延在方向に複数個分割し、この複数個に分割された
うちの１組の第１ワード線ＷＬ１及び第２ワード線ＷＬ
２をワードドライバー回路ＷＤＲ及びＸデコーダ回路Ｘ
ＤＥＣで選択する、デバイデッドワードライン方式が採
用される。デバイデッドワードライン方式の採用は、選
択されたワード線ＷＬの充放電々流量を低減できるの
で、ＳＲＡＭの低消費電力化が図れる。
【０１０８】また、ＳＲＡＭは、前記図２（Ａ）及び図
３に示すように、前記ワードドライバー回路ＷＤＲの一
端側に配置された２個のうちの一方のメモリセルアレイ
ＭＡＹを延在する第１ワード線ＷＬ１及び第２ワード線
ＷＬ２を第２サブワード線ＳＷＬ２を介してワードドラ
イバー回路ＷＤＲに接続し、他方のメモリセルアレイＭ
ＡＹを延在する第１ワード線ＷＬ１及び第２ワード線Ｗ
Ｌ２を第１サブワード線ＳＷＬ１を介してワードドライ
バー回路ＷＤＲに接続する。つまり、ＳＲＡＭは、メモ
リセルアレイＭＡＹにそれ毎に分割されたワード線ＷＬ
及び分割された複数本のワード線ＷＬ間を接続するサブ
ワード線ＳＷＬを配置する、ダブルワードライン方式が
採用される。ダブルワードライン方式の採用は、サブワ
ード線ＳＷＬに相当する分、ワードドライバー回路ＷＤ
Ｒとワード線ＷＬとの間の抵抗値を低減できるので、選
択されたワード線ＷＬの充放電速度を速め、ＳＲＡＭの
回路動作速度の高速化が図れる。
【０１０９】前記ＳＲＡＭのメモリセルアレイＭＡＹの
周辺領域に配置されたＸデコーダ回路ＸＤＥＣ、Ｙデコ
ーダ回路ＹＤＥＣ、Ｙスイッチ回路Ｙ−ＳＷ、センスア
ンプ回路ＳＡ、ロード回路ＬＯＡＤ等はＳＲＡＭの周辺
回路を構成する。この周辺回路はメモリセルＭＣの情報
の書込み動作、情報の保持動作、情報の読出し動作等を
直接的に又は間接的に制御する。
【０１１０】次に、前記ＳＲＡＭのメモリセルＭＣ及び
メモリセルアレイＭＡＹの具体的構造について説明す
る。メモリセルＭＣの完成状態の平面構造は図７（平面
図）に、製造プロセス中の各製造工程毎に示す平面構造
は図８及び図９（平面図）に夫々示す。メモリセルＭＣ
の完成状態の断面構造は図６（図７のＩーＩ切断線で切
った断面図）に示す。
【０１１１】図６及び図７に示すように、ＳＲＡＭは前
述のように単結晶珪素からなるｐ-型半導体基板１を主
体に構成される。このｐ- 型半導体基板１のメモリセル
アレイＭＡＹの領域の主面部にはｎ- 型ウエル分離領域
３ｉが構成され、このｎ- 型ウエル分離領域３ｉの主面
部にはｐ- 型ウエル領域２Ｍが構成される。また、メモ
リセルアレイＭＡＹの領域以外の領域においては、前述
のように、ｐ- 型半導体基板１の主面部にｐ- 型ウエル
領域２、ｎ- 型ウエル領域３の夫々が構成される。
【０１１２】図１８（基板及びウエル領域の不純物濃度
分布図）に、ｐ- 型半導体基板１、ｎ- 型ウエル分離領
域３ｉ、ｐ- 型ウエル領域２Ｍ、ｐ- 型ウエル領域２、
ｎ-型ウエル領域３の夫々の不純物濃度を示す。前記図
１８に示す横軸はｐ- 型半導体基板１の主面からの深さ
〔μｍ〕を示し、縦軸は不純物濃度〔atoms／cm3〕を示
す。
【０１１３】図１８に示すように、ｐ- 型半導体基板１
は、１×１０15〔atoms／cm3〕程度の不純物濃度で形成
され、６〜１２〔Ωcm〕の抵抗値に設定される。
【０１１４】前記ｎ- 型ウエル分離領域３ｉは、ｐ- 型
半導体基板１の不純物濃度に比べて高くかつｎ- 型ウエ
ル領域３の不純物濃度に比べて低い、例えば１０15〜１
０16〔atoms／cm3〕程度の不純物濃度に設定される。こ
のｎ- 型ウエル分離領域３ｉとｐ- 型半導体基板１との
間のｐｎ接合部の深さ、つまりｎ- 型ウエル分離領域３
ｉの接合深さ（ｘｊ）は約４〜５〔μｍ〕に設定され
る。
【０１１５】前記ｎ- 型ウエル分離領域３ｉの主面のｐ
- 型ウエル領域２Ｍは、ｐ- 型半導体基板１の不純物濃
度に比べて高い、例えば１０16〜１０17〔atoms／cm3〕
程度に表面の不純物濃度が設定される。ｐ- 型ウエル領
域２Ｍの接合深さは、ｐ- 型ウエル領域２Ｍのｐ型不純
物の拡散がｎ- 型ウエル分離領域３ｉのｎ型不純物の存
在で抑制されるので、ｎ- 型ウエル分離領域３ｉの接合
深さ又はｐ- 型ウエル領域２の拡散深さに比べて浅くな
り、例えば約２〔μｍ〕程度に設定される。また、ｐ-
型ウエル領域２Ｍはｎ- 型ウエル分離領域３ｉの主面に
構成されるので、ｐ- 型ウエル領域２Ｍの表面の不純物
濃度がｎ- 型ウエル分離領域３ｉのｎ型不純物の存在で
低下するが、図１８に示すように、ｐ- 型ウエル領域２
Ｍの表面の不純物濃度はｎ- 型ウエル分離領域３ｉの外
周囲に配置されたｐ- 型ウエル領域２の表面の不純物濃
度と同等に（又はそれに比べて高く）設定される。
【０１１６】前記ｎ- 型ウエル分離領域３ｉの外周囲の
ｎ- 型ウエル領域３は、ｎ- 型ウエル分離領域３ｉの不
純物濃度に比べて高い、例えば１０17〔atoms／cm3〕程
度に表面の不純物濃度が設定される。このｎ- 型ウエル
領域３の接合深さは前記ｎ-型ウエル分離領域３ｉの接
合深さと同等の深さに設定される。
【０１１７】また、前記ｎ- 型ウエル分離領域３ｉの外
周囲のｐ- 型ウエル領域２は、ｐ-型半導体基板１の不
純物濃度に比べて高く、前述のｐ- 型ウエル領域２Ｍの
表面の不純物濃度と同等の表面の不純物濃度に設定され
る。このｐ- 型ウエル領域２の拡散深さは、同一導電型
であるｐ- 型半導体基板１の拡散速度に律則され（ｎ型
不純物が存在しない領域に拡散され）るので、前述のｐ
- 型ウエル領域２Ｍの拡散深さに比べて深く、例えば約
４〜５〔μｍ〕程度に設定される。
【０１１８】前記メモリセルアレイＭＡＹが配置された
（ｎ- 型ウエル分離領域３ｉの主面の）ｐ- 型ウエル領
域２Ｍの非活性領域の主面上には、図６、図７及び図８
に示すように、素子分離絶縁膜（フィールド酸化珪素
膜）４が構成される。また、前記ｐ- 型ウエル領域２Ｍ
の非活性領域の主面部つまり素子分離絶縁膜４下にはｐ
型チャネルストッパ領域５が構成される。同様に、ｎ-
型ウエル分離領域３ｉの外周囲のｐ- 型ウエル領域２の
非活性領域の主面には素子分離絶縁膜４及びｐ型チャネ
ルストッパ領域５が構成される（図１６参照）。また、
ｎ- 型ウエル領域３の非活性領域の主面には素子分離絶
縁膜４が構成される。ｎ- 型ウエル領域３の非活性領域
の主面部は、ｐ- 型ウエル領域２、２Ｍの夫々に比べて
反転領域が発生しにくく、素子分離が確実に行えるの
で、製造プロセスの工程数を削減する目的で、基本的に
ｎ型チャネルストッパ領域は設けない。
【０１１９】前記ＳＲＡＭの１個のメモリセルＭＣはｐ
- 型ウエル領域２Ｍの活性領域の主面に構成される。活
性領域は素子分離絶縁膜４（特に素子分離絶縁膜４の端
部）及びｐ型チャネルストッパ領域５で周囲を囲まれ規
定された領域内に構成される。メモリセルＭＣのうち、
２個の駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々は、図
６、図７、図８及び図９に示すように、素子分離絶縁膜
４で周囲を規定された領域内において、ｐ- 型ウエル領
域２Ｍの主面に構成される。駆動用ＭＩＳＦＥＴＱｄ
１、Ｑｄ２の夫々は、主にｐ- 型ウエル領域２Ｍ、ゲー
ト絶縁膜６、ゲート電極７、ソース領域及びドレイン領
域を主体に構成される。
【０１２０】前記駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の
夫々は夫々のゲート長（Ｌｇ）方向を実質的に平行に設
定し、夫々のゲート長方向はＸ方向（又はワード線ＷＬ
の延在方向）に一致する。前記素子分離絶縁膜４（及び
ｐ型チャネルストッパ領域５）は主にこの駆動用ＭＩＳ
ＦＥＴＱｄ１、Ｑｄ２の夫々のゲート幅（Ｌｗ）を規定
する位置に構成される。
【０１２１】前記ｐ- 型ウエル領域２Ｍは駆動用ＭＩＳ
ＦＥＴＱｄ１、Ｑｄ２の夫々のチャネル形成領域を構成
する。
【０１２２】前記ゲート電極７は活性領域においてｐ-
型ウエル領域２Ｍのチャネル形成領域上にゲート絶縁膜
６を介して構成される。ゲート電極７の一端側は、少な
くとも製造プロセスにおけるマスク合せ余裕寸法に相当
する分、素子分離絶縁膜４上にＹ方向に突出する。駆動
用ＭＩＳＦＥＴＱｄ１のゲート電極７の他端側は素子分
離絶縁膜４上を通って駆動用ＭＩＳＦＥＴＱｄ２のドレ
イン領域上までＹ方向に延在する。同様に、駆動用ＭＩ
ＳＦＥＴＱｄ２のゲート電極７の一端側は素子分離絶縁
膜４上に突出し、他端側は素子分離絶縁膜４上を通って
駆動用ＭＩＳＦＥＴＱｄ１のドレイン領域上までＹ方向
に延在する。
【０１２３】ゲート電極７は、第１層目のゲート材形成
工程で形成され、例えば単層構造の多結晶珪素膜で形成
される。この多結晶珪素膜には抵抗値を低減するｎ型不
純物例えばＰ（又はＡｓ）が導入される。単層構造で構
成されるゲート電極７は、その膜厚を薄膜化できるの
で、上層の導電層の下地となる層間絶縁膜の表面の平担
化を図れる。
【０１２４】ソース領域、ドレイン領域の夫々は夫々低
い不純物濃度のｎ型半導体領域１０及びその主面部に設
けられた高い不純物濃度のｎ+ 型半導体領域１１で構成
される。この不純物濃度が異なる２種類のｎ型半導体領
域１０、ｎ+ 型半導体領域１１の夫々は、前記ゲート電
極７のゲート長方向の側部において、このゲート電極７
（後述するが、正確にはゲート電極７、サイドウォール
スペーサ９及びこのサイドウォールスペーサ９を被覆す
るマスク９Ｔ）に対して自己整合で形成される。つま
り、駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々のソース
領域、ドレイン領域の夫々は所謂ＤＤＤ構造で構成され
る。このＤＤＤ構造のソース領域、ドレイン領域の夫々
は、ｐ- 型ウエル領域２Ｍの活性領域の主面部におい
て、図８に符号ＤＤＤを付けて示す一点鎖線で囲まれた
領域内に構成される。
【０１２５】前記ソース領域、ドレイン領域の夫々はｎ
型半導体領域１０が例えばｎ型不純物であるＰで形成さ
れる。ｎ+ 型半導体領域１１は、前記Ｐに比べて拡散速
度が遅いｎ型不純物であるＡｓで形成する。製造プロセ
スにおいて、同一マスクを使用して同一製造工程で２種
類のｎ型不純物を導入した場合、ｎ型半導体領域１０、
ｎ+ 型半導体領域１１の夫々の拡散距離の差は２種類の
ｎ型不純物の夫々の拡散速度差に律則される。ＤＤＤ構
造を採用する駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々
において、ｎ+ 型半導体領域１１とチャネル形成領域と
の間のｎ型半導体領域１０のゲート長方向の実質的な寸
法は、ｎ型半導体領域１０の拡散距離からｎ+ 型半導体
領域１１の拡散距離を差し引いた寸法に相当する。この
ｎ型半導体領域１０は、ゲート長方向の実質的な寸法が
後述するＬＤＤ構造の低い不純物濃度のｎ型半導体領域
（１７）のゲート長方向の寸法に比べて小さく、しかも
ＬＤＤ構造の低い不純物濃度のｎ型半導体領域（１７）
に比べて不純物濃度が高い。つまり、駆動用ＭＩＳＦＥ
ＴＱｄ１、Ｑｄ２の夫々は、ソース領域−ドレイン領域
間の電流経路において、ｎ型半導体領域１０に付加され
る寄生抵抗がＬＤＤ構造のｎ型半導体領域（１７）に比
べて小さいので、後述するＬＤＤ構造を採用する転送用
ＭＩＳＦＥＴＱｔ１、Ｑｔ２の夫々に比べて駆動能力
（ドライバビリティ）を高くできる。
【０１２６】前記ゲート電極７のゲート長方向の側壁に
はサイドウォールスペーサ９が構成される。サイドウォ
ールスペーサ９は、ゲート電極７に対して自己整合で形
成され、例えば酸化珪素膜等の絶縁膜で形成される。
【０１２７】前記ゲート電極７上部の上層の導電層（１
３）が配置された領域には、符号を付けないが、絶縁膜
が構成される。この絶縁膜は、下層のゲート電極７、上
層の導電層（１３）の夫々を電気的に分離し、又ゲート
電極７の表面の酸化を防止することを主目的として形成
され、例えば酸化珪素膜で形成される。
【０１２８】前記メモリセルＭＣは図７、図８及び図９
に符号ＭＣを付けて二点鎖線で囲まれた平面形状が長方
形状で規定される領域内において配置される。メモリセ
ルＭＣの一方の駆動用ＭＩＳＦＥＴＱｄ１の平面形状は
メモリセルＭＣの中心点ＣＰ（長方形状の対角線の交
点）に対する駆動用ＭＩＳＦＥＴＱｄ２の平面形状の点
対称で構成される。なお、前記中心点ＣＰは、説明の便
宜上、仮想的に作図した点であり、ＳＲＡＭのメモリセ
ルＭＣに実際にパターンとして形成された点ではない。
【０１２９】図７、図８及び図９に示すように、メモリ
セルアレイＭＡＹ又はサブメモリセルアレイＳＭＡＹに
おいて、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ１、
Ｑｄ２の夫々の平面形状は、この駆動用ＭＩＳＦＥＴＱ
ｄのゲート長方向と一致するＸ方向に隣接する他のメモ
リセルＭＣとの間のＸ１−Ｘ３軸又はＸ２−Ｘ４軸に対
する、前記他のメモリセルＭＣの駆動用ＭＩＳＦＥＴＱ
ｄ１、Ｑｄ２の夫々の平面形状の線対称で構成される。
同様に、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ１、
Ｑｄ２の夫々の平面形状は、この駆動用ＭＩＳＦＥＴＱ
ｄのゲート幅方向と一致するＹ方向に隣接する他のメモ
リセルＭＣとの間のＸ１−Ｘ２軸又はＸ３−Ｘ４軸に対
する、前記他のメモリセルＭＣの駆動用ＭＩＳＦＥＴＱ
ｄ１、Ｑｄ２の夫々の平面形状の線対称で構成される。
つまり、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄはＸ
方向、Ｙ方向の夫々においてメモリセルＭＣの配列のメ
モリセルＭＣ毎に線対称の形状で構成される。
【０１３０】Ｘ方向に配列されたメモリセルＭＣの駆動
用ＭＩＳＦＥＴＱｄのうち、隣接するメモリセルＭＣの
駆動用ＭＩＳＦＥＴＱｄの夫々の互いに向い合うソース
領域同士は一体に構成される（図１２参照）。つまり、
隣接する一方のメモリセルＭＣの駆動用ＭＩＳＦＥＴＱ
ｄのソース領域で他方のメモリセルＭＣの駆動用ＭＩＳ
ＦＥＴＱｄのソース領域を構成し、駆動用ＭＩＳＦＥＴ
Ｑｄのソース領域の占有面積を縮小する。また、一方の
メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄのソース領域
とそれと向い合う他方のメモリセルＭＣの駆動用ＭＩＳ
ＦＥＴＱｄのソース領域との間には素子分離絶縁膜４
（及びｐ型チャネルストッパ領域５）を介在しないの
で、この素子分離絶縁膜４に相当する分、メモリセルＭ
Ｃの占有面積を縮小できる。
【０１３１】前記メモリセルＭＣの２個の転送用ＭＩＳ
ＦＥＴＱｔ１、Ｑｔ２の夫々は、図６、図７、図８及び
図９に示すように、素子分離絶縁膜４で周囲を規定され
た領域内において、ｐ- 型ウエル領域２Ｍの主面に構成
される。転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の夫々は、
主にｐ- 型ウエル領域２Ｍ、ゲート絶縁膜１２、ゲート
電極１３、ソース領域及びドレイン領域を主体に構成さ
れる。
【０１３２】前記転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の
夫々は夫々のゲート長（Ｌｇ）方向を実質的に平行に設
定し、夫々のゲート長方向はＹ方向（又は相補性データ
線ＤＬの延在方向）に一致する。すなわち、転送用ＭＩ
ＳＦＥＴＱｔ１、Ｑｔ２の夫々のゲート長方向と駆動用
ＭＩＳＦＥＴＱｄ１、Ｑｄ２のゲート長方向とはほぼ直
角に交差する。前記素子分離絶縁膜４（及びｐ型チャネ
ルストッパ領域５）は主にこの転送用ＭＩＳＦＥＴＱｔ
１、Ｑｔ２の夫々のゲート幅（Ｌｗ）を規定する位置に
構成される。
【０１３３】前記ｐ- 型ウエル領域２Ｍは転送用ＭＩＳ
ＦＥＴＱｔ１、Ｑｔ２の夫々のチャネル形成領域を構成
する。
【０１３４】前記ゲート電極１３は活性領域においてｐ
- 型ウエル領域２Ｍのチャネル形成領域上にゲート絶縁
膜１２を介して構成される。ゲート電極１３は、第２層
目のゲート材形成工程で形成され、例えば多結晶珪素膜
１３Ａ、多結晶珪素膜１３Ｂ及び高融点金属珪化膜１３
Ｃの夫々を順次積層した３層の積層構造（所謂ポリサイ
ド構造）で構成される。下層の多結晶珪素膜１３Ａには
抵抗値を低減するｎ型不純物例えばＰ（又はＡｓ）が導
入される。中間層の多結晶珪素膜１３Ｂには抵抗値を低
減するｎ型不純物例えばＰ（又はＡｓ）が導入される。
上層の高融点金属珪化膜１３Ｃは例えばＷＳｉｘ（ｘは
例えば２）で形成される。このゲート電極１３は、上層
の高融点金属珪化膜１３Ｃの比抵抗値が下層の多結晶珪
素膜１３Ａ、中間層の多結晶珪素膜１３Ｂの夫々に比べ
て小さいので、信号伝達速度の高速化を図れる。また、
ゲート電極１３は、多結晶珪素膜１３Ａ、多結晶珪素膜
１３Ｂ及び高融点金属珪化膜１３Ｃの積層構造で構成さ
れ、合計の断面々積を増加し、抵抗値を低減できるの
で、信号伝達速度の高速化をより一層図れる。なお、前
記ゲート電極１３の上層の高融点金属珪化膜１３Ｃは前
記ＷＳｉｘの他にＭｏＳｉｘ、ＴｉＳｉｘ又はＴａＳｉ
ｘを使用してもよい。
【０１３５】前記ゲート電極１３のゲート幅寸法は、図
８に示すように、前記駆動用ＭＩＳＦＥＴＱｄのゲート
電極７のゲート幅寸法に比べて小さく構成される。すな
わち、転送用ＭＩＳＦＥＴＱｔは駆動用ＭＩＳＦＥＴＱ
ｄに比べて駆動能力を小さく構成し、メモリセルＭＣの
βレシオを稼ぐことができるので、メモリセルＭＣは情
報蓄積ノードに記憶された情報を安定に保持できる。
【０１３６】前記ソース領域、ドレイン領域の夫々は、
図６に示すように、高い不純物濃度のｎ+ 型半導体領域
１８及びそれとチャネル形成領域との間に設けられた低
い不純物濃度のｎ型半導体領域１７を主体に構成され
る。この不純物濃度が異なる２種類のうち、ｎ型半導体
領域１７はゲート電極１３のゲート長方向の側部におい
てこのゲート電極１３に対して自己整合で形成される。
ｎ型半導体領域１７は、チャネル形成領域とのｐｎ接合
部において不純物濃度勾配が緩くなる、ｎ型不純物例え
ばＰで形成される。ｎ+ 型半導体領域１８はゲート電極
１３のゲート長方向の側部においてサイドウォールスペ
ーサ１６に対して（実際には、前述の駆動用ＭＩＳＦＥ
ＴＱｄと同様に、サイドウォールスペーサ１６を被覆す
るマスクに対して）自己整合で形成される。ｎ+ 型半導
体領域１８は、ｐ- 型ウエル領域２Ｍとの接合部の深さ
（接合深さ）を浅くできるｎ型不純物例えばＡｓで形成
される。つまり、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の
夫々はＬＤＤ構造で構成される。このＬＤＤ構造を採用
する転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の夫々は、ドレ
イン領域の近傍において電界強度を緩和できるので、ホ
ットキャリアの発生量を低減し、経時的なしきい値電圧
の変動を低減できる。
【０１３７】前記サイドウォールスペーサ１６はゲート
電極１３の側壁にそれに対して自己整合で形成される。
サイドウォールスペーサ１６は例えば酸化珪素膜等の絶
縁膜で形成される。
【０１３８】前記ゲート電極１３上部には絶縁膜１５が
構成される。絶縁膜１５は、主に下層のゲート電極１
３、上層の導電層（２３）の夫々を電気的に分離し、例
えば酸化珪素膜で形成される。この絶縁膜１５は、前記
ゲート電極７の上部に設けられた絶縁膜に比べて厚い膜
厚で形成される。
【０１３９】前記図８に示すように、転送用ＭＩＳＦＥ
ＴＱｔ１の一方のソース領域又はドレイン領域は、駆動
用ＭＩＳＦＥＴＱｄ１のドレイン領域に一体に構成され
る。転送用ＭＩＳＦＥＴＱｔ１、駆動用ＭＩＳＦＥＴＱ
ｄ１の夫々は夫々のゲート長方向（又はゲート幅方向）
を交差させているので、一体に構成された部分を中心
に、駆動用ＭＩＳＦＥＴＱｄ１の活性領域はＸ方向（ゲ
ート長方向と一致する方向）に向って、転送用ＭＩＳＦ
ＥＴＱｔ１の活性領域はＹ方向（ゲート長方向と一致す
る方向）に向って夫々形成される。すなわち、転送用Ｍ
ＩＳＦＥＴＱｔ１、駆動用ＭＩＳＦＥＴＱｄ１の夫々の
活性領域は平面形状がほぼＬ字形状で構成される。同様
に、前記転送用ＭＩＳＦＥＴＱｔ２の一方のソース領域
又はドレイン領域は、駆動用ＭＩＳＦＥＴＱｄ２のドレ
イン領域に一体に構成される。すなわち、転送用ＭＩＳ
ＦＥＴＱｔ２、駆動用ＭＩＳＦＥＴＱｄ２の夫々の活性
領域は平面形状がほぼＬ字形状で構成される。素子分離
絶縁膜４（及びｐ型チャネルストッパ領域５）は、一体
に構成された転送用ＭＩＳＦＥＴＱｔ及び駆動用ＭＩＳ
ＦＥＴＱｄの外周囲つまり前述のＬ字形状の活性領域の
周囲に沿ってこの領域を規定する位置に構成される。
【０１４０】前記転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の
夫々の平面形状は、メモリセルＭＣ内において、前記駆
動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々の関係と同様
に、中心点ＣＰに対して点対称で構成される。すなわ
ち、図８に示すように、メモリセルＭＣは、転送用ＭＩ
ＳＦＥＴＱｔ１及びそれに一体化された駆動用ＭＩＳＦ
ＥＴＱｄ１、転送用ＭＩＳＦＥＴＱｔ２及びそれに一体
化された駆動用ＭＩＳＦＥＴＱｄ２の夫々が中心点ＣＰ
に対して点対称で構成される（メモリセル内点対称形
状）。メモリセルＭＣは、転送用ＭＩＳＦＥＴＱｔ１及
び駆動用ＭＩＳＦＥＴＱｄ１、転送用ＭＩＳＦＥＴＱｔ
２及び駆動用ＭＩＳＦＥＴＱｄ２の夫々の平面形状が、
アンバランスな形状でなく、同一形状で構成される。メ
モリセルＭＣは、転送用ＭＩＳＦＥＴＱｔ１、Ｑｔ２の
夫々の間に駆動用ＭＩＳＦＥＴＱｄ１及びＱｄ２を配置
し、この駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々を向
い合せて配置する。つまり、メモリセルＭＣの転送用Ｍ
ＩＳＦＥＴＱｔ１及び駆動用ＭＩＳＦＥＴＱｄ１、転送
用ＭＩＳＦＥＴＱｔ２及び駆動用ＭＩＳＦＥＴＱｄ２の
夫々は、駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々の間
に配置される素子分離絶縁膜４及びｐ型チャネルストッ
パ領域５のみで分離され、この素子分離絶縁膜４の幅寸
法のみで離隔寸法が律則される。
【０１４１】図７、図８及び図９に示すように、メモリ
セルアレイＭＡＹ又はサブメモリセルアレイＳＭＡＹに
おいて、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ１、
Ｑｔ２の夫々の平面形状は、この転送用ＭＩＳＦＥＴＱ
ｔのゲート長方向と一致するＹ方向に隣接する他のメモ
リセルＭＣとの間のＸ１−Ｘ２軸又はＸ３−Ｘ４軸に対
する、前記他のメモリセルＭＣの転送用ＭＩＳＦＥＴＱ
ｔ１、Ｑｔ２の夫々の平面形状の線対称で構成される。
同様に、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ１、
Ｑｔ２の夫々の平面形状は、この転送用ＭＩＳＦＥＴＱ
ｔのゲート幅方向と一致するＸ方向に隣接する他のメモ
リセルＭＣとの間のＸ１−Ｘ３軸又はＸ２−Ｘ４軸に対
する、前記他のメモリセルＭＣの転送用ＭＩＳＦＥＴＱ
ｔ１、Ｑｔ２の夫々の平面形状の線対称で構成される。
つまり、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔはＸ
方向、Ｙ方向の夫々においてメモリセルＭＣの配列のメ
モリセルＭＣ毎に線対称の形状で構成される。
【０１４２】Ｙ方向に配列されたメモリセルＭＣの転送
用ＭＩＳＦＥＴＱｔのうち、隣接するメモリセルＭＣの
転送用ＭＩＳＦＥＴＱｔの夫々の互いに向い合う他方の
ドレイン領域又はソース領域同士は一体に構成される
（図１２参照）。つまり、隣接する一方のメモリセルＭ
Ｃの転送用ＭＩＳＦＥＴＱｔの他方のドレイン領域又は
ソース領域で他方のメモリセルＭＣの転送用ＭＩＳＦＥ
ＴＱｔの他方のドレイン領域又はソース領域を構成し、
転送用ＭＩＳＦＥＴＱｔの他方のドレイン領域又はソー
ス領域の占有面積が縮小できる。また、一方のメモリセ
ルＭＣの転送用ＭＩＳＦＥＴＱｔの他方のドレイン領域
又はソース領域とそれと向い合う他方のメモリセルＭＣ
の転送用ＭＩＳＦＥＴＱｔの他方のドレイン領域又はソ
ース領域との間には素子分離絶縁膜４を介在しないの
で、この素子分離絶縁膜４に相当する分、メモリセルＭ
Ｃの占有面積が縮小できる。
【０１４３】前記メモリセルＭＣの転送用ＭＩＳＦＥＴ
Ｑｔ１、Ｑｔ２の夫々のゲート電極１３は、前記図７、
図８及び図９に示すように、そのゲート幅方向と一致す
るＸ方向において、ワード線（ＷＬ）１３に接続され
る。ワード線１３は、ゲート電極１３と一体に構成さ
れ、同一導電層で構成される。メモリセルＭＣのうち、
転送用ＭＩＳＦＥＴＱｔ１のゲート電極１３には第１ワ
ード線（ＷＬ１）１３が接続され、第１ワード線１３は
素子分離絶縁膜４上をＸ方向に実質的に直線で延在す
る。転送用ＭＩＳＦＥＴＱｔ２のゲート電極１３には第
２ワード線（ＷＬ２）１３が接続され、第２ワード線１
３はＸ方向に実質的に直線で延在する。つまり、１個の
メモリセルＭＣには、互いに離隔し、かつ同一Ｘ方向に
平行に延在する２本の第１ワード線１３及び第２ワード
線１３が配置される。メモリセルアレイＭＡＹにおい
て、前記第１ワード線１３及び第２ワード線１３の平面
形状は、前述のＸ１−Ｘ３軸、Ｘ２−Ｘ４軸の夫々に対
して、Ｘ方向に線対称で構成される。また、第１ワード
線１３及び第２ワード線１３の平面形状は、Ｘ１−Ｘ２
軸、Ｘ３−Ｘ４軸の夫々に対して、Ｙ方向に線対称で構
成される。
【０１４４】前記第１ワード線（ＷＬ１）１３は、図６
及び図８に示すように、メモリセルＭＣの駆動用ＭＩＳ
ＦＥＴＱｄ１のゲート電極７のゲート幅方向と一致する
方向において素子分離絶縁膜４上に突出する部分と交差
する。同様に、第２ワード線（ＷＬ２）は、駆動用ＭＩ
ＳＦＥＴＱｄ２のゲート電極７のゲート幅方向と一致す
る方向において素子分離絶縁膜４上に突出する部分と交
差する。
【０１４５】また、前記メモリセルＭＣに配置された第
１ワード線（ＷＬ１）１３、第２ワード線（ＷＬ２）１
３の夫々の間には基準電圧線（ソース線：Ｖss）１３が
配置される。基準電圧線１３は、メモリセルＭＣにおい
て１本配置され、メモリセルＭＣの駆動用ＭＩＳＦＥＴ
Ｑｄ１及びＱｄ２に共通のソース線として構成される。
基準電圧線１３は、前記ワード線１３と同一導電層で構
成され、このワード線１３と離隔し、かつ素子分離絶縁
膜４上をＸ方向に実質的に直線で延在する。メモリセル
アレイＭＡＹ又はサブメモリセルアレイＳＭＡＹにおい
て、基準電圧線１３の平面形状は、Ｘ１−Ｘ３軸、Ｘ２
−Ｘ４軸の夫々に対して、Ｘ方向に線対称で構成され
る。また、基準電圧線１３の平面形状は、Ｘ１−Ｘ２
軸、Ｘ３−Ｘ４軸の夫々に対して、Ｙ方向に線対称で構
成される。
【０１４６】前記基準電圧線１３は、図６及び図８に示
すように、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ
１、Ｑｄ２の夫々の間の素子分離絶縁膜４上において、
この駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々のゲート
電極７のゲート幅方向と一致する方向に突出する部分と
交差する。
【０１４７】前記基準電圧線１３は、図６、図７及び図
８に示すように、駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の
夫々のソース領域（ｎ+ 型半導体領域１１）に接続され
る。基準電圧線１３は、特に、図８に示すように、駆動
用ＭＩＳＦＥＴＱｄのソース領域上に転送用ＭＩＳＦＥ
ＴＱｔのゲート絶縁膜１２を形成する工程と同一工程で
形成される絶縁膜１２に形成された接続孔１４を通して
接続される。基準電圧線１３は前述のように３層の積層
構造で構成され、前記接続孔１４は基準電圧線１３の下
層の多結晶珪素膜１３Ａを形成した後にこの多結晶珪素
膜１３Ａにも形成される。つまり、基準電圧線１３は、
前記下層の多結晶珪素膜１３Ａ及びその下層の絶縁膜１
２に形成された接続孔１４を通して、中間層の多結晶珪
素膜１３Ｂを直接ソース領域に接続し、この中間層の多
結晶珪素膜１３Ｂを通して上層の高融点金属珪化膜１３
Ｃがソース領域に接続される。
【０１４８】この基準電圧線１３の駆動用ＭＩＳＦＥＴ
Ｑｄのソース領域への接続構造は、後に製造プロセスの
説明において形成工程の順序は説明するが、下層の多結
晶珪素膜１３Ａを形成した後に、この下層の多結晶珪素
膜１３Ａ及び絶縁膜１２に接続孔１４を形成するので、
フォトリソグラフィ技術及びエッチング技術を行う際
に、転送用ＭＩＳＦＥＴＱｔのゲート絶縁膜１２の表面
を下層の多結晶珪素膜１３Ａで保護できる。つまり、転
送用ＭＩＳＦＥＴＱｔのゲート絶縁膜１２の膜質の劣化
が防止できるので、ゲート絶縁膜１２の絶縁耐圧を向上
できる。
【０１４９】また、基準電圧線１３の駆動用ＭＩＳＦＥ
ＴＱｄのソース領域への接続構造は、前記ソース領域と
上層の高融点金属珪化膜１３Ｃとの直接の接続を廃止
し、両者間に中間層の多結晶珪素膜１３Ｂを介在したの
で、ソース領域と基準電圧線１３との接触抵抗値を低減
できる。基準電圧線１３の中間層の多結晶珪素膜１３Ｂ
は、この接触抵抗値を低減する目的で、下層の多結晶珪
素膜１３Ａに比べて抵抗値を低減する不純物が多く導入
される。逆に、基準電圧線１３の下層の多結晶珪素膜１
３Ａは、転送用ＭＩＳＦＥＴＱｔのゲート絶縁膜１２の
絶縁耐圧を向上する目的で、中間層の多結晶珪素膜１３
Ｂに比べて抵抗値を低減する不純物が少なく導入され
る。
【０１５０】前記メモリセルＭＣに配置された容量素子
Ｃは、図６、図７及び図９に示すように、主に第１電極
７、誘電体膜２１、第２電極２３の夫々を順次積層して
構成される。つまり、容量素子Ｃはスタックド（積層）
構造で構成される。メモリセルＭＣには主に２個の容量
素子Ｃが配置され、この２個の容量素子Ｃはメモリセル
ＭＣの情報蓄積ノード間に並列に接続され配置される。
【０１５１】前記容量素子Ｃの第１電極７は駆動用ＭＩ
ＳＦＥＴＱｄのゲート電極（第１層目のゲート材形成工
程で形成された多結晶珪素膜）の一部で構成される。つ
まり、メモリセルＭＣの一方の駆動用ＭＩＳＦＥＴＱｄ
１のゲート電極７は２個のうちの一方の容量素子Ｃの第
１電極７を構成する。他方の駆動用ＭＩＳＦＥＴＱｄ２
のゲート電極７は他方の容量素子Ｃの第１電極７を構成
する。
【０１５２】誘電体膜２１は前記第１電極（ゲート電
極）７上に構成される。誘電体膜２１は、第１電極７以
外の領域にも構成されるが、第１電極７上において、第
１ワード線（ＷＬ１）１３、基準電圧線１３の夫々で規
定される領域、及び第２ワード線（ＷＬ２）１３、基準
電圧線１３の夫々で規定される領域が容量素子Ｃの実質
的な誘電体膜２１として使用される。この誘電体膜２１
は例えば酸化珪素膜で形成される。
【０１５３】第２電極２３は前記第１電極７上に誘電体
膜２１を介して構成される。第２電極２３は前記誘電体
膜２１とほぼ同様にワード線（ＷＬ）１３、基準電圧線
１３の夫々で規定される領域が容量素子Ｃの実質的な第
２電極２３として使用される。第２電極２３は、第３層
目のゲート材形成工程で形成され、例えば単層の多結晶
珪素膜で形成される。この多結晶珪素膜には抵抗値を低
減するｎ型不純物例えばＰ（又はＡｓ）が導入される。
【０１５４】つまり、前記容量素子Ｃは、駆動用ＭＩＳ
ＦＥＴＱｄ１のゲート電極７を第１電極７とし、駆動用
ＭＩＳＦＥＴＱｄ１の領域に配置された容量素子Ｃと、
駆動用ＭＩＳＦＥＴＱｄ２のゲート電極７を第１電極７
とし、駆動用ＭＩＳＦＥＴＱｄ２の領域に配置された容
量素子Ｃとで構成される。この容量素子Ｃの第２電極２
３は、後述するが、負荷用ＭＩＳＦＥＴＱｐのゲート電
極２３としても構成される。また、容量素子Ｃの第２電
極２３は、負荷用ＭＩＳＦＥＴＱｐのドレイン領域（実
際にはｎ型チャネル形成領域２６Ｎ）と転送用ＭＩＳＦ
ＥＴＱｔの一方の半導体領域、駆動用ＭＩＳＦＥＴＱｄ
のドレイン領域、駆動用ＭＩＳＦＥＴＱｄのゲート電極
７の夫々とを接続する導電層（中間導電層若しくは連結
用導電層）２３としても構成される。
【０１５５】前記駆動用ＭＩＳＦＥＴＱｄ１の領域に配
置された一方の容量素子Ｃの第２電極２３は、駆動用Ｍ
ＩＳＦＥＴＱｄ１のドレイン領域（１１）、転送用ＭＩ
ＳＦＥＴＱｔ１の一方の半導体領域（１８）、駆動用Ｍ
ＩＳＦＥＴＱｄ２のゲート電極７の夫々に接続される。
これらの接続は、容量素子Ｃの第２電極２３を駆動用Ｍ
ＩＳＦＥＴＱｄ１のゲート長方向と一致するＸ方向に引
き出した、前記第２電極２３と同一層でかつ一体に構成
された導電層２３で行われる。導電層２３は絶縁膜（誘
電体膜２１と同一層）２１、絶縁膜１２等を除去して形
成された接続孔（開口）２２を通して前記ドレイン領域
（１１）、一方の半導体領域（１８）、ゲート電極７の
夫々に接続される。同様に、前記駆動用ＭＩＳＦＥＴＱ
ｄ２の領域に配置された他方の容量素子Ｃの第２電極２
３は駆動用ＭＩＳＦＥＴＱｄ２のドレイン領域（１
１）、転送用ＭＩＳＦＥＴＱｔ２の一方の半導体領域
（１８）、駆動用ＭＩＳＦＥＴＱｄ１のゲート電極７の
夫々に接続される。これらの接続は、容量素子Ｃの第２
電極２３を駆動用ＭＩＳＦＥＴＱｄ２のゲート長方向と
一致する方向に引き出した導電層２３で行われる。導電
層２３は接続孔２２を通して前記ドレイン領域（１
１）、一方の半導体領域（１８）、ゲート電極７の夫々
に接続される。
【０１５６】前記転送用ＭＩＳＦＥＴＱｔの一方の半導
体領域（１８）、駆動用ＭＩＳＦＥＴＱｄのドレイン領
域（１１）、駆動用ＭＩＳＦＥＴＱｄのゲート電極７の
夫々と導電層２３との間の接続構造は図１７（要部拡大
断面図）に詳細に示す。図１７に示すように、接続孔２
２で周囲を規定された領域内において、ｐ- 型ウエル領
域２Ｍの主面部には高い不純物濃度に設定されたｎ+ 型
半導体領域２１Ｎが構成される。このｎ+ 型半導体領域
２１Ｎは、後述するが、絶縁膜２１に接続孔２２を形成
するエッチングマスクを不純物導入マスクとして使用
し、ｎ型不純物を導入することにより形成されるので、
若干の横方向の拡散はあるが、接続孔２２の平面形状と
ほぼ同等の平面形状で構成される。なお、ゲート電極７
が存在する領域は、不純物導入の条件によってはこのゲ
ート電極７が不純物導入マスクになるので、ゲート電極
７下において、ｎ+ 型半導体領域２１Ｎは構成されな
い。
【０１５７】前記ｎ+ 型半導体領域１１、１８の夫々
は、本実施例において例えば ０.２〜０.３〔μｍ〕程
度の接合深さで形成されるが、前記ｎ+ 型半導体領域２
１Ｎは前記ｎ+ 型半導体領域１１、１８の夫々の接合深
さに比べて深い接合深さ例えば０.３５〜０.４５〔μ
ｍ〕程度に設定される。つまり、ｎ+ 型半導体領域２１
Ｎは、ｎ+ 型半導体領域１１又は１８（ｐ- 型半導体基
板１）の前記接続孔２２の端部からｎ+ 型半導体領域１
１又は１８とｐ- 型半導体基板１との間のｐｎ接合部を
横切り発生する結晶欠陥を取り込める程度の深さで形成
される。結晶欠陥は導電層２３の体積収縮、導電層（多
結晶珪素膜）２３と絶縁膜（酸化珪素膜）との間の熱膨
張係数の違い等が主要な要因となって発生するが、特に
メモリセルＭＣにおいてはｎ+ 型半導体領域１１、１８
の夫々と導電層２３との間の接続部分に駆動用ＭＩＳＦ
ＥＴＱｄのゲート電極（多結晶珪素膜）７の体積収縮も
加わり、結晶欠陥の発生が多発するので、ｎ+ 型半導体
領域２１Ｎの配置は有効である。
【０１５８】また、前記図１に示すように、メモリセル
ＭＣにおいて、同様な接続構造が転送用ＭＩＳＦＥＴＱ
ｔの他方の半導体領域であるｎ+ 型半導体領域１８と相
補性データ線（ＤＬ）３３を接続する際の中間導電層２
３との間の接続部分に存在するので、この接続部分にも
ｎ+ 型半導体領域２１Ｎが構成される。また、言換すれ
ば、後述するＳＲＡＭの製造プロセス上、転送用ＭＩＳ
ＦＥＴＱｔの一方、他方の夫々の半導体領域であるｎ+
型半導体領域１８の表面上に同一製造工程で接続孔２２
が形成されるので、転送用ＭＩＳＦＥＴＱｔの一方、他
方の夫々の半導体領域の領域に夫々ｎ+ 型半導体領域２
１Ｎが形成される。
【０１５９】前記メモリセルアレイＭＡＹ又はサブメモ
リセルアレイＳＭＡＹにおいて、Ｘ方向に配列されたメ
モリセルＭＣの容量素子Ｃは、図７及び図９に示すＸ１
−Ｘ３軸又はＸ２−Ｘ４軸に対して、第２電極２３（及
び導電層２３）の平面形状が線対称で構成される。ま
た、Ｙ方向に配列されたメモリセルＭＣの容量素子Ｃ
は、前述の駆動用ＭＩＳＦＥＴＱｄ及び転送用ＭＩＳＦ
ＥＴＱｔの線対称の配列と異なり、第２電極２３の平面
形状が非線対称で構成される。つまり、Ｘ方向に配列さ
れた複数個のメモリセルＭＣの夫々の容量素子Ｃの第２
電極２３の配列に対して、Ｙ方向に隣接する次段のＸ方
向に配列された複数個のメモリセルＭＣの容量素子Ｃ
は、前記前段の第２電極２３と同様に、第２電極２３の
平面形状をＸ方向に線対称で構成するとともに、第２電
極２３の平面形状が前記前段のメモリセルＭＣの配列に
対して１個のメモリセルＭＣ分（１メモリセルピッチ
分）だけＸ方向にずらして構成される。メモリセルアレ
イＭＡＹにおいて、前述のメモリセルＭＣの容量素子Ｃ
の第２電極２３（及び導電層２３）の配列は、後述する
が、主に第２電極２３の上層に形成される電源電圧線
（Ｖcc：２６Ｐ）及び負荷用ＭＩＳＦＥＴＱｐの平面形
状がＹ方向に対して非線対称で構成されるので、これに
律則され非線対称で構成される。
【０１６０】前記メモリセルＭＣの２個の負荷用ＭＩＳ
ＦＥＴＱｐ１、Ｑｐ２の夫々は、図６、図７及び図９に
示すように、駆動用ＭＩＳＦＥＴＱｄの領域上に構成さ
れる。負荷用ＭＩＳＦＥＴＱｐ１は駆動用ＭＩＳＦＥＴ
Ｑｄ２の領域上に構成され、負荷用ＭＩＳＦＥＴＱｐ２
は駆動用ＭＩＳＦＥＴＱｄ１上に構成される。この負荷
用ＭＩＳＦＥＴＱｐは所謂ＳＯＩ構造（又はＴＦＴ構
造）で構成される。負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２
の夫々は駆動用ＭＩＳＦＥＴＱｄ１、Ｑｄ２の夫々のゲ
ート長方向と一致する方向にゲート長方向をほぼ直交さ
せ配置される。この負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２
の夫々は、主にｎ型チャネル形成領域２６Ｎ、ゲート絶
縁膜２４、２４Ｇ、ゲート電極２３、ソース領域２６Ｐ
及びドレイン領域２６Ｐで構成される。
【０１６１】前記ゲート電極２３は前記容量素子Ｃの第
２電極（第３層目のゲート材形成工程で形成される多結
晶珪素膜）２３で構成される。つまり、駆動用ＭＩＳＦ
ＥＴＱｄ１の領域に配置された一方の容量素子Ｃの第２
電極２３は負荷用ＭＩＳＦＥＴＱｐ２のゲート電極２３
を構成する。駆動用ＭＩＳＦＥＴＱｄ２の領域に配置さ
れた他方の容量素子Ｃの第２電極２３は負荷用ＭＩＳＦ
ＥＴＱｐ１のゲート電極２３を構成する。
【０１６２】前記図１７に示すように、負荷用ＭＩＳＦ
ＥＴＱｐのゲート電極２３（導電層２３、中間導電層２
３のいずれも含む）は、パターンニング後にゲート電極
２３の膜厚の一部を表面から酸化（若しくは窒化）し、
表面の角部（ゲート電極２３の表面の上面とパターンニ
ングされた表面の側面との間の角部、図１７中、符号２
３Ｃを付けて示す部分）２３Ｃの断面形状が鋭い突出し
た形状からまるみをおびた断面形状に緩和される。ゲー
ト電極２３の表面の酸化は、１〜３〔ｎｍ〕の膜厚を有
する自然酸化珪素膜が形成される程度では充分な断面形
状の改善がなされないので、ゲート電極２３の表面上に
自然酸化珪素膜の膜厚に比べて厚い膜厚となる酸化珪素
膜が形成できる程度に行われる。また、ゲート電極２３
は導体領域として残存させる必要があるので、ゲート電
極２３の表面からの酸化はゲート電極２３の膜厚の一部
に限られる。つまり、ゲート電極２３の表面の酸化は、
自然酸化珪素膜の膜厚以上の膜厚の酸化珪素膜が形成で
きる程度において行われ、しかもゲート電極２３の膜厚
の一部に限られる。本実施例のＳＲＡＭにおいては、ゲ
ート電極２３の表面に５〜１５〔ｎｍ〕程度の膜厚を有
する酸化珪素膜が形成できる酸化が行われる。
【０１６３】同図１７に示すように、負荷用ＭＩＳＦＥ
ＴＱｐのゲート電極２３は、駆動用ＭＩＳＦＥＴＱｄの
ゲート電極７上、このゲート電極７上に比べて高い位置
を有するワード線１３上、基準電圧線（Ｖss）１３上
等、ｐ- 型ウエル領域２Ｍの主面からの高さが異なる領
域にわたって配置される。ゲート電極２３の端部が下地
形状の段差の領域に位置する場合には、ゲート電極２３
のパターンニングが微細加工を目的として異方性エッチ
ングで行われるので、ゲート電極２３の表面の角部２３
Ｃの断面形状が鋭角をもつ鋭い突出した形状を有する断
面形状で形成される。したがって、前述のゲート電極２
３の表面の膜厚の一部の酸化に基づく、ゲート電極２３
の表面の角部２３Ｃの断面形状の改善は特にＳＯＩ構造
で構成される負荷用ＭＩＳＦＥＴＱｐを有するＳＲＡＭ
において有効である。
【０１６４】このゲート電極２３の表面の角部２３Ｃの
断面形状の改善は、この角部２３Ｃの領域での電界集中
を低減でき、又この角部２３Ｃに沿って形成されるゲー
ト絶縁膜２４の膜質を向上でき、結果として、ゲート絶
縁膜２４の絶縁耐圧の向上が図れる。
【０１６５】前記ゲート電極２３（同様に、導電層２
３、中間導電層２３の夫々も含む）の表面の側面にはサ
イドウォールスペーサ２４Ｓが構成される。サイドウォ
ールスペーサ２４Ｓは、例えばＣＶＤ法で酸化珪素膜を
堆積し、この堆積された膜厚に相当する分、前記酸化珪
素膜に異方性エッチングを施し、ゲート電極２３の側面
にのみ形成される。このサイドウォールスペーサ２４Ｓ
は、前述のゲート電極２３の表面の角部２３Ｃの断面形
状の改善が図れるので、前述と同様に、ゲート絶縁膜２
４の絶縁耐圧を向上できる。
【０１６６】前記ゲート絶縁膜２４は、本実施例のＳＲ
ＡＭの負荷用ＭＩＳＦＥＴＱｐにおいて、ゲート電極２
３の表面から自然酸化珪素膜（図示しない）、酸化珪素
膜２４Ｇ、酸化珪素膜２４Ｆの夫々を順次積層した３層
構造で構成される。ゲート絶縁膜２４の下層の自然酸化
珪素膜は、ＳＲＡＭの製造プロセスにおいて、ゲート電
極２３である多結晶珪素膜の堆積工程からゲート絶縁膜
２４の上層の酸化珪素膜２４Ｆを形成する工程までが同
一真空系内で行われる場合は排除できるが、途中に大気
中への開放がある場合にはほぼ確実に形成される。自然
酸化珪素膜は前述のように非常に薄い膜厚で形成され
る。中間層の酸化珪素膜２４Ｇは前述のゲート電極２３
の表面の角部２３Ｃの断面形状を改善する目的において
前述の膜厚で形成される。上層の酸化珪素膜２４Ｆは、
ＣＶＤ法で堆積した酸化珪素膜で形成され、例えば５０
〜７０〔ｎｍ〕程度の膜厚で形成される。
【０１６７】なお、前記ゲート絶縁膜２４は、中間層の
酸化珪素膜２４Ｇに変えて、窒化珪素膜を使用してもよ
い。つまり、この場合、前述のゲート電極２３の表面の
角部２３Ｃの断面形状の改善は窒化により行われる。ま
た、ゲート絶縁膜２４は、中間層の酸化珪素膜２４Ｇを
除去した後に、この除去された領域にＣＶＤ法で酸化珪
素膜２４Ｆを堆積し、この酸化珪素膜２４Ｆを主体とし
て構成してもよい。この場合、自然酸化珪素膜の膜厚は
非常に薄く、酸化珪素膜２４Ｆの膜厚でゲート絶縁膜２
４の全体の膜厚がほぼ決定され、しかも酸化珪素膜２４
Ｆは下地のゲート電極（多結晶珪素膜）２３の結晶粒に
影響されずに均一な膜厚で形成できるので、ゲート絶縁
膜２４の膜厚の制御性は極めて高い。
【０１６８】ｎ型チャネル形成領域２６Ｎは前記ゲート
電極２３上にゲート絶縁膜２４を介して構成される。ｎ
型チャネル形成領域２６Ｎはそのゲート長方向を駆動用
ＭＩＳＦＥＴＱｄのゲート幅方向と一致する方向にほぼ
一致させ配置される。ｎ型チャネル形成領域２６Ｎは、
第４層目のゲート材形成工程で形成され、例えば多結晶
珪素膜で構成される。多結晶珪素膜には負荷用ＭＩＳＦ
ＥＴＱｐのしきい値電圧をエンハンスメント型に設定す
るｎ型不純物（例えばＰ）が導入される。負荷用ＭＩＳ
ＦＥＴＱｐは、動作時（ＯＮ動作時）、情報蓄積ノード
に電源電圧Ｖccを充分に供給でき、情報を安定に保持で
きる。また、負荷用ＭＩＳＦＥＴＱｐは、非動作時（Ｏ
ＦＦ動作時）、情報蓄積ノードへの電源電圧Ｖccの供給
をほぼ確実に遮断できるので、スタンバイ電流量が低減
でき、低消費電力化が図れる。この点、負荷用ＭＩＳＦ
ＥＴＱｐは負荷用高抵抗素子に比べて異なる（負荷用高
抵抗素子は常時微小電流が流れる）。
【０１６９】前記ソース領域２６Ｐは前記ｎ型チャネル
形成領域２６Ｎの一端側（ソース領域側）に一体に構成
されかつ同一導電層で形成されたｐ型導電層（２６Ｐ）
で構成される。つまり、ソース領域（ｐ型導電層）２６
Ｐは第４層目のゲート材形成工程で形成された多結晶珪
素膜で形成され、多結晶珪素膜にはｐ型不純物（例えば
ＢＦ2 ）が導入される。ソース領域２６Ｐは、図９に符
号２６Ｐを付けて一点鎖線で囲まれた領域内において構
成される（一部は電源電圧線２６Ｐとして構成され
る）。前記ドレイン領域２６Ｐは、ｎ型チャネル形成領
域２６Ｎの他端側（ドレイン側）に一体に構成され、ソ
ース領域２６Ｐと同様に、同一導電層で形成されたｐ型
導電層（２６Ｐ）で構成される。ドレイン領域２６Ｐは
符号２６Ｐを付けて一点鎖線で囲まれた領域内において
構成される。つまり、後述する製造プロセスにおいて
は、一点鎖線で囲まれた領域２６Ｐ内に、ソース領域及
びドレイン領域２６Ｐを形成するｐ型不純物が導入さ
れ、それ以外の領域はｎ型チャネル形成領域２６Ｎとし
て構成される。
【０１７０】前記負荷用ＭＩＳＦＥＴＱｐ１のドレイン
領域２６Ｐは、転送用ＭＩＳＦＥＴＱｔ１の一方の半導
体領域、駆動用ＭＩＳＦＥＴＱｄ１のドレイン領域及び
駆動用ＭＩＳＦＥＴＱｄ２のゲート電極７に接続され
る。同様に、負荷用ＭＩＳＦＥＴＱｐ２のドレイン領域
２６Ｐは、転送用ＭＩＳＦＥＴＱｔ２の一方の半導体領
域、駆動用ＭＩＳＦＥＴＱｄ２のドレイン領域及び駆動
用ＭＩＳＦＥＴＱｄ１のゲート電極７に接続される。こ
れらの接続は前記導電層２３を介して行われる。
【０１７１】また、負荷用ＭＩＳＦＥＴＱｐのドレイン
領域２６Ｐはｎ型チャネル形成領域２６Ｎを介してゲー
ト電極２３から離隔される。換言すれば、負荷用ＭＩＳ
ＦＥＴＱｐはゲート電極２３とドレイン領域２６Ｐとが
重なりを持たずに離隔される。つまり、負荷用ＭＩＳＦ
ＥＴＱｐのドレイン領域２６Ｐ側はオフセット構造で構
成される。このオフセット構造の負荷用ＭＩＳＦＥＴＱ
ｐはｎ型チャネル形成領域２６Ｎ−ドレイン領域２６Ｐ
間のブレークダウン耐圧を向上できる。すなわち、この
オフセット構造は、ドレイン領域２６Ｐとゲート電極２
３によってチャージが誘起されるｎ型チャネル形成領域
２６Ｎとを離隔することによって、ドレイン領域２６Ｐ
とｎ型チャネル形成領域２６Ｎとのｐｎ接合部のブレー
クダウン耐圧を向上できる。本実施例の場合、負荷用Ｍ
ＩＳＦＥＴＱｐは 約０.６〔μｍ〕又はそれ以上の寸法
のオフセット寸法（離隔寸法）で構成される。
【０１７２】前記導電層２３は前述のように容量素子Ｃ
の第２電極２３を引き出して構成される（第３層目のゲ
ート材形成工程で形成された多結晶珪素膜）。導電層２
３は負荷用ＭＩＳＦＥＴＱｐのゲート電極２３と同一導
電層で形成される。この導電層２３は層間絶縁膜２４に
形成された接続孔２５を通して上層の負荷用ＭＩＳＦＥ
ＴＱｐのｐ型ドレイン領域２６Ｐに接続される。また、
前述のように、導電層２３は接続孔２２を通して転送用
ＭＩＳＦＥＴＱｔの一方の半導体領域（１８）、駆動用
ＭＩＳＦＥＴＱｄのドレイン領域（１１）及びゲート電
極７に接続される。このように構成される導電層２３
は、導電層２３の膜厚、及び導電層２３の上側の接続孔
２５の位置と下側の接続孔２２の位置との間の寸法に相
当する分、負荷用ＭＩＳＦＥＴＱｐのドレイン領域２６
Ｐの他端側、転送用ＭＩＳＦＥＴＱｔの一方の半導体領
域（１８）及び駆動用ＭＩＳＦＥＴＱｄのドレイン領域
（１１）の夫々の間を離隔できる。導電層２３はｎ型不
純物が導入された多結晶珪素膜で形成されるので、前記
ｐ型ドレイン領域２６Ｐを形成するｐ型不純物の前記一
方の半導体領域(１８)、ドレイン領域(１１)の夫々への
拡散距離を導電層２３で増加できる。つまり、導電層２
３は、転送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱ
ｄの夫々のチャネル形成領域に、負荷用ＭＩＳＦＥＴＱ
ｐのドレイン領域２６Ｐのｐ型不純物が拡散されること
を低減し、転送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥ
ＴＱｄの夫々のしきい値電圧の変動を防止できる。前記
導電層２３は、負荷用ＭＩＳＦＥＴＱｐのゲート電極２
３、容量素子Ｃの第２電極２３の夫々と同一導電層（同
一製造工程）で形成されるので、構造上導電層数を低減
でき、又、製造プロセスの製造工程数を削減できる。
【０１７３】図６、図７及び図９に示すように、前記負
荷用ＭＩＳＦＥＴＱｐのソース領域（ｐ型導電層２６
Ｐ）には電源電圧線（Ｖcc）２６Ｐが接続される。電源
電圧線２６Ｐは前記ソース領域であるｐ型導電層２６Ｐ
と一体に構成されかつ同一導電層で構成される。つま
り、電源電圧線２６Ｐは第４層目のゲート材形成工程で
形成された多結晶珪素膜で形成され、この多結晶珪素膜
には抵抗値を低減するｐ型不純物（例えばＢＦ2 ）が導
入される。
【０１７４】前記電源電圧線（Ｖcc）２６Ｐはメモリセ
ルＭＣ内に２本配置される。この２本の電源電圧線２６
Ｐは、メモリセルアレイＭＡＹ又はサブメモリセルアレ
イＳＭＡＹにおいて、互いに離隔しかつ同一のＸ方向に
ほぼ平行に延在する。メモリセルＭＣに配置される一方
の電源電圧線２６Ｐは、負荷用ＭＩＳＦＥＴＱｐ２のソ
ース領域と一体に構成され、第１ワード線（ＷＬ１）１
３上をその延在方向と一致する方向に沿って延在する。
他方の電源電圧線２６Ｐは、負荷用ＭＩＳＦＥＴＱｐ１
のソース領域と一体に構成され、第２ワード線（ＷＬ
２）１３上をその延在方向と一致する方向に沿って延在
する。
【０１７５】前記図７及び図９に示すように、メモリセ
ルＭＣにおいて、一方の電源電圧線２６ＰはＸ方向に延
在するとともに、転送用ＭＩＳＦＥＴＱｔ１の他方の半
導体領域（１８）と相補性データ線ＤＬの第１データ線
（ＤＬ１：３３）との接続部分（後述する中間導電層２
９）をＹ方向に迂回する。つまり、一方の電源電圧線２
６Ｐは、メモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐ１と
前記接続部分との間を通過せず、この接続部分とＹ方向
に隣接する（図９中、上側に配置された）他のメモリセ
ルＭＣの負荷用ＭＩＳＦＥＴＱｐ１との間を通過し迂回
する。また、一方の電源電圧線２６Ｐは前記Ｙ方向に隣
接する（図９中、上側に配置された）他のメモリセルＭ
Ｃの一方の電源電圧線２６Ｐと兼用される。他方の電源
電圧線２６Ｐは、同様に、Ｘ方向に延在するとともに、
転送用ＭＩＳＦＥＴＱｔ２の他方の半導体領域（１８）
と相補性データ線ＤＬの第２データ線（ＤＬ２：３３）
との接続部分（後述する中間導電層２９）をＹ方向に迂
回する。他方の電源電圧線２６ＰはメモリセルＭＣの負
荷用ＭＩＳＦＥＴＱｐ２と前記接続部分との間を迂回
し、この接続部分とＹ方向に隣接する（図９中、下側に
配置された）他のメモリセルＭＣの負荷用ＭＩＳＦＥＴ
Ｑｐ２との間は通過しない。また、同様に他方の電源電
圧線２６Ｐは前記Ｙ方向に隣接する（図９中、下側に配
置された）他のメモリセルＭＣの他方の電源電圧線２６
Ｐと兼用される。つまり、１個のメモリセルＭＣには２
本の電源電圧線２６Ｐが配置されるが、この２本の電源
電圧線２６Ｐの夫々はＹ方向の上下に隣接する他のメモ
リセルＭＣの夫々の電源電圧線２６Ｐと兼用されるの
で、１個のメモリセルＭＣには実質的に１本の電源電圧
線２６Ｐが配置されることになる。
【０１７６】前記メモリセルＭＣに配置された２本の電
源電圧線２６Ｐは、前記メモリセルアレイＭＡＹ又はサ
ブメモリセルアレイＳＭＡＹにおいて、図９に示すＸ１
−Ｘ３軸又はＸ２−Ｘ４軸に対して、平面形状がＸ方向
に線対称で構成される。また、メモリセルＭＣに配置さ
れた２本の電源電圧線２６Ｐは、前述の駆動用ＭＩＳＦ
ＥＴＱｄ及び転送用ＭＩＳＦＥＴＱｔの線対称の配列と
異なり、かつ容量素子Ｃの第２電極２３の配列と同様
に、平面形状がＹ方向に非線対称で構成される。つま
り、Ｘ方向に配列された複数個のメモリセルＭＣを延在
する電源電圧線２６Ｐの平面形状に対して、Ｙ方向に隣
接する次段のＸ方向に配列されたメモリセルＭＣを延在
する電源電圧線２６Ｐは、前記前段のメモリセルＭＣを
延在する電源電圧線２６Ｐと同様にＸ方向に線対称で構
成されるとともに、前記前段のメモリセルＭＣを延在す
る電源電圧線２６Ｐに対して１個のメモリセルＭＣ分
（１メモリセルピッチ）だけ列方向にずらして構成され
る。メモリセルアレイＭＡＹ又はサブメモリセルアレイ
ＳＭＡＹにおいて、電源電圧線２６Ｐの転送用ＭＩＳＦ
ＥＴＱｔの他方の半導体領域と相補性データ線ＤＬとの
接続部分（中間導電層２９）の迂回は同一Ｙ方向である
上側ですべて行われる。
【０１７７】前述のメモリセルＭＣに配置された容量素
子Ｃのうち、駆動用ＭＩＳＦＥＴＱｄ１上に配置された
容量素子Ｃの第２電極２３（及び導電層２３）は、図９
に示すように、一方の電源電圧線２６Ｐを前記接続部分
（中間導電層２９）において、上側の他のメモリセルＭ
Ｃへ迂回させ、前記接続部分と負荷用ＭＩＳＦＥＴＱｐ
１との間の離隔寸法を縮小しているので、この縮小した
寸法に相当する分、メモリセルＭＣの平面形状が縮小さ
れる。また、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ
２上に配置された容量素子Ｃの第２電極２３（及び導電
層２３）は、他方の電源電圧線２６Ｐを前記接続部分
（中間導電層２９）において、このメモリセルＭＣ内へ
迂回させ、前記接続部分と負荷用ＭＩＳＦＥＴＱｐ２と
の間に他方の電源電圧線２６Ｐを通過させるので、この
他方の電源電圧線２６Ｐの通過に相当する分、メモリセ
ルＭＣの平面形状が増大する。つまり、電源電圧線２６
Ｐは、集積度を向上する目的でメモリセルＭＣ上を必ず
延在する（メモリセルＭＣの占有面積を利用する）の
で、この電源電圧線２６ＰがメモリセルＭＣ上を迂回す
る側である、駆動用ＭＩＳＦＥＴＱｄ２上に配置された
容量素子Ｃの第２電極２３（及び導電層２３）の平面形
状を基準にした場合、駆動用ＭＩＳＦＥＴＱｄ１上に配
置された容量素子Ｃの第２電極２３（及び導電層２３）
の平面形状は電源電圧線２６ＰがメモリセルＭＣ上を迂
回しないので縮小される。したがって、メモリセルＭＣ
の容量素子Ｃの第２電極２３（及び導電層２３）は、Ｘ
方向（Ｘ１−Ｘ２軸又はＸ３−Ｘ４軸）に線対称で配置
した場合には、駆動用ＭＩＳＦＥＴＱｄ２上に配置され
る第２電極２３の平面形状ですべての（駆動用ＭＩＳＦ
ＥＴＱｄ１上の）第２電極２３の平面形状が律則され、
メモリセルＭＣの占有面積が増大するが、前述のよう
に、電源電圧線２６ＰはＹ方向に非線対称で配置される
ことにより、駆動用ＭＩＳＦＥＴＱｄ１上の第２電極２
３の平面形状が縮小され、この縮小に相当する分、メモ
リセルＭＣの占有面積が縮小できる。
【０１７８】前記メモリセルＭＣにおいては、第１層目
の導電層７、第２層目の導電層１３、第３層目の導電層
２３及び第４層目の導電層２６を含む、合計４層の所謂
ゲート材が構成される。図６及び図１０（特定の導電層
のパターンを示す平面図）に示すように、メモリセルＭ
Ｃにおいて、第２層目の導電層１３は転送用ＭＩＳＦＥ
ＴＱｔのゲート電極１３、ワード線１３及び基準電圧線
１３として構成される。ワード線（その一部にはゲート
電極１３を含む）１３、基準電圧線１３の夫々は、同一
導電層であるので、ＳＲＡＭの製造プロセス上、フォト
リソグラフィ技術の最小加工寸法又はそれ以上の寸法を
もって離隔され、夫々、Ｘ方向にほぼ平行に延在する。
メモリセルＭＣにおいて、第３層目の導電層２３は負荷
用ＭＩＳＦＥＴＱｐのゲート電極２３、導電層２３、中
間導電層２３及び容量素子Ｃの第２電極２３として構成
される。メモリセルＭＣにおいて、第４層目の導電層２
６は負荷用ＭＩＳＦＥＴＱｐのｎ型チャネル形成領域２
６Ｎ、ｐ型ソース領域２６Ｐ、ｐ型ドレイン領域２６Ｐ
及び電源電圧線２６Ｐとして構成される。負荷用ＭＩＳ
ＦＥＴＱｐ１、Ｑｐ２の夫々は、ゲート長方向をＹ方向
に一致させ、同一導電層であるので、ＳＲＡＭの製造プ
ロセス上、フォトリソグラフィ技術の最小加工寸法又は
それ以上の寸法をもって離隔され、夫々、Ｙ方向にほぼ
平行に延在する。
【０１７９】このように構成される複数層の導電層１
３、２３及び２６が積層されるメモリセルＭＣにおいて
は、前記図１０に示すように、下層の第２層目の導電層
１３、中間層の第３層目の導電層２３の夫々は、別々の
導電層に形成されるので、フォトリソグラフィ技術の最
小加工寸法よりも小さい微細な寸法Ｌｍをもって離隔す
ることが許容される。換言すれば、メモリセルＭＣは、
占有面積を縮小し、ＳＲＡＭの集積度の向上を図ること
を主目的として、複数層の導電層１３、２３、２６の夫
々を微細な寸法Ｌｍをもって積極的に近接させることが
行われる。ところが、微細な寸法Ｌｍをもって離隔され
た第２層目の導電層１３と第３層目の導電層２３との間
に、前記微細な寸法Ｌｍの約２分の１よりも薄い膜厚を
有する層間絶縁膜（２１）が均一な膜厚で形成される
（例えばＣＶＤ法で堆積される）と、微細な寸法Ｌｍの
領域内において開口寸法が小さくかつ深い溝（断面形状
がクレバス形状になる溝）が発生する。第４層目の導電
層２６はＣＶＤ法で堆積される多結晶珪素膜で形成され
るので、前記溝内に多結晶珪素膜が埋込まれ、第４層目
の導電層２６のパターンニングの際のエッチング工程に
おいて除去しきれない。つまり、負荷用ＭＩＳＦＥＴＱ
ｐ１、Ｑｐ２の夫々は、夫々の間の下層の第２層目の導
電層１３と中間層の第３層目の導電層２３との間の微細
な寸法Ｌｍの領域に発生した溝にエッチング残りとして
残存する多結晶珪素膜を通して短絡する。
【０１８０】本実施例のＳＲＡＭのメモリセルＭＣは、
負荷用ＭＩＳＦＥＴＱｐ１、Ｑｐ２の夫々の間に発生す
る溝を打ち切ることを主目的として、同図１０に符号Ｏ
Ｓを付けて示すように、第２層目の導電層１３、第３層
目の導電層２３の夫々の間に微細な寸法Ｌｍで離隔され
る部分が存在する場合は第２層目の導電層１３の上部に
第３層目の導電層２３の少なくとも一部を重ね合せる
（図１０中、重ね合せた領域は斜線を施して示す）。図
１０中、符号ＮＳは、第２層目の導電層１３、第３層目
の導電層２３の夫々が微細な寸法Ｌｍをもって離隔さ
れ、エッチング残りが発生する可能性がある領域を示す
が、前記第２層目の導電層１３、第３層目の導電層２３
の夫々の重ね合せは領域ＮＳを横切る形状（エッチング
残りは一部分に発生するが、このエッチング残りを途中
で遮断する形状）で行われる。
【０１８１】前記メモリセルＭＣの転送用ＭＩＳＦＥＴ
Ｑｔの他方の半導体領域（１８）は、図６及び図７に示
すように、相補性データ線（ＤＬ）３３に接続される。
メモリセルＭＣの一方の転送用ＭＩＳＦＥＴＱｔ１は相
補性データ線３３の第１データ線（ＤＬ１）に接続され
る。他方の転送用ＭＩＳＦＥＴＱｔ２は相補性データ線
３３の第２データ線（ＤＬ２）に接続される。この転送
用ＭＩＳＦＥＴＱｔの他方の半導体領域、相補性データ
線３３の夫々の接続は、下層側から上層側に向って順次
積層された中間導電層２３、２９の夫々を介して行われ
る。
【０１８２】前記中間導電層２３は、図６、図７及び図
９に示すように、層間絶縁膜２１上に構成される。この
中間導電層２３の一部は、サイドウォールスペーサ１６
で規定された領域内において、前記層間絶縁膜２１に形
成された接続孔２２を通して転送用ＭＩＳＦＥＴＱｔの
他方の半導体領域（１８）に接続される。前記接続孔２
２はサイドウォールスペーサ１６で規定される領域より
も大きい（ゲート電極１２側に大きい）開口サイズで構
成される。前記サイドウォールスペーサ１６は前述のよ
うに転送用ＭＩＳＦＥＴＱｔのゲート電極１２の側壁に
それに対して自己整合で形成される。つまり、中間導電
層２３の一部はサイドウォールスペーサ１６に律則され
た位置にかつそれに対して自己整合で転送用ＭＩＳＦＥ
ＴＱｔの他方の半導体領域に接続される。中間導電層２
３の他部は、少なくとも、この中間導電層２３と上層の
中間導電層２９との製造プロセスのマスク合せ余裕寸法
に相当する分、層間絶縁膜２１上に引き出される。この
中間導電層２３は、転送用ＭＩＳＦＥＴＱｔの他方の半
導体領域、中間導電層２３の夫々に製造プロセスのマス
ク合せずれが生じる場合でも、このマスク合せずれを吸
収し、転送用ＭＩＳＦＥＴＱｔの他方の半導体領域にそ
れに対して自己整合で中間導電層２３を見かけ上接続で
きる。
【０１８３】前記中間導電層２３は前記負荷用ＭＩＳＦ
ＥＴＱｐのゲート電極２３、容量素子Ｃの第２電極２
３、導電層２３の夫々と同一導電層で構成される。つま
り、第３層目のゲート材形成工程で形成される多結晶珪
素膜で形成され、この多結晶珪素膜には抵抗値を低減す
るｎ型不純物が導入される。
【０１８４】前記中間導電層２９は、図６及び図７に示
すように、層間絶縁膜２７上に構成される。中間導電層
２９の一端側は層間絶縁膜２７に形成された接続孔２８
を通して前記中間導電層２３に接続される。この中間導
電層２３は前述のように転送用ＭＩＳＦＥＴＱｔの他方
の半導体領域に接続される。中間導電層２９の他端側
は、Ｘ方向に引き出され、層間絶縁膜３０に形成された
接続孔３１を通して相補性データ線３３に接続される。
【０１８５】前記転送用ＭＩＳＦＥＴＱｔ１の他方の半
導体領域に一端側が接続される中間導電層２９は、転送
用ＭＩＳＦＥＴＱｔ２の他方の半導体領域上をＹ方向に
延在する相補性データ線３３のうちの第１データ線（Ｄ
Ｌ１）３３下までＸ方向に引き出され、この引き出され
た領域において第１データ線３３に接続される。同様
に、転送用ＭＩＳＦＥＴＱｔ２の他方の半導体領域に一
端側が接続される中間導電層２９は、転送用ＭＩＳＦＥ
ＴＱｔ１の他方の半導体領域上をＹ方向に延在する相補
性データ線３３のうちの第２データ線（ＤＬ２）３３下
までＸ方向に引き出され、この引き出された領域におい
て第２データ線３３に接続される。つまり、中間導電層
２９は、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ１、
Ｑｔ２の夫々とそれとＸ方向において反転位置に延在す
る第１データ線３３、第２データ線３３の夫々とを接続
する交差配線構造を構成する。
【０１８６】中間導電層２９は、その形成方法について
は後述するが、製造プロセスの第１層目の金属材形成工
程で形成された高融点金属膜例えばＷ膜で形成される。
このＷ膜は前記多結晶珪素膜、高融点金属珪化膜の夫々
に比べて比抵抗値が小さい。
【０１８７】この中間導電層２９の下地となる層間絶縁
膜２７は、図６に示すように、酸化珪素膜２７Ａ、ＢＰ
ＳＧ膜２７Ｂの夫々を順次積層した複合膜で構成され
る。層間絶縁膜２７の上層のＢＰＳＧ膜２７Ｂは、グラ
スフローが施され、表面に平担化処理が施される。
【０１８８】前記層間絶縁膜３０は、図６に示すよう
に、堆積型の酸化珪素膜３０Ａ、塗布型の酸化珪素膜３
０Ｂ、堆積型の酸化珪素膜３０Ｃの夫々を順次積層した
３層の積層構造で構成される。下層の酸化珪素膜３０
Ａ、上層の酸化珪素膜３０Ｃの夫々は、後述するが、テ
トラエソキシシラン（ＴＥＯＳ:Ｔetra Ｅthoxy Ｓilan
e）ガスをソースガスとするプラズマＣＶＤ法で堆積さ
れる。下層の酸化珪素膜３０Ａは、下地の段差形状に沿
って均一な膜厚で堆積され、特に下地の段差形状の凹部
分において、この凹部分の上側でのオーバーハング形状
が発生しずらい。つまり、下層の酸化珪素膜３０Ａは前
記オーバーハング形状に基づく巣の発生を低減できる。
中間層の酸化珪素膜３０Ｂは、スピンオングラス（Ｓpi
n Ｏn Ｇlass）法で塗布され、ベーク処理が施された
後、全面エッチング（エッチバック）される。この中間
層の酸化珪素膜３０Ｂは、下層の酸化珪素膜３０Ａの表
面の段差形状部分に集中的に形成され（残存し）、層間
絶縁膜３０の表面の平担化を図れる。中間層の酸化珪素
膜３０Ｂは、基本的に前述の中間導電層２９と相補性デ
ータ線３３とを接続する接続孔３１の領域を除く、下層
の酸化珪素膜３０Ａの表面上の段差部分に形成される。
つまり、中間層の酸化珪素膜３０Ｂが含有する水分に基
づく、相補性データ線（アルミニウム合金）３３の腐食
が防止できる。上層の酸化珪素膜３０Ｃは、中間層であ
る酸化珪素膜３０Ｂの表面を被覆し、この酸化珪素膜３
０Ｂの膜質の劣化を防止できる。
【０１８９】前記相補性データ線（ＤＬ）３３は、図６
に示すように、層間絶縁膜３０上に構成される。この相
補性データ線３３は前記接続孔３１を通して中間導電層
２９の引き出された部分に接続される。相補性データ線
３３は製造プロセスの第２層目の金属材形成工程で形成
される。相補性データ線３３は下層の金属膜３３Ａ、中
間層のアルミニウム合金膜３３Ｂ、上層の金属膜３３Ｃ
の夫々を順次積層した３層の積層構造で構成される。前
記下層の金属膜３３Ａは、基本的に、転送用ＭＩＳＦＥ
ＴＱｔの他方の半導体領域（１８）や中間導電層２３の
珪素（Ｓｉ）、中間層のアルミニウム合金膜３３Ｂのア
ルミニウム（ＡＬ）の夫々の相互拡散を防止し、所謂ア
ロイスパイクを防止するバリアメタル膜として形成す
る。下層の金属膜３３Ａは例えばＴｉＷ膜で形成する。
前記中間層のアルミニウム合金膜３３Ｂは多結晶珪素
膜、高融点金属膜、高融点金属珪化膜の夫々に比べて比
抵抗値が小さい。アルミニウム合金膜３３ＢはＣｕ、Ｓ
ｉの少なくともいずれか一方が添加されたアルミニウム
で構成される。Ｃｕは基本的にエレクトロマイグレーシ
ョン耐性を向上できる作用を有する。Ｓｉは基本的にア
ロイスパイクを防止できる作用を有する。上層の金属膜
３３Ｃは、基本的に、中間層のアルミニウム合金膜３３
Ｂのアルミニウムヒルロック現象を防止することを目的
として構成される。また、上層の金属膜３３Ｃは、フォ
トリソグラフィ技術でのパターンニングの際の露光工程
において、中間層のアルミニウム合金膜３３Ｂの表面の
反射率を低減し、回析現象（ハレーション）を防止する
目的で形成される。
【０１９０】なお、相補性データ線３３は、アルミニウ
ム合金膜３３Ｂをアルミニウム膜で、或いは下層の金属
膜３３Ａを廃止して単層のアルミニウム合金膜で構成し
てもよい。
【０１９１】前記相補性データ線３３は、図７に示すよ
うに、メモリセルＭＣ上をＹ方向に延在する。相補性デ
ータ線３３のうちの一方の第１データ線（ＤＬ１）３３
はメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ１、転送用
ＭＩＳＦＥＴＱｔ２及び負荷用ＭＩＳＦＥＴＱｐ２上を
Ｙ方向に延在する。他方の第２データ線（ＤＬ２）３３
はメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ２、転送用
ＭＩＳＦＥＴＱｔ１及び負荷用ＭＩＳＦＥＴＱｐ１上を
Ｙ方向に延在する。つまり、相補性データ線３３の第１
データ線３３、第２データ線３３の夫々は互いに離隔し
かつほぼ平行にＹ方向に延在する。
【０１９２】同図７に示すように、メモリセルアレイＭ
ＡＹ又はサブメモリセルアレイＭＡＹにおいて、Ｘ方向
に配列されたメモリセルＭＣの相補性データ線３３の平
面形状はＸ１−Ｘ３軸又はＸ２−Ｘ４軸に対して線対称
で配置される。Ｙ方向に配列されたメモリセルＭＣの相
補性データ線３３の平面形状はＸ１−Ｘ２軸又はＸ３−
Ｘ４軸に対して線対称で配置される。
【０１９３】前記メモリセルＭＣ上には、図６及び図７
に示すように、メインワード線（ＭＷＬ）２９及びサブ
ワード線（ＳＷＬ１）２９が配置される。メインワード
線２９、サブワード線２９の夫々は、同一導電層（第１
層目の金属材形成工程で形成される高融点金属膜）で構
成され、前記中間導電層２９と同一導電層で構成され
る。つまり、メインワード線２９、サブワード線２９の
夫々はワード線（ＷＬ）１３と相補性データ線３３との
間の層に構成される。メインワード線２９、サブワード
線２９の夫々は、メモリセルＭＣの転送用ＭＩＳＦＥＴ
Ｑｔ１に接続される中間導電層２９と転送用ＭＩＳＦＥ
ＴＱｔ２に接続される中間導電層２９との間に配置され
る。メインワード線２９、サブワード線２９の夫々は互
いに離隔し、かつメモリセルアレイＭＡＹをほぼ平行に
Ｘ方向に延在する。
【０１９４】前述の図２（Ａ）及び図３に示すように、
メインワード線２９はＹ方向に配列された４個（４〔bi
t〕 ）のメモリセルＭＣ毎に１本配置される。１本のメ
インワード線２９は、前記図１に示すメモリブロックＭ
Ｂの４個のメモリマットＭＭの合計１６個のメモリセル
アレイＭＡＹ上を延在するので、抵抗値を低減する目的
でサブワード線２９に比べて配線幅寸法が太く構成され
る。
【０１９５】サブワード線（ＳＷＬ１）２９は、前述の
図２（Ａ）及び図３に示すように、メモリマットＭＭの
ワードドライバー回路ＷＤＲに近接する側に配置された
メモリセルアレイＭＡＹにおいて、Ｙ方向に配列された
１個のメモリセルＭＣ毎に１本配置される。サブワード
線２９は、１個のメモリセルアレイＭＡＹを延在する程
度の長さで、前記メインワード線２９に比べて延在する
長さが短いので、メインワード線２９に比べて配線幅寸
法が細く構成される。図６及び図７に示すように、メイ
ンワード線２９、サブワード線２９の夫々は、メモリセ
ルＭＣに接続される基準電圧線（Ｖss）１３をワード線
（ＷＬ）１３と同一導電層で構成し、この基準電圧線１
３を延在させていた導電層を空領域としたので、この空
領域（２本の配線を配置できる程度の領域）を利用して
配置される。つまり、メモリセルＭＣは、ワード線（Ｗ
Ｌ）１３及び基準電圧線１３の他に、Ｘ方向にデバイデ
ッドワードライン方式で使用するメインワード線２９及
びダブルワードライン方式で使用するサブワード線２９
の２本のワード線が延在できる。
【０１９６】前記メモリセルＭＣの相補性データ線３３
上を含む基板全面（外部端子ＢＰの領域は除く）には、
図６に示すように、ファイナルパッシベーション膜（最
終保護膜）３４が構成される。このファイナルパッシベ
ーション膜３４は、その構造を詳細に示さないが、酸化
珪素膜、窒化珪素膜、樹脂膜の夫々を順次積層した３層
の積層構造で構成される。
【０１９７】ファイナルパッシベーション膜３４の下層
の酸化珪素膜は、さらに３層の積層構造で構成され、前
記層間絶縁膜３０と同様の構造で構成される。すなわ
ち、下層の酸化珪素膜は、テトラエソキシシランガスを
ソースガスとするＣＶＤ法で堆積された酸化珪素膜、塗
布後にエッチングが施された酸化珪素膜、テトラエソキ
シシランガスをソースガスとするＣＶＤ法で堆積された
酸化珪素膜の夫々で形成される。つまり、下層の酸化珪
素膜は、表面の平担化を図り、上層の窒化珪素膜に巣が
発生することを防止する。中間層の窒化珪素膜はプラズ
マＣＶＤ法で形成される。この中間層の窒化珪素膜は耐
湿性を高める作用がある。上層の樹脂膜は例えばポリイ
ミド系樹脂で形成される。この樹脂膜は、樹脂封止型半
導体装置の樹脂封止部に微量に含有される放射性元素か
ら放出されるα線を遮蔽し、ＳＲＡＭのα線ソフトエラ
ー耐性を向上できる。また、樹脂膜は、前記樹脂封止部
に含有されるフィラーでファイナルパッシベーション膜
３４等の層間膜にクラックが発生することを防止する。
【０１９８】次に、ＳＲＡＭのメモリマットＭＭのメモ
リセルアレイＭＡＹの周辺領域（端部）において、ウエ
ル構造及びメモリセルＭＣの構造について説明する。
【０１９９】前記図２（Ａ）、図３及び図４に示すＳＲ
ＡＭのメモリマットＭＭのメモリセルアレイＭＡＹ又は
サブメモリセルアレイＳＭＡＹの周辺構造は、図１１、
図１２、図１３、図１４（周辺領域の拡大平面図）及び
図１５（要部断面図）に示す。図１１は素子分離絶縁膜
４で周囲の形状を規定された活性領域の平面形状を示
す。図１２は前記活性領域に重ね合せた駆動用ＭＩＳＦ
ＥＴＱｄ及び転送用ＭＩＳＦＥＴＱｔの平面形状を示
す。図１３は前記活性領域、駆動用ＭＩＳＦＥＴＱｄ及
び転送用ＭＩＳＦＥＴＱｔに重ね合せた負荷用ＭＩＳＦ
ＥＴＱｐの平面形状を示す。図１４は前記活性領域、駆
動用ＭＩＳＦＥＴＱｄ、転送用ＭＩＳＦＥＴＱｔ及び負
荷用ＭＩＳＦＥＴＱｐに重ね合せたサブワード線（ＳＷ
Ｌ）２９、メインワード線（ＭＷＬ）２９及び相補性デ
ータ線（ＤＬ）３３の平面形状を示す。
【０２００】前記図１１に示すように、メモリセルアレ
イＭＡＹ又はサブメモリセルアレイＳＭＡＹの中央領域
において、Ｘ方向及びＹ方向に隣接する４個のメモリセ
ルＭＣの一部の活性領域は一体に構成され、平面形状が
リング形状で構成される。具体的には、同図１１に符号
ＭＣ２を付けて示すメモリセルＭＣ２を中心として、こ
のメモリセルＭＣ２、その右側に隣接するメモリセルＭ
Ｃ、これら２個のメモリセルＭＣの下側に隣接する２個
のメモリセルＭＣ、合計４個のメモリセルＭＣにおい
て、４個のメモリセルＭＣの夫々の一方の転送用ＭＩＳ
ＦＥＴＱｔ及び一方の駆動用ＭＩＳＦＥＴＱｄ、合計４
個の転送用ＭＩＳＦＥＴＱｔ及び４個の駆動用ＭＩＳＦ
ＥＴＱｄの活性領域は一体に構成され、リング形状の活
性領域が構成される（図１１において一部を塗りつぶし
た領域）。
【０２０１】換言すれば、前記４個の転送用ＭＩＳＦＥ
ＴＱｔ、４個の駆動用ＭＩＳＦＥＴＱｄの夫々（合計８
個のＭＩＳＦＥＴ）は、互いに向い合うソース領域又は
ドレイン領域を一体に構成し、電気的にも直列接続され
たリング形状で構成される。つまり、Ｘ方向、Ｙ方向の
夫々に隣接する４個のメモリセルＭＣにおいて、メモリ
セルＭＣの一方の転送用ＭＩＳＦＥＴＱｔ及び駆動用Ｍ
ＩＳＦＥＴＱｄで構成される一方のＬ字形状の活性領域
を互いに連続させ、かつ活性領域の延在する方向（直列
に接続された複数個のＭＩＳＦＥＴのゲート長方向と一
致する方向）に終端がなく、活性領域のパターンが閉じ
るリング形状で構成される。リング形状の活性領域の互
いに対向する内枠側、外枠側の夫々（転送用ＭＩＳＦＥ
ＴＱｔ、駆動用ＭＩＳＦＥＴＱｄの夫々のゲート幅を規
定する領域）は素子分離絶縁膜４及びｐ型チャネルスト
ッパ領域５で規定される。前記４個のメモリセルＭＣの
夫々の転送用ＭＩＳＦＥＴＱｔはゲート長方向をＹ方向
に一致させ、駆動用ＭＩＳＦＥＴＱｄはゲート長方向を
Ｘ方向に一致させているので、前記リング形状は円形状
や楕円形状よりもむしろ方形状（長方形状）に近い平面
形状で構成される。
【０２０２】前記リング形状で構成された活性領域はＸ
方向（転送用ＭＩＳＦＥＴＱｔのゲート幅方向又は駆動
用ＭＩＳＦＥＴＱｄのゲート長方向と一致する方向）に
同一形状でかつ同一ピッチで複数個配列される。このＸ
方向に隣接する複数個のリング形状の活性領域の夫々の
間は、素子分離絶縁膜４（及びｐ型チャネルストッパ領
域５）が配置され、電気的に分離される。リング形状の
活性領域のＹ方向（転送用ＭＩＳＦＥＴＱｔのゲート長
方向又は駆動用ＭＩＳＦＥＴＱｄのゲート幅方向と一致
する方向）に隣接する次段のリング形状の活性領域は、
前段の配列と同様に、Ｘ方向に同一形状でかつ同一ピッ
チで複数個配列されるとともに、前段の配列に対してＸ
方向に２分の１ピッチ（ハーフピッチ）だけずらして配
列される。つまり、前記リング形状の活性領域は、図１
１に示すように、メモリセルアレイＭＡＹ（又はサブメ
モリセルアレイＳＭＡＹ）において千鳥り形状に周期性
を確保し配列される。
【０２０３】前記図１１及び図１５に示すように、メモ
リセルアレイＭＡＹ（又サブメモリセルアレイＳＭＡ
Ｙ）の終端、つまりメモリセルアレイＭＡＹの端部であ
って、メモリセルアレイＭＡＹの外周囲に配置されたガ
ードリング領域Ｐ−ＧＲに近接する領域においては、前
記リング形状の活性領域の配列の周期性の乱れを緩める
レイアウトが施される。具体的には、図１１及び図１５
に示すように、メモリセルアレイＭＡＹとガードリング
領域Ｐ−ＧＲとの間に、メモリセルアレイＭＡＹの中央
領域に配置されたリング形状の活性領域の一部の形状と
同一又は類似の形状のダミー活性領域４Ｄ１〜４Ｄ３の
夫々が配置される。
【０２０４】前記図４に示すメモリマットＭＭの２個の
メモリセルアレイＭＡＹの周囲を取り囲むガードリング
領域Ｐ−ＧＲは、図１１及び図１５に示すように、ｐ-
型ウエル領域２Ｍの主面の周辺領域において、素子分離
絶縁膜４で周囲を規定された（一部は活性領域４Ｄで規
定された）領域に構成される。ガードリング領域Ｐ−Ｇ
Ｒは、ｐ- 型ウエル領域２Ｍの主面部に形成されたｐ+
型半導体領域４０を主体に構成され、ｐ- 型ウエル領域
２Ｍに固定の基準電圧Ｖssを供給する。
【０２０５】前記ガードリング領域Ｐ−ＧＲは、図１４
及び図１５に示すように、基準電圧線（Ｖss）２９を介
在して基準電圧線（Ｖss）３３が電気的に接続される。
基準電圧線２９は、前述のメインワード線（ＭＷＬ）２
９、サブワード線（ＳＷＬ）２９等と同一導電層で形成
され、メモリセルアレイＭＡＹの周囲に沿って延在す
る。基準電圧線２９は層間絶縁膜２７に形成された接続
孔２８を通してガードリング領域Ｐ−ＧＲに接続され
る。基準電圧線３３は相補性データ線（ＤＬ）３３と同
一導電層で形成される。メモリセルアレイＭＡＹ内は相
補性データ線３３がＹ方向に延在するので、基準電圧線
３３は、相補性データ線３３との接触を避けるためにＹ
方向に延在する。基準電圧線３３は層間絶縁膜３０に形
成された接続孔３１を通して下層の基準電圧線２９に接
続される。
【０２０６】また、図１１乃至図１５に示すように、メ
モリセルアレイＭＡＹは基本的にｎ- 型ウエル分離領域
３ｉの主面のｐ- 型ウエル領域２Ｍの主面に配置され、
このメモリセルアレイＭＡＹが配置されたｐ- 型ウエル
領域２Ｍの外周囲であってｎ- 型ウエル分離領域３ｉの
主面にはｎ- 型ウエル領域３が構成される。このｎ-型
ウエル分離領域３ｉの主面に配置されたｎ- 型ウエル領
域３は、前述の図１８に示すように、ｎ- 型ウエル分離
領域３ｉの表面の不純物濃度に比べて高い不純物濃度に
設定されるので、ｎ- 型ウエル分離領域３ｉの主面の不
純物濃度を高く設定できる（不純物濃度を高める方向に
補正できる）。換言すれば、ｎ- 型ウエル分離領域３ｉ
のｐ- 型ウエル領域２Ｍの外周囲の主面は、ｎ- 型ウエ
ル領域３の不純物濃度が加算され、高い不純物濃度に設
定される。この結果、２重ウエル構造におけるｎ- 型ウ
エル分離領域３ｉの主面のｐ- 型ウエル領域２Ｍとｎ-
型ウエル分離領域３ｉの外周囲のｐ- 型半導体基板１と
の間の絶縁分離耐圧の向上が図れる。
【０２０７】前記図１１及び図１５に示すように、ｎ-
型ウエル領域３の周辺領域にはガードリング領域Ｎ−Ｇ
Ｒが配置される。ガードリング領域Ｎ−ＧＲは、ｎ- 型
ウエル領域３の主面の周辺領域において、素子分離絶縁
膜４で周囲を規定された領域に構成される。ガードリン
グ領域Ｎ−ＧＲは、ｎ- 型ウエル領域３の主面部に形成
されたｎ+ 型半導体領域１１及び１８を主体に構成さ
れ、ｎ- 型ウエル領域３に固定の電源電圧Ｖccを供給す
る。
【０２０８】前記ガードリング領域Ｎ−ＧＲは、図１４
及び図１５に示すように、電源電圧線（Ｖcc）２９を介
在して電源電圧線（Ｖcc）３３が電気的に接続される。
この電源電圧線２９は基準電圧線２９と同一導電層で形
成され、電源電圧線３３は基準電圧線３３と同一導電層
で形成される。
【０２０９】また、図１２に示すように、メモリセルア
レイＭＡＹは、端部での周期性の乱れを緩めるために、
ダミーゲート電極７Ｄが配置される。このダミーゲート
電極７Ｄは、メモリセルアレイＭＡＹの端部において配
置され、メモリセルアレイＭＡＹの中央領域に配置され
たメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄのゲート電
極７の平面形状と同一又は類似の平面形状を具備して構
成される。同様に、メモリセルアレイＭＡＹの端部での
周期性の乱れを緩めるために、ダミーワード線１３Ｄ
１、ダミー基準電圧線１３Ｄ２の夫々が配置される。こ
のダミーワード線１３Ｄ１、ダミー基準電圧線１３Ｄ２
の夫々はメモリセルアレイＭＡＹの端部において配置さ
れ、メモリセルアレイＭＡＹの中央領域に配置されたワ
ード線１３、基準電圧線１３の夫々の平面形状と同一又
は類似の平面形状を具備して構成される。
【０２１０】次に、前述のＳＲＡＭの周辺回路を構成す
る相補型ＭＩＳＦＥＴの具体的な構造について、図１６
（要部拡大断面図）を使用し、簡単に説明する。
【０２１１】ＳＲＡＭの直接周辺回路、間接周辺回路の
夫々を含む周辺回路の相補型ＭＩＳＦＥＴは、図１６に
示すように、ｐ- 型半導体基板１の主面のｐ- 型ウエル
領域２及びｎ- 型ウエル領域３に配置される。つまり、
周辺回路の相補型ＭＩＳＦＥＴは、前記メモリセルアレ
イＭＡＹが配置されたｐ- 型ウエル領域２Ｍを有するｎ
- 型ウエル分離領域３ｉの外周囲において、ｐ- 型ウエ
ル領域２及びｎ- 型ウエル領域３に配置される。
【０２１２】前記相補型ＭＩＳＦＥＴのうち、ｎチャネ
ルＭＩＳＦＥＴＱｎは、非活性領域の素子分離絶縁膜４
及びｐ型チャネルストッパ領域５で周囲を囲まれた領域
内において、ｐ- 型ウエル領域２の主面に配置される。
つまり、ｎチャネルＭＩＳＦＥＴＱｎはｐ- 型ウエル領
域２（チャネル形成領域）、ゲート絶縁膜１２、ゲート
電極１３、ソース領域及びドレイン領域を主体に構成さ
れる。ｎチャネルＭＩＳＦＥＴＱｎは前記メモリセルＭ
Ｃの転送用ＭＩＳＦＥＴＱｔとほぼ同一構造で構成さ
れ、ｎチャネルＭＩＳＦＥＴＱｎのゲート電極１３は転
送用ＭＩＳＦＥＴＱｔのゲート電極１３と同一導電層で
構成される。また、同様に、ｎチャネルＭＩＳＦＥＴＱ
ｎはＬＤＤ構造で構成され、ソース領域、ドレイン領域
の夫々は夫々低い不純物濃度のｎ型半導体領域１７及び
高い不純物濃度のｎ+ 型半導体領域１８で構成される。
【０２１３】前記ｎチャネルＭＩＳＦＥＴＱｎはソース
領域、ドレイン領域の少なくともいずれか一方のｎ+ 型
半導体領域１８に配線２９、又は配線２９を通して配線
３３が電気的に接続される。
【０２１４】また、前記相補型ＭＩＳＦＥＴのうち、ｐ
チャネルＭＩＳＦＥＴＱｐは、非活性領域の素子分離絶
縁膜４で周囲を囲まれた領域内において、ｎ- 型ウエル
領域３の主面に配置される。つまり、ｐチャネルＭＩＳ
ＦＥＴＱｐはｎ- 型ウエル領域３（チャネル形成領
域）、ゲート絶縁膜１２、ゲート電極１３、ソース領域
及びドレイン領域を主体に構成される。ｐチャネルＭＩ
ＳＦＥＴＱｐは、チャネル導電型は異なるが、前記ｎチ
ャネルＭＩＳＦＥＴＱｎとほぼ同一構造で構成される。
つまり、ｐチャネルＭＩＳＦＥＴＱｐは、ＬＤＤ構造で
構成され、ソース領域、ドレイン領域の夫々が低い不純
物濃度のｐ型半導体領域３９及び高い不純物濃度のｎ+
型半導体領域４０で構成される。
【０２１５】前記ｐチャネルＭＩＳＦＥＴＱｐはソース
領域、ドレイン領域の少なくともいずれか一方のｐ+ 型
半導体領域４０に配線２９、又は配線２９を通して配線
３３が電気的に接続される。
【０２１６】前記ＳＲＡＭのメモリセルアレイＭＡＹの
メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩ
ＳＦＥＴＱｄの夫々が配置されるｐ- 型ウエル領域２Ｍ
は周辺回路の相補型ＭＩＳＦＥＴのｎチャネルＭＩＳＦ
ＥＴＱｎが配置されるｐ- 型ウエル領域２の表面の不純
物濃度に対して独立に表面の不純物濃度が設定される。
つまり、ｐ- 型ウエル領域２Ｍの表面の不純物濃度は、
ｐ- 型ウエル領域２の表面の不純物濃度と同等かそれに
比べて高く設定することができ、結果的にメモリセルＭ
Ｃの転送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱｄ
の夫々のしきい値電圧を高められる。このメモリセルＭ
Ｃの転送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱｄ
の夫々のしきい値電圧が高く設定できると、ノイズに対
する誤動作を防止できるので、メモリセルＭＣの情報蓄
積ノードに保持された情報を安定に保持できる。
【０２１７】また、前記ｎチャネルＭＩＳＦＥＴＱｎが
配置されるｐ- 型ウエル領域２の表面の不純物濃度はメ
モリセルＭＣの転送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳ
ＦＥＴＱｄの夫々が配置されるｐ- 型ウエル領域２Ｍの
不純物濃度に対して独立に表面の不純物濃度が設定され
る。つまり、ｐ- 型ウエル領域２の表面の不純物濃度
は、ｐ- 型ウエル領域２Ｍの表面の不純物濃度と同等か
それに比べて低く設定することができ、結果的にｎチャ
ネルＭＩＳＦＥＴＱｎのしきい値電圧を低くできる。こ
のｎチャネルＭＩＳＦＥＴＱｎのしきい値電圧を低く設
定できると、このｎチャネルＭＩＳＦＥＴＱｎの動作速
度を高速化できる。
【０２１８】次に、前述のＳＲＡＭの具体的な製造方法
について、図１９乃至図３３（メモリセルアレイの中央
領域において各工程毎に示す要部断面図）及び図３４乃
至図３９（メモリセルアレイの端部において各工程毎に
示す要部断面図）を用いて簡単に説明する。
【０２１９】《ウエル分離領域の形成工程》まず、単結
晶珪素からなるｐ- 型半導体基板１を用意する（図１９
及び図３４参照）。このｐ- 型半導体基板１は、前述の
ように、主面を（１００）結晶面に設定し、しかも所謂
オフアングルウエーハが使用される。
【０２２０】次に、前記ｐ- 型半導体基板１の主面上に
酸化珪素膜５０を形成する。酸化珪素膜５０は、例えば
熱酸化法で形成し、２０〜２５〔ｎｍ〕程度の膜厚で形
成する。
【０２２１】次に、図１９及び図３４に示すように、前
記ｐ- 型半導体基板１のｎ- 型ウエル分離領域３ｉの形
成領域の主面上に前記酸化珪素膜５０を介して窒化珪素
膜５１を形成する。この窒化珪素膜５１は耐酸化マスク
として使用される。窒化珪素膜５１は、例えばＣＶＤ法
で堆積し、４０〜６０〔ｎｍ〕程度の膜厚で形成され
る。窒化珪素膜は、その堆積後にフォトリソグラフィ技
術で形成されたマスクを使用し、エッチング技術によっ
てパターンニングされる。
【０２２２】次に、前記窒化珪素膜５１を耐酸化マスク
として使用し、この窒化珪素膜５１以外の領域つまりｎ
- 型ウエル分離領域３ｉの形成領域以外の領域において
ｐ-型半導体基板１の主面上の酸化珪素膜５０を厚い膜
厚の酸化珪素膜５０Ｍに成長させる。この酸化珪素膜５
０Ｍは、前述の酸化珪素膜５０との膜厚差を利用して不
純物を導入する不純物導入マスクとして使用する目的
で、例えば１２０〜１５０〔ｎｍ〕程度の膜厚で形成さ
れる。この不純物導入マスクとして使用される酸化珪素
膜５０Ｍは耐酸化マスクとして使用された窒化珪素膜５
１に対して自己整合で形成される。この後、前記窒化珪
素膜５１は除去される。
【０２２３】次に、前記酸化珪素膜５０Ｍを不純物導入
マスクとして使用し、ｐ- 型半導体基板１の主面のｎ-
型ウエル分離領域３ｉの形成領域にｎ型不純物を導入
し、このｎ型不純物に引き伸し拡散を施し、ｎ- 型ウエ
ル分離領域３ｉを形成する（図２０及び図３５参照）。
前記ｎ型不純物は、例えば１０12〜１０13〔atoms／c
m2〕程度の不純物濃度のＰを使用し、５０〜７０〔Ｋｅ
Ｖ〕程度のエネルギのイオン打込みで導入される。導入
されたｎ型不純物は、１１００〜１３００〔℃〕程度の
温度で約１５０〜２００〔分〕の引き伸し拡散が行われ
る。
【０２２４】次に、図２０及び図３５に示すように、ｎ
- 型ウエル分離領域３ｉを形成するｎ型不純物の不純物
導入マスクとして使用した酸化珪素膜５０Ｍを使用し
（同一マスクを使用し）、ｎ- 型ウエル分離領域３ｉの
主面部にｐ型不純物２Ｍｐを導入する。ｐ型不純物２Ｍ
ｐは、ｎ- 型ウエル分離領域３ｉを形成する酸化珪素膜
５０Ｍを使用し導入されるので、ｎ- 型ウエル分離領域
３ｉに対して自己整合で形成される。しかも、ｐ型不純
物２Ｍｐは、ｎ- 型ウエル分離領域３ｉを形成する酸化
珪素膜５０Ｍを使用し導入されるので、不純物導入マス
クを兼用することになり、ｐ型不純物２Ｍｐを導入する
ためだけに形成される不純物導入マスクを形成する工程
を廃止できる。なお、ｐ型不純物２Ｍｐはメモリセルア
レイＭＡＹが配置されるｐ- 型ウエル領域２Ｍを形成す
るが、ｐ型不純物２Ｍｐの引き伸し拡散は後述するｐ-
型ウエル領域２、ｎ- 型ウエル領域３の夫々の引き伸し
拡散を利用して行われる。
【０２２５】前記ｐ型不純物２Ｍｐは、例えば１０12〜
１０13〔atoms／cm2〕程度の不純物濃度のＢＦ2 を使用
し、５０〜７０〔ＫｅＶ〕程度のエネルギのイオン打込
みで導入される。
【０２２６】次に、前記酸化珪素膜５０、５０Ｍの夫々
を除去する。
【０２２７】《ウエル形成工程》次に、前記ｎ- 型ウエ
ル分離領域３ｉの主面上を含むｐ- 型半導体基板１の主
面上の全面に酸化珪素膜５２を形成する。酸化珪素膜５
２は、例えば熱酸化法で形成し、４０〜５０〔ｎｍ〕程
度の膜厚で形成する。
【０２２８】次に、前記ｎ- 型ウエル分離領域３ｉの主
面のｐ型不純物２Ｍｐが導入された領域（この領域は前
記酸化珪素膜５２を形成する熱酸化工程の際に、ｐ型不
純物２Ｍｐが若干拡散され、ｐ- 型ウエル領域２Ｍが形
成される）上、ｎ- 型ウエル分離領域３ｉ以外であって
ｐ- 型半導体基板１の主面のｐ- 型ウエル領域２の形成
領域上の夫々に窒化珪素膜５３を形成する。この窒化珪
素膜５３は不純物導入マスク及び耐酸化マスクとして使
用される。窒化珪素膜５３は、例えばＣＶＤ法で堆積
し、４０〜６０〔ｎｍ〕程度の膜厚で形成される。窒化
珪素膜５３は、その堆積後にフォトリソグラフィ技術で
形成されたマスクを使用し、エッチング技術によってパ
ターンニングされる。
【０２２９】次に、図２１及び図３６に示すように、前
記窒化珪素膜５３を不純物導入マスクとして使用し、ｐ
- 型半導体基板１のｎ- 型ウエル領域３の形成領域の主
面部に、ｎ型不純物３ｎを導入する。ｎ型不純物３ｎ
は、同図３６に示すように、ｐ型不純物２Ｍｐが導入さ
れた領域（ｐ- 型ウエル領域２Ｍの形成領域）の外周囲
であって、ｎ- 型ウエル分離領域３ｉの主面にも導入さ
れる。ｎ型不純物３ｎは、例えば１×１０13〜３×１０
14〔atoms／cm2〕程度の不純物濃度のＰを使用し、１２
０〜１３０〔ＫｅＶ〕程度のエネルギのイオン打込みで
導入される。ｎ型不純物３ｎは前記酸化珪素膜５２を通
してｐ- 型半導体基板１の主面部に導入される。
【０２３０】次に、前記窒化珪素膜５３を耐酸化マスク
として使用し、ｐ- 型半導体基板１のｎ型不純物３ｎが
導入された領域、ｎ- 型ウエル分離領域３ｉのｎ型不純
物３ｎが導入された領域の夫々において、酸化珪素膜５
２を成長し、膜厚の厚い酸化珪素膜５２Ｍを形成する。
この酸化珪素膜５２Ｍの成長は前記窒化珪素膜５３を耐
酸化マスクとして使用した熱酸化法で行う。前記酸化珪
素膜５２Ｍは１３０〜１４０〔ｎｍ〕程度の膜厚に形成
される。この後、前記窒化珪素膜５３は除去される。
【０２３１】次に、図２２及び図３７に示すように、前
記成長させた酸化珪素膜５２Ｍを不純物導入マスクとし
て使用し、ｐ- 型半導体基板１の主面のｐ- 型ウエル領
域２の形成領域の主面部、ｎ- 型ウエル分離領域３ｉの
ｐ- 型ウエル領域２Ｍの主面部の夫々にｐ型不純物２ｐ
を導入する。ｐ型不純物２ｐは、１×１０13〜３×１０
13〔atoms／cm2〕程度の不純物濃度のＢＦ2 を使用し、
５０〜７０〔ＫｅＶ〕程度のエネルギのイオン打込みで
導入される。ｐ型不純物２ｐは前記酸化珪素膜５２を通
してｐ- 型半導体基板１、ｐ- 型ウエル領域２Ｍの夫々
の主面部に導入される。
【０２３２】次に、図２３及び図３８に示すように、ｐ
- 型半導体基板１の主面部に導入されたｎ型不純物３
ｎ、ｐ型不純物２ｐ、ｎ- 型ウエル分離領域３ｉの主面
部に導入されたｐ型不純物２Ｍｐの夫々に引き伸し拡散
を施し、ｎ型不純物３ｎの拡散でｎ- 型ウエル領域３、
ｐ型不純物２ｐの拡散でｐ- 型ウエル領域２、ｐ型不純
物２Ｍｐの拡散でｐ- 型ウエル領域２Ｍの夫々が形成さ
れる。つまり、この工程が完了すると、ｐ- 型半導体基
板１の主面部にｎ- 型ウエル分離領域３ｉ及びｐ- 型ウ
エル領域２Ｍで形成される２重ウエル構造が完成し、ｐ
- 型半導体基板１の主面の互いに異なる領域にｎ- 型ウ
エル領域３、ｐ- 型ウエル領域２の夫々が形成されるツ
インウエル構造が完成する。前記引き伸し拡散は例えば
１１００〜１３００〔℃〕の温度で約１００〜２００
〔分〕行われる。この後、前記酸化珪素膜５２は除去さ
れる。
【０２３３】《素子分離領域の形成工程》次に、前記ｐ
- 型ウエル領域２、ｎ- 型ウエル領域３、ｐ- 型ウエル
領域２Ｍの夫々の主面上を含むｐ- 型半導体基板１の全
面に酸化珪素膜を形成する。この酸化珪素膜は、熱酸化
法で形成し、例えば約１５〜２０〔ｎｍ〕程度の膜厚で
形成する。
【０２３４】次に、前述のｐ- 型ウエル領域２、ｎ- 型
ウエル領域３、ｐ- 型ウエル領域２Ｍの夫々の活性領域
の形成領域の主面上に窒化珪素膜を形成する。窒化珪素
膜は不純物導入マスク及び耐酸化マスクとして使用され
る。窒化珪素膜は、例えばＣＶＤ法で堆積し、１００〜
１５０〔ｎｍ〕程度の膜厚で形成する。窒化珪素膜は、
フォトリソグラフィ技術及びエッチング技術を使用し、
パターンニングされる。
【０２３５】次に、前記窒化珪素膜がパターンニングさ
れると、この窒化珪素膜から露出する非活性領域におい
て、酸化珪素膜又はその一部が除去されるので、この非
活性領域に新たに酸化珪素膜を再度形成する。この新た
に形成された酸化珪素膜は、例えば熱酸化法で形成し、
８〜１２〔ｎｍ〕程度の膜厚で形成する。この新たに形
成された酸化珪素膜は、窒化珪素膜をパターンニングし
た際のエッチングダメージの除去、不純物導入の際の汚
染防止等の目的で形成される。
【０２３６】次に、前記窒化珪素膜を不純物導入マスク
として使用し、ｐ- 型ウエル領域２、ｐ- 型ウエル領域
２Ｍの夫々の非活性領域（素子分離領域）の形成領域に
ｐ型不純物を導入する。ｐ型不純物は、例えば１０13〜
１０14〔atoms／cm2〕程度の不純物濃度のＢＦ2 を使用
し、３０〜５０〔ＫｅＶ〕程度のエネルギのイオン打込
みで導入される。このｐ型不純物は前記酸化珪素膜を通
してｐ- 型ウエル領域２、ｐ- 型ウエル領域２Ｍの夫々
の主面部に導入される。なお、ｎ- 型ウエル領域３の主
面部は、フォトリソグラフィ技術で形成されるマスク
（図示しない）で被覆され、ｐ型不純物は導入されな
い。ｐ型不純物の導入後はこのマスクは除去される。
【０２３７】次に、前記窒化珪素膜を耐酸化マスクとし
て使用し、前記ｐ- 型ウエル領域２、ｎ- 型ウエル領域
３、ｐ- 型ウエル領域２Ｍの夫々の非活性領域の主面上
の酸化珪素膜を成長させ、素子分離絶縁膜４を形成する
（図２４及び図３９参照）。前記素子分離絶縁膜４は、
例えば熱酸化法（基板の選択熱酸化法）で形成された酸
化珪素膜で形成され、４００〜５００〔ｎｍ〕程度の膜
厚で形成される。
【０２３８】前記素子分離絶縁膜４を形成する熱処理工
程が施されると、予じめｐ- 型ウエル領域２、ｐ- 型ウ
エル領域２Ｍの夫々の非活性領域に夫々導入されたｐ型
不純物に引き伸し拡散が施され、図２４及び図３９に示
すように、ｐ型チャネルストッパ領域５が形成される。
【０２３９】前記素子分離絶縁膜４及びｐ型チャネルス
トッパ領域５を形成した後に、耐酸化マスクとして使用
した窒化珪素膜が除去される。
【０２４０】なお、これ以後の製造プロセスにおいて
は、メモリセルアレイＭＡＹのメモリセルＭＣの製造プ
ロセスが利用される（同一製造プロセスの部分がある）
ので、メモリセルアレイＭＡＹにおいては図面を使用し
かつ主体的に説明し、周辺回路においては図面を使用せ
ずにメモリセルアレイＭＡＹの製造プロセスと基本的に
異なる部分についてのみ説明する。
【０２４１】《第１ゲート絶縁膜の形成工程》次に、前
記ｐ- 型ウエル領域２、ｎ- 型ウエル領域３、ｐ- 型ウ
エル領域２Ｍの夫々の活性領域の主面上の酸化珪素膜を
除去する。この酸化珪素膜を除去する工程により、ｐ-
型ウエル領域２、ｎ- 型ウエル領域３、ｐ- 型ウエル領
域２Ｍの夫々の活性領域の主面が露出する。
【０２４２】次に、前記ｐ- 型ウエル領域２、ｎ- 型ウ
エル領域３、ｐ- 型ウエル領域２Ｍの夫々の活性領域の
主面上に新たに酸化珪素膜を形成する。酸化珪素膜は主
に不純物導入の際の汚染防止、及び前記窒化珪素膜の除
去の際に除去しきれない素子分離絶縁膜４の端部の窒化
珪素膜所謂ホワイトリボンの除去を目的として形成す
る。酸化珪素膜は、例えば熱酸化法で形成され、１８〜
２０〔ｎｍ〕程度の膜厚で形成する。
【０２４３】次に、ｐ- 型ウエル領域２、ｎ- 型ウエル
領域３、ｐ- 型ウエル領域２Ｍの夫々の活性領域の主面
部にしきい値電圧調整用不純物を導入する。このしきい
値電圧調整用不純物としてはｐ型不純物例えばＢＦ2 を
使用する。このＢＦ2 は、イオン打込みで導入され、例
えば４０〜５０〔ＫｅＶ〕程度のエネルギで１０12〜１
０13〔atoms／cm2〕程度の不純物濃度で導入される。こ
のＢＦ2 は前記酸化珪素膜を通してｐ- 型ウエル領域
２、ｎ- 型ウエル領域３、ｐ- 型ウエル領域２Ｍの夫々
の主面部に導入される。
【０２４４】次に、前記ｐ- 型ウエル領域２、ｎ- 型ウ
エル領域３、ｐ- 型ウエル領域２Ｍの夫々の活性領域の
主面上の酸化珪素膜を除去し、ｐ- 型ウエル領域２、ｎ
- 型ウエル領域３、ｐ- 型ウエル領域２Ｍの夫々の活性
領域の主面を露出する。この後、この露出されたｐ- 型
ウエル領域２、ｎ- 型ウエル領域３、ｐ- 型ウエル領域
２Ｍの夫々の活性領域の主面上にゲート絶縁膜６を形成
する。ゲート絶縁膜６は、熱酸化法で形成し、１３〜１
５〔ｎｍ〕程度の膜厚で形成する。ゲート絶縁膜６はメ
モリセルアレイＭＡＹのメモリセルＭＣの駆動用ＭＩＳ
ＦＥＴＱｄのゲート絶縁膜６として使用される。
【０２４５】《第１層目ゲート材の形成工程》次に、前
記ゲート絶縁膜６上を含むｐ- 型半導体基板１の主面上
の全面に多結晶珪素膜（７）を堆積する。この多結晶珪
素膜は第１層目のゲート材形成工程により形成される。
多結晶珪素膜は、ＣＶＤ法で堆積し、この堆積中に抵抗
値を低減する不純物を導入した所謂ドープドポリシリコ
ンで形成される。この多結晶珪素膜はジシラン（Ｓｉ2
Ｈ6）及びフォスフィン（ＰＨ3 ）をソースガスとする
ＣＶＤ法で堆積される。本実施例の場合、前記多結晶珪
素膜はｎ型不純物であるＰが導入され、Ｐは１０20〜１
０21〔atoms／cm3〕程度の不純物濃度に導入される。ま
た、この多結晶珪素膜はメモリセルＭＣにおいて駆動用
ＭＩＳＦＥＴＱｄのゲート電極７、容量素子Ｃの第１電
極７の夫々として使用する場合において比較的薄い膜厚
約１００〔ｎｍ〕の膜厚で形成される。多結晶珪素膜
は、駆動用ＭＩＳＦＥＴＱｄのゲート電極７等として使
用する場合に動作速度を損なわない程度において、その
上層に形成される誘電体膜（２１）又は下地のゲート絶
縁膜（６）の絶縁耐圧を確保でき、薄膜化による上層の
平担化が図れる。
【０２４６】前記第１層目のゲート材形成工程で形成さ
れた多結晶珪素膜を形成した後に、この多結晶珪素膜に
熱処理が施される。この熱処理は、例えば窒素（Ｎ2 ）
ガス中、７００〜９５０〔℃〕の温度で８〜１２〔分〕
程度行い、多結晶珪素膜に導入されたＰの活性化及び膜
質の安定化を図る。
【０２４７】次に、前記多結晶珪素膜上を含むｐ- 型半
導体基板１の主面上の全面に絶縁膜（符号を付けない）
を形成する。この絶縁膜は下層の多結晶珪素膜、上層の
導電層（１３）の夫々を電気的に分離する。絶縁膜は無
機シラン（ＳｉＨ4 又はＳｉＨ2Ｃｌ2）をソースガス、
酸化窒素（Ｎ2Ｏ ）ガスをキャリアガスとするＣＶＤ法
で堆積された酸化珪素膜で形成する。酸化珪素膜は約８
００〔℃〕の温度で堆積される。絶縁膜は例えば１３０
〜１６０〔ｎｍ〕程度の膜厚で形成される。
【０２４８】次に、前記絶縁膜、多結晶珪素膜の夫々を
順次パターンニングし、多結晶珪素膜により、ゲート電
極７を形成する（図２５参照）。パターンニングは、フ
ォトリソグラフィ技術で形成されたマスクを使用し、例
えばＲＩＥ等の異方性エッチングで行う。ゲート電極７
はメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ等のゲート
電極７として構成される。また、ゲート電極７を形成す
る工程により、図示しないが、前述の図１２に示すメモ
リセルアレイＭＡＹのダミーゲート電極７Ｄ、周辺回路
を構成するＭＩＳＦＥＴのゲート電極７等も形成され
る。
【０２４９】《第１ソース領域及びドレイン領域の形成
工程》次に、前記ゲート電極７及びその上部に形成され
た絶縁膜の側壁にサイドウォールスペーサ９を形成す
る。サイドウォールスペーサ９は、前記絶縁膜上を含む
ｐ- 型半導体基板１の主面上の全面に酸化珪素膜を堆積
し、この堆積した膜厚に相当する分、この酸化珪素膜の
全面をエッチングすることにより形成される。酸化珪素
膜は、前述と同様に、無機シランガスをソースガスとす
るＣＶＤ法で堆積され、例えば１４０〜１６０〔ｎｍ〕
程度の膜厚で形成される。エッチングはＲＩＥ等の異方
性エッチングを使用する。
【０２５０】次に、前記サイドウォールスペーサ９を形
成するエッチングの際に、ゲート電極７及びサイドウォ
ールスペーサ９が形成された以外の領域のｐ- 型ウエル
領域２Ｍの活性領域の主面が露出するので、この露出し
た領域に酸化珪素膜（符号は付けない）を形成する。こ
の酸化珪素膜は主に不純物導入の際の汚染防止、不純物
導入に基づく活性領域の主面のダメージの防止等の目的
で使用される。この酸化珪素膜は、例えば熱酸化法で形
成され、８〜１２〔ｎｍ〕程度の膜厚で形成される。
【０２５１】次に、図２５に示すように、前記ゲート電
極７（実際にはその上層の酸化珪素膜）上、サイドウォ
ールスペーサ９の表面上の夫々を含むｐ- 型半導体基板
１の主面上の全面に絶縁膜９Ｔを形成する。絶縁膜９Ｔ
は、サイドウォールスペーサ９の開放端（ゲート電極７
の側壁に接触する側と反対側の端部であって、この後の
工程のｎ型不純物の導入領域を規定する部分）において
ｐ- 型ウエル領域２Ｍの主面に発生する最大応力が集中
する位置に対して、不純物（半導体領域１０、１１、１
７、１８の夫々を形成するｎ型不純物）を導入する際に
ｐ- 型ウエル領域２Ｍの主面にダメージが発生する位置
をずらすことを主目的として形成される。前記サイドウ
ォールスペーサ９の開放端においてｐ- 型ウエル領域２
Ｍの主面に発生する最大応力の集中は、サイドウォール
スペーサ（酸化珪素膜）９とゲート電極（多結晶珪素
膜）７との熱膨張係数差に基づく、ゲート電極７の体積
収縮に起因する。前記最大応力が集中する位置、不純物
の導入に基づくダメージが発生する位置の夫々が一致し
た場合にはサイドウォールスペーサ９の開放端からｐ-
型ウエル領域２Ｍの主面に結晶欠陥が発生する。前記絶
縁膜９Ｔは、無機シランガスをソースガスとするＣＶＤ
法で堆積され、例えば１５〜２５〔ｎｍ〕程度の膜厚で
形成される。
【０２５２】次に、図示しないが、メモリセルアレイＭ
ＡＹの転送用ＭＩＳＦＥＴＱｔ、周辺回路のｎチャネル
ＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々
（ＤＤＤ構造の形成領域は除く）の形成領域において、
不純物導入マスクを形成する。メモリセルアレイＭＡＹ
において、不純物導入マスクは、前記図８に符号ＤＤＤ
を付けて一点鎖線で囲まれた領域外に形成される。不純
物導入マスクは例えばフォトリソグラフィ技術で形成さ
れる。
【０２５３】次に、前記不純物導入マスク（主に、前記
符号ＤＤＤを付けたマスク）を使用し、メモリセルアレ
イＭＡＹの駆動用ＭＩＳＦＥＴＱｄの形成領域において
ｐ-型ウエル領域２Ｍの主面部にｎ型不純物を導入す
る。このｎ型不純物は、主にＤＤＤ構造を採用する駆動
用ＭＩＳＦＥＴＱｄのソース領域、ドレイン領域の夫々
の低い不純物濃度のｎ型半導体領域１０を形成し、拡散
速度が速いＰを使用する。Ｐは、イオン打込みを使用
し、例えば３０〜４０〔ＫｅＶ〕程度のエネルギで１０
14〜１０15〔atoms／cm2〕程度の不純物濃度で導入され
る。Ｐの導入に際しては、前記不純物導入マスク（ＤＤ
Ｄ）とともに、ゲート電極７、その側壁に形成されたサ
イドウォールスペーサ９及びこのサイドウォールスペー
サ９の表面に沿って形成された絶縁膜９Ｔも不純物導入
マスクとして使用される。前記Ｐの導入後、前記不純物
導入マスクは除去される。
【０２５４】次に、前記ｎ型不純物としてのＰに引き伸
し拡散を施し、図２６に示すように、低い不純物濃度の
ｎ型半導体領域１０を形成する。このｎ型半導体領域１
０は、サイドウォールスペーサ９を不純物導入マスクと
して使用するので、駆動用ＭＩＳＦＥＴＱｄの形成領域
において、チャネル形成領域側への拡散量がサイドウォ
ールスペーサ９で律則される。つまり、ｎ型半導体領域
１０は、ゲート電極７を不純物導入マスクとして使用し
た場合に比べて、サイドウォールスペーサ９の膜厚に相
当する分、チャネル形成領域側への拡散量を低減でき
る。このチャネル形成領域側への拡散量の低減は、駆動
用ＭＩＳＦＥＴＱｄの実効的なゲート長寸法（チャネル
長寸法）を増加できるので、駆動用ＭＩＳＦＥＴＱｄの
短チャネル効果を防止できる。
【０２５５】また、前述のように、ｎ型半導体領域１０
を形成するｎ型不純物は、サイドウォールスペーサ９の
表面に絶縁膜９Ｔを形成し、この絶縁膜９Ｔを主体とす
る不純物導入マスクを使用し、ｐ- 型ウエル領域２Ｍの
主面部に導入される。つまり、サイドウォールスペーサ
９の開放端においてｐ- 型ウエル領域２Ｍの主面に発生
する最大応力の集中の位置に対して、ｎ型不純物の導入
の際にｐ- 型ウエル領域２Ｍの主面部にダメージが発生
する位置がずらせる。
【０２５６】《第２ゲート絶縁膜の形成工程》次に、メ
モリセルアレイＭＡＹの転送用ＭＩＳＦＥＴＱｔ、周辺
回路のｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳ
ＦＥＴＱｐの夫々の形成領域において、ｐ- 型ウエル領
域２Ｍ、ｐ- 型ウエル領域２、ｎ- 型ウエル領域３の夫
々の活性領域の主面部にしきい値電圧調整用不純物を導
入する。しきい値電圧調整用不純物としてはｐ型不純物
例えばＢＦ2 を使用する。ＢＦ2 は、イオン打込みを使
用し、例えば４０〜６０〔ＫｅＶ〕程度のエネルギで１
０12〜１０13〔atoms／cm2〕程度の不純物濃度で導入さ
れる。ＢＦ2 は活性領域の主面上に形成された酸化珪素
膜を通してｐ- 型ウエル領域２Ｍ、ｐ- 型ウエル領域
２、ｎ- 型ウエル領域３の夫々の主面部に導入される。
【０２５７】次に、前記メモリセルアレイＭＡＹの転送
用ＭＩＳＦＥＴＱｔ、周辺回路のｎチャネルＭＩＳＦＥ
ＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々の形成領域
において、ｐ- 型ウエル領域２Ｍ、ｐ- 型ウエル領域
２、ｎ- 型ウエル領域３の夫々の活性領域の主面上の酸
化珪素膜を除去し、その主面を露出する。
【０２５８】次に、この露出されたｐ- 型ウエル領域２
Ｍ、ｐ- 型ウエル領域２、ｎ- 型ウエル領域３の夫々の
活性領域の主面上にゲート絶縁膜１２を形成する。ゲー
ト絶縁膜１２は、熱酸化法で形成し、例えば１３〜１４
〔ｎｍ〕程度の膜厚で形成する。ゲート絶縁膜１２は、
メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ、周辺回路の
ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴ
Ｑｐの夫々のゲート絶縁膜として使用される。
【０２５９】《第２層目ゲート材の形成工程》次に、前
記ゲート絶縁膜１２上を含むｐ- 型半導体基板１の主面
上の全面に多結晶珪素膜１３Ａ（３層構造の電極層のう
ちの下層）を堆積する。この多結晶珪素膜１３Ａは第２
層目のゲート材形成工程により形成される。多結晶珪素
膜１３Ａは、前記ゲート電極７の多結晶珪素膜と同様
に、Ｓｉ2Ｈ6及びＰＨ3 をソースガスとするＣＶＤ法で
堆積される。本実施例の場合、多結晶珪素膜１３Ａは、
下地のゲート絶縁膜１３Ａの絶縁耐圧を向上する目的
で、例えば１×１０20〜３×１０20〔atoms／cm3〕程度
の不純物濃度にＰが導入される。また、多結晶珪素膜１
３Ａは、上層の平担化を図る目的で、例えば３０〜５０
〔ｎｍ〕程度の薄い膜厚で形成される。
【０２６０】次に、メモリセルアレイＭＡＹのメモリセ
ルＭＣの駆動用ＭＩＳＦＥＴＱｄのソース領域（１０）
上、ソース領域と基準電圧線（Ｖss、１３）との接続領
域において、多結晶珪素膜１３Ａ、その下層のゲート絶
縁膜１２の夫々を順次除去し、接続孔１４を形成する。
接続孔１４は、フォトリソグラフィ技術で形成されたマ
スクを使用し、例えばＲＩＥ等の異方性エッチングを施
して形成する。この接続孔１４は駆動用ＭＩＳＦＥＴＱ
ｄのソース領域、基準電圧線（１３）の夫々の間を接続
する。清浄なゲート絶縁膜１２を形成した後に、直接、
ゲート絶縁膜１２上に多結晶珪素膜１３Ａを形成し、こ
の後に接続孔１４を形成するので、前記接続孔１４を形
成するマスクは直接ゲート絶縁膜１２の表面に接触しな
い。つまり、この接続孔１４を形成する工程は、マスク
の形成及びマスクの剥離に基づく、ゲート絶縁膜１２の
汚染を生じないので、ゲート絶縁膜１２の絶縁耐圧が劣
化しない。
【０２６１】次に、前記多結晶珪素膜１３Ａ上を含むｐ
- 型半導体基板１の主面上の全面に、多結晶珪素膜１３
Ｂ、高融点金属珪化膜１３Ｃの夫々を順次形成する。こ
の多結晶珪素膜１３Ｂは第２層目のゲート材形成工程に
より形成される。多結晶珪素膜１３Ｂは、前記ゲート電
極７の多結晶珪素膜と同様に、Ｓｉ2Ｈ6及びＰＨ3 をソ
ースガスとするＣＶＤ法で堆積される。本実施例の場
合、多結晶珪素膜１３Ｂは、基準電圧線（１３）として
直接ソース領域（１０）の表面に接続されるので、この
接続の際の接触抵抗値を向上する目的で、例えば４×１
０20〜６×１０20〔atoms／cm3〕程度の不純物濃度にＰ
が導入される。つまり、中間層の多結晶珪素膜１３Ｂは
下層の多結晶珪素膜１３Ａに導入されるＰの不純物濃度
に比べて高い不純物濃度にＰが導入される。また、多結
晶珪素膜１３Ｂは、上層の平担化を図る目的で、例えば
３０〜５０〔ｎｍ〕程度の薄い膜厚で形成される。前記
高融点金属珪化膜１３Ｃは第２層目のゲート材形成工程
で形成される。高融点金属珪化膜１３Ｃの一部は、前記
接続孔１４を通し、中間層の多結晶珪素膜１３Ｂを介在
し、駆動用ＭＩＳＦＥＴＱｄのソース領域に接続され
る。高融点金属珪化膜１３ＣはＣＶＤ法又はスパッタ法
で堆積したＷＳｉ2 で形成する。ＷＳｉ2 は量産的には
安定性の高いゲート材である。高融点金属珪化膜１３Ｃ
は、比抵抗値が多結晶珪素膜１３Ａ、１３Ｂの夫々に比
べて小さいので、又上層の段差形状の成長を抑えるため
に、例えば８０〜１００〔ｎｍ〕程度の比較的薄い膜厚
で形成される。
【０２６２】次に、前記高融点金属珪化膜１３Ｃ上を含
むｐ- 型半導体基板１の主面上の全面に絶縁膜１５を形
成する。この絶縁膜１５は例えば２００〜４００〔ｎ
ｍ〕程度の膜厚で形成される。絶縁膜１５は、例えば有
機シラン（Ｓｉ(ＯＣ2Ｈ5）4）をソースガスとする、高
温度（例えば７００〜８５０〔℃〕）、低圧力（例えば
１.０〔torr〕）のＣＶＤ法で堆積された酸化珪素膜で
形成する。
【０２６３】次に、図２７に示すように、前記絶縁膜１
５、高融点金属珪化膜１３Ｃ、多結晶珪素膜１３Ｂ、多
結晶珪素膜１３Ａの夫々に順次パターンニングを施し、
多結晶珪素膜１３Ａ、１３Ｂ及び高融点金属珪化膜１３
Ｃで構成された積層構造のゲート電極１３を形成する。
ゲート電極１３はメモリセルＭＣの転送用ＭＩＳＦＥＴ
Ｑｔ、周辺回路のｎチャネルＭＩＳＦＥＴＱｎ、ｐチャ
ネルＭＩＳＦＥＴＱｐの夫々のゲート電極として使用さ
れる。また、ゲート電極１３を形成する工程と同一製造
工程で、ワード線（ＷＬ）１３、基準電圧線（Ｖss）１
３の夫々が形成される。前記パターンニングは、フォト
リソグラフィ技術で形成されたマスクを使用し、ＲＩＥ
等の異方性エッチングで行う。また、ゲート電極１３を
形成する工程により、前述の図１２に示すダミーワード
線１３Ｄ１等が形成される。
【０２６４】《第２ソース領域及びドレイン領域の形成
工程》次に、メモリセルアレイＭＡＹのメモリセルＭＣ
の転送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴＱｄ、
周辺回路のｎチャネルＭＩＳＦＥＴＱｎの夫々の形成領
域において、ｐ- 型ウエル領域２Ｍの活性領域の主面部
にｎ型不純物を導入する。このｎ型不純物は、ＬＤＤ構
造の低い不純物濃度のｎ型半導体領域（１７）を形成す
る目的で導入され、ドレイン領域近傍での電界強度を弱
めるために不純物濃度勾配がＡｓに比べて緩いＰを使用
する。Ｐは、イオン打込みを使用し、例えば４０〜６０
〔ＫｅＶ〕程度のエネルギで１×１０13〜３×１０
13〔atoms／cm2〕程度の不純物濃度で導入される。Ｐ
は、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ、ｎチャ
ネルＭＩＳＦＥＴＱｎの夫々の形成領域においてゲート
電極１３（実際には絶縁膜１５又はそれをパターンニン
グするマスク）を不純物導入マスクとして、駆動用ＭＩ
ＳＦＥＴＱｄの形成領域においてゲート電極７（実際に
は絶縁膜９Ｔ）を不純物導入マスクとして夫々使用し、
このゲート電極１３、７の夫々に対して自己整合で導入
される。
【０２６５】この後、熱処理を施し、前記Ｐに引き伸し
拡散を施し、低い不純物濃度のｎ型半導体領域１７を形
成する（図２８参照）。熱処理は、例えば、アルゴン
（Ａｒ）中、９００〜１０００〔℃〕の高温度で約１５
〜２５〔分〕行う。この熱処理に基づき、前記ｎ型半導
体領域１７は、転送用ＭＩＳＦＥＴＱｔ、ｎチャネルＭ
ＩＳＦＥＴＱｎの夫々のチャネル形成領域側への拡散量
が増加し、製造プロセスの完了後にゲート電極１３に適
度に重なり合う。
【０２６６】次に、図示しないが、周辺回路のｐチャネ
ルＭＩＳＦＥＴＱｐの形成領域において、ｎ- 型ウエル
領域３の活性領域の主面部に、ｐ型不純物を導入する。
このｐ型不純物はＬＤＤ構造の低い不純物濃度のｐ型半
導体領域（３９）を形成する目的で導入される（図１６
参照）。ｐ型不純物はＢＦ2 を使用する。このＢＦ
2は、イオン打込みを使用し、例えば３０〜５０〔Ｋｅ
Ｖ〕程度のエネルギで３×１０12〜７×１０12〔atoms
／cm2〕程度の不純物濃度で導入される。ＢＦ2 は、ゲ
ート電極１３を不純物導入マスクとして使用し、このゲ
ート電極１３に対して自己整合で導入される。このｐ型
不純物の導入により、ｐチャネルＭＩＳＦＥＴＱｐのＬ
ＤＤ構造を構成する低い不純物濃度のｐ型半導体領域３
９が形成される。ｐ型不純物はｎ型不純物に比べて拡散
速度が速いので、ｐ型半導体領域は、熱処理を施さなく
ても、ゲート電極１３と充分な重なり合いを形成でき
る。
【０２６７】次に、前述のゲート電極１３、絶縁膜１５
の夫々の側壁にサイドウォールスペーサ１６を形成す
る。サイドウォールスペーサ１６は、絶縁膜１５上を含
むｐ-型半導体基板１の主面上の全面に酸化珪素膜を堆
積し、この堆積した膜厚に相当する分、この酸化珪素膜
の全面をエッチングすることにより形成される。酸化珪
素膜は、前述と同様に無機シランガスをソースガスとす
るＣＶＤ法で堆積され、例えば２５０〜３００〔ｎｍ〕
程度の膜厚で形成する。エッチングはＲＩＥ等の異方性
エッチングを使用する。
【０２６８】次に、サイドウォールスペーサ１６を形成
するエッチングの際に、ゲート電極１３及びサイドウォ
ールスペーサ１６が形成された以外の領域のｐ- 型ウエ
ル領域２Ｍ、ｐ- 型ウエル領域２、ｎ- 型ウエル領域３
の夫々の活性領域の主面が露出するので、この露出した
領域を含むｐ- 型半導体基板１の主面上の全面に酸化珪
素膜（符号は付けない）を形成する。この酸化珪素膜
は、前述の絶縁膜９Ｔと同様に、サイドウォールスペー
サ１６の表面に沿っても形成される。前記酸化珪素膜
は、不純物導入の際の汚染防止、不純物導入に基づく活
性領域の主面のダメージ防止等の目的で使用される。ま
た、この酸化珪素膜は、前記絶縁膜９Ｔと同様にサイド
ウォールスペーサ１６の開放端でのｐ- 型ウエル領域２
Ｍの主面の最大応力の集中の位置に対して、後の工程で
導入される不純物（半導体領域１８、４０の夫々を形成
する夫々の不純物）の導入の際に発生するダメージの領
域の位置をずらす目的でも使用される。前記酸化珪素膜
は、例えば熱酸化法で形成され、１０〜２０〔ｎｍ〕程
度の膜厚で形成される。
【０２６９】次に、メモリセルアレイＭＡＹのメモリセ
ルＭＣの転送用ＭＩＳＦＥＴＱｔ、駆動用ＭＩＳＦＥＴ
Ｑｄ、周辺回路のｎチャネルＭＩＳＦＥＴＱｎの夫々の
形成領域において、ｐ- 型ウエル領域２Ｍ、ｐ- 型ウエ
ル領域２の夫々の活性領域の主面部にｎ型不純物を導入
する。ｎ型不純物はｐｎ接合深さを浅くする目的でＰに
比べて拡散速度が遅いＡｓを使用する。Ａｓは、イオン
打込みを使用し、例えば３０〜５０〔ＫｅＶ〕程度のエ
ネルギで１×１０15〜５×１０15〔atoms／cm2〕程度の
不純物濃度で導入される。このＡｓは、ゲート電極７、
１３、サイドウォールスペーサ９、１６及び絶縁膜９Ｔ
等を不純物導入マスクとして使用し、これらに対して自
己整合で導入される。
【０２７０】この後、熱処理を施し、前記ｎ型不純物に
引き伸し拡散を施し、図２８に示すように、高い不純物
濃度のｎ+ 型半導体領域１１、１８の夫々を形成する。
熱処理は、例えば窒素ガス中、８００〜９００〔℃〕の
高温度で、約１５〜２０〔分〕行う。前記ｎ+ 型半導体
領域１１、１８の夫々はソース領域及びドレイン領域と
して使用される。
【０２７１】前記ｎ+ 型半導体領域１１を形成する工程
により、メモリセルＭＣのＤＤＤ構造を採用する駆動用
ＭＩＳＦＥＴＱｄが完成し、ｎ+ 型半導体領域１８を形
成する工程により、ＬＤＤ構造を採用する転送用ＭＩＳ
ＦＥＴＱｔが完成する。また、ｎ+ 型半導体領域１８を
形成する工程により、周辺回路のＬＤＤ構造を採用する
ｎチャネルＭＩＳＦＥＴＱｎが完成する（図１６参
照）。また、図１１、図１２、図１３、図１４及び図１
５に示すように、前記ｎ+ 型半導体領域１１及び１８を
形成することにより、ｎ- 型ウエル領域３の周辺領域に
配置されるｎ+ 型半導体領域１１及び１８で形成される
ガードリング領域Ｎ−ＧＲが完成する。
【０２７２】《第３層目のゲート材形成工程》次に、ｐ
- 型半導体基板１の主面上の全面にエッチングを施し、
主に、メモリセルアレイＭＡＹのメモリセルＭＣの駆動
用ＭＩＳＦＥＴＱｄのゲート電極７上に形成された絶縁
膜を除去する。この絶縁膜の除去は、前記ゲート電極１
３、ワード線１３、基準電圧線１３の夫々の上部に形成
された絶縁膜１５及びサイドウォールスペーサ１６をエ
ッチングマスクとして使用して行われる（それらマスク
に規定された領域が除去される）。つまり、ゲート電極
１３、ワード線１３、基準電圧線１３の夫々の下部に存
在する絶縁膜は残存する。この絶縁膜の除去は主にメモ
リセルＭＣの容量素子Ｃの第１電極７となる駆動用ＭＩ
ＳＦＥＴＱｄのゲート電極７の表面を露出する目的で行
われる。ゲート電極７つまり第１電極７の上部の絶縁膜
は前述のように酸化珪素膜で形成され、ゲート電極１３
等の上部の絶縁膜１５及びサイドウォールスペーサ１６
は前述のように酸化珪素膜で形成され、エッチング速度
差は確保できないが、絶縁膜１５及びサイドウォールス
ペーサ１６の膜厚が厚く形成されるので、この絶縁膜１
５及びサイドウォールスペーサ１６は残存する状態にお
いて、第１電極７上の絶縁膜のみを除去できる。
【０２７３】次に、前記ゲート電極７つまり第１電極７
の露出された表面上を含むｐ- 型半導体基板１の主面上
の全面に絶縁膜２１を形成する。この絶縁膜２１は主に
メモリセルＭＣの容量素子Ｃの誘電体膜２１として使用
される。絶縁膜２１は例えば無機シランをソースガスと
するＣＶＤ法で堆積した酸化珪素膜で形成する。容量素
子Ｃの第１電極７は、Ｓｉ2Ｈ6をソースガスとするＣＶ
Ｄ法で堆積され、表面を平担化できるので、絶縁膜２１
は絶縁耐圧を向上でき、その結果、絶縁膜２１の膜厚は
薄くできる。また、絶縁膜２１は、単層の酸化珪素膜で
形成されるので薄い膜厚で形成でき、例えば４０〜５０
〔ｎｍ〕程度の薄い膜厚で形成される。
【０２７４】次に、メモリセルＭＣの転送用ＭＩＳＦＥ
ＴＱｔの一方の半導体領域（１８）及び他方の半導体領
域（１８）上において、前記絶縁膜２１及びその下層の
絶縁膜を除去し、接続孔２２を形成する（図２９参
照）。転送用ＭＩＳＦＥＴＱｔの一方の半導体領域上に
形成された接続孔２２は、この一方の半導体領域、駆動
用ＭＩＳＦＥＴＱｄのドレイン領域（１１）、ゲート電
極７、容量素子Ｃの第２電極（２３）の夫々を接続する
（メモリセルＭＣの４素子の結線点となる）目的で形成
される。転送用ＭＩＳＦＥＴＱｔの他方の半導体領域上
に形成された接続孔２２は、この他方の半導体領域、中
間導電層（２３）の夫々を接続する目的で形成される。
この後者の絶縁膜２２に形成される接続孔２２は、転送
用ＭＩＳＦＥＴＱｔのゲート電極１３の側壁に設けられ
たサイドウォールスペーサ１６よりもゲート電極１３側
に大きい開口サイズで形成される。つまり、絶縁膜２１
に形成された接続孔２２内にはサイドウォールスペーサ
１６の表面が露出し、他方の半導体領域（１８）上の実
質的な接続孔２２の開口サイズはサイドウォールスペー
サ１６で規定される。したがって、実質的な接続孔２２
のゲート電極１３側の開口位置は、サイドウォールスペ
ーサ１６がゲート電極１３に対して自己整合で形成され
るので、結果的にゲート電極１３に対して自己整合で規
定される。接続孔２２は、フォトリソグラフィ技術で形
成されるマスク（図２９中、符号２２Ｍを付け破線でマ
スクの一部を示す）を使用し、ＲＩＥ等の異方性エッチ
ングで絶縁膜２１を除去することにより形成される。ま
た、絶縁膜２１は、その膜厚が前述のように薄いので、
等方性エッチングを使用し、接続孔２２を形成してもよ
い。
【０２７５】次に、前記接続孔２２を形成した前述のマ
スク（図２９中、符号２２Ｍを付け破線で示すマスク）
を使用し、このマスクで周囲を規定される領域内におい
て（前記接続孔２２と実質的に同一パターンで実質的に
同一位置において）、ｐ- 型半導体基板１の主面部にｎ
型不純物を導入し、図２９に示すように、ｎ+ 型半導体
領域２１Ｎを形成する。このｎ+ 型半導体領域２１Ｎ
は、接続孔２２の開口端においてｐ- 型半導体基板１の
主面から発生する結晶欠陥を取り込める程度の深さで形
成される。ｎ+ 型半導体領域２１Ｎを形成するｎ型不純
物は、例えば拡散速度がＡｓに比べて速いＰを使用し、
１０14〜１０15〔atoms／cm2〕程度の不純物濃度で１２
０〜１３０〔ＫｅＶ〕程度のエネルギのイオン打込みで
導入される。前述の転送用ＭＩＳＦＥＴＱｔのｎ+ 型半
導体領域１８、駆動用ＭＩＳＦＥＴＱｄのｎ+ 型半導体
領域１１の夫々の接合深さは約０.２〜０.３〔μｍ〕程
度で形成される。これに対して、前記条件下で形成され
るｎ+ 型半導体領域２１Ｎは、前記ｎ+ 型半導体領域１
１、１８の夫々の接合深さに比べて深い接合深さ、例え
ば約０.３〜０.４〔μｍ〕程度の接合深さで形成され
る。
【０２７６】また、ｎ+ 型半導体領域２１Ｎは、絶縁膜
２１に接続孔２２を形成するマスク（２２Ｍ）を利用し
て形成されるので、接続孔２２を形成するマスクの他に
別のマスクを形成する必要がなくなり、製造プロセスの
工程数を削減できる。
【０２７７】また、前記接続孔２２内において、ｐ- 型
半導体基板１の主面部に、転送用ＭＩＳＦＥＴＱｔのｎ
+ 型半導体領域１８、駆動用ＭＩＳＦＥＴＱｄのｎ+ 型
半導体領域１１の夫々に加えて、ｎ+ 型半導体領域２１
Ｎが付加され、ｎ+ 型半導体領域１１、１８及び２１Ｎ
の合成された表面の不純物濃度を高くできるので、後の
工程で形成される導電層２３との接触抵抗値を低減でき
る。換言すれば、導電層２３は多結晶珪素膜で形成さ
れ、この多結晶珪素膜は飽和領域若しくはそれに近い程
度までｎ型不純物が導入されるが、この多結晶珪素膜に
導入されるｎ型不純物の不純物濃度を低減できる。導電
層２３に導入されるｎ型不純物の不純物濃度が低減でき
ると、導電層２３からｐ- 型半導体基板１側へのｎ型不
純物の湧きだし（拡散）を低減でき、例えば転送用ＭＩ
ＳＦＥＴＱｔの低い不純物濃度のｎ型半導体領域（ＬＤ
Ｄ部）１７が高い不純物濃度の領域に変換されること
（見かけ上、ｎ型半導体領域１７が高い不純物濃度のｎ
+ 型半導体領域１８に食われること）を防止できる。
【０２７８】また、前記ｎ+ 型半導体領域２１Ｎは、前
記絶縁膜２１を形成し、前記マスク（２２Ｍ）を形成し
た後、接続孔２２を形成する前に、前記絶縁膜２１を通
してｎ型不純物を導入することにより形成してもよい。
この場合、前述のように、製造プロセスの工程数を削減
できるとともに、ｎ型不純物の導入に際して絶縁膜２１
が存在するので、ｎ型不純物の導入にともなう汚染を防
止でき、又ｐ- 型半導体基板１の主面（実際にはｎ+ 型
半導体領域１１、１８のいずれかの主面）のダメージの
発生を防止できる。
【０２７９】次に、前記誘電体膜となる絶縁膜２１上を
含むｐ- 型半導体基板１の主面上の全面に多結晶珪素膜
（２３）を堆積する（図３０参照）。この多結晶珪素膜
は第３層目のゲート材形成工程で形成される。多結晶珪
素膜の一部は前記接続孔２２を通して前記転送用ＭＩＳ
ＦＥＴＱｔの一方の半導体領域（１８）、駆動用ＭＩＳ
ＦＥＴＱｄのドレイン領域（１１）及びゲート電極７に
接続される。この多結晶珪素膜は負荷用ＭＩＳＦＥＴＱ
ｐのゲート電極（２３）、容量素子Ｃの第２電極（２
３）、導電層（２３）、中間導電層（２３）の夫々とし
て使用される。特に、多結晶珪素膜は、前記負荷用ＭＩ
ＳＦＥＴＱｐのゲート電極（２３）及び容量素子Ｃの第
２電極（２３）として使用されるので、前述と同様にＳ
ｉ2Ｈ6及びＰＨ3 をソースガスとするＣＶＤ法で堆積さ
れる（ドープドポリシリコン）。ＣＶＤ法での多結晶珪
素膜の堆積温度は約６８０〜７２０〔℃〕に設定され
る。多結晶珪素膜は、上層の段差形状の成長を抑えるた
めに、例えば６０〜８０〔ｎｍ〕程度の薄い膜厚で形成
され、１０20〜１０21〔atoms／cm3〕程度の不純物濃度
にＰが導入される。
【０２８０】次に、前記多結晶珪素膜にパターンニング
を施し、負荷用ＭＩＳＦＥＴＱｐのゲート電極２３、容
量素子Ｃの第２電極２３、導電層２３、中間導電層２３
の夫々を形成する。この多結晶珪素膜のパターンニング
は、例えばフォトリソグラフィ技術で形成されたマスク
を使用し、ＲＩＥ等の異方性エッチングを施して形成す
る。
【０２８１】前記第２電極２３を形成する工程により、
第１電極７、誘電体膜２１、第２電極２３の夫々を順次
積層した容量素子Ｃが完成する。
【０２８２】次に、前記負荷用ＭＩＳＦＥＴＱｐのゲー
ト電極２３、容量素子Ｃの第２電極２３、導電層２３、
中間導電層２３の夫々の表面に熱酸化処理を施し、夫々
の表面に酸化珪素膜２４Ｇを形成する（図３０参照）。
熱酸化処理は、８００〜９００〔℃〕の酸素ガス雰囲気
（Ｏ2 dry ）中、約１５〜２５〔分〕行われ、酸化珪素
膜２４Ｇは前述のように５〜１５〔ｎｍ〕程度の膜厚で
形成される。この酸化珪素膜２４Ｇの形成により、ゲー
ト電極２３、容量素子Ｃの第２電極２３、導電層２３、
中間導電層２３の夫々の表面の角部（前記図１７に示す
角部２３Ｃに相当する）の断面形状を改善できる。この
酸化珪素膜２４Ｇは、本実施例のＳＲＡＭにおいては、
後の工程で形成される負荷用ＭＩＳＦＥＴＱｐのゲート
絶縁膜（２４）としても使用される。
【０２８３】《第３ソース領域及びドレイン領域の形成
工程》次に、周辺回路のｐチャネルＭＩＳＦＥＴＱｐの
形成領域において、ｎ- 型ウエル領域３の活性領域の主
面部にｐ型不純物を導入する（図１６参照）。ｐ型不純
物はＢＦ2 を使用する。ＢＦ2 は、イオン打込みを使用
し、例えば５０〜７０〔ＫｅＶ〕程度のエネルギで２×
１０15〜６×１０15〔atoms／cm2〕程度の不純物濃度で
導入される。ＢＦ2 は、ゲート電極１３及びサイドウォ
ールスペーサ１６を不純物導入マスクとして使用し、こ
のゲート電極１３及びサイドウォールスペーサ１６に対
して自己整合で導入される。このｐ型不純物を導入する
ことにより、高い不純物濃度のｐ+ 型半導体領域４０が
形成され、周辺回路のＬＤＤ構造を採用するｐチャネル
ＭＩＳＦＥＴＱｐが完成する。
【０２８４】また、前記ｐ+ 型半導体領域４０はメモリ
セルアレイＭＡＹの外周囲であってｐ- 型ウエル領域２
Ｍの周辺領域の主面部にも形成され、このｐ+ 型半導体
領域４０はガードリング領域Ｐ−ＧＲを形成する（図１
５参照）。
【０２８５】次に、図３０に示すように、前記負荷用Ｍ
ＩＳＦＥＴＱｐのゲート電極２３、容量素子Ｃの第２電
極２３、導電層２３、中間導電層２３の夫々の側壁にサ
イドウォールスペーサ（前記図１７において符号２４Ｓ
を付けて示す）を形成する。このサイドウォールスペー
サ２４Ｓは、前記ゲート電極２３、第２電極２３等の側
壁の急峻な段差形状を緩和し、上層の平担化（特に、負
荷用ＭＩＳＦＥＴＱｐのチャネル形成領域２６Ｎを含む
第４層目ゲート材の平担化）を図る目的で形成される。
サイドウォールスペーサ２４Ｓは、ゲート電極２３の上
層を含むｐ- 型半導体基板１の主面上の全面に酸化珪素
膜を堆積し、この堆積した膜厚に相当する分、ＲＩＥ等
の異方性エッチングを施すことで形成する。サイドウォ
ールスペーサ２４Ｓの酸化珪素膜は、例えば無機シラン
をソースガスとするＣＶＤ法で堆積され、８０〜１２０
〔ｎｍ〕程度の膜厚で堆積される。
【０２８６】また、本実施例のＳＲＡＭにおいては、前
述の負荷用ＭＩＳＦＥＴＱｐのゲート電極２３、容量素
子Ｃの第２電極２３、導電層２３、中間導電層２３の夫
々の表面の角部２３Ｃの断面形状を改善する酸化珪素膜
２４Ｇを形成する工程をサイドウォールスペーサ２４Ｓ
を形成した後に行ってもよい。
【０２８７】《第３ゲート絶縁膜の形成工程》次に、前
記ゲート電極２３、第２電極２３、導電層２３、中間導
電層２３の夫々の上部を含むｐ- 型半導体基板１の主面
上の全面に絶縁膜２４を形成する。絶縁膜２４は、下層
の前記ゲート電極２３等の導電層、上層の導電層（２
６）の夫々を電気的に分離するとともに、負荷用ＭＩＳ
ＦＥＴＱｐのゲート絶縁膜２４として使用される。絶縁
膜２４は、前述の容量素子Ｃの誘電体膜２１等と同様
に、無機シランガスをソースガスとするＣＶＤ法で堆積
した酸化珪素膜で形成する。絶縁膜２４は、絶縁耐圧を
確保するとともに、負荷用ＭＩＳＦＥＴＱｐの導通特性
（ＯＮ特性）を確保する目的で、例えば５０〜７０〔ｎ
ｍ〕程度の膜厚で形成する。
【０２８８】《第４層目のゲート材形成工程》次に、メ
モリセルアレイＭＡＹのメモリセルＭＣの導電層２３の
上部において、前記絶縁膜２４に接続孔２５を形成す
る。接続孔２５は下層の導電層２３、上層の導電層（２
６、実際には負荷用ＭＩＳＦＥＴＱｐのｎ型チャネル形
成領域２６Ｎ）の夫々を接続する目的で形成される。
【０２８９】次に、前記絶縁膜２４上を含む全面に多結
晶珪素膜を形成する。この多結晶珪素膜は第４層目のゲ
ート材形成工程により形成される。多結晶珪素膜は負荷
用ＭＩＳＦＥＴＱｐのｎ型チャネル形成領域（２６
Ｎ）、ソース領域（２６Ｐ）、電源電圧線（Ｖcc：２６
Ｐ）の夫々を形成する。多結晶珪素膜は、前述の多結晶
珪素膜（７、１３Ａ、１３Ｂ、２３の夫々）と異なり、
Ｓｉ2Ｈ6をソースガスとするＣＶＤ法で堆積した所謂ノ
ンドープドポリシリコンで形成する。この多結晶珪素膜
は例えば３０〜５０〔ｎｍ〕程度の薄い膜厚で形成す
る。つまり、多結晶珪素膜は、結晶粒が膜厚の均一性に
影響を及ぼさない膜厚よりも厚い膜厚で形成され、かつ
負荷用ＭＩＳＦＥＴＱｐのリーク電流を低減できる膜厚
よりも薄い膜厚で形成される。
【０２９０】《第４ソース領域及びドレイン領域の形成
工程》次に、図示しないが、前記多結晶珪素膜（２６）
上に絶縁膜を形成する。この絶縁膜は、後の工程で不純
物を導入する際に発生する汚染防止、表面のダメージの
緩和等を目的として形成される。絶縁膜は、例えば熱酸
化法で形成した酸化珪素膜で形成し、４〜６〔ｎｍ〕程
度の薄い膜厚で形成する。また、この絶縁膜は酸素ガス
雰囲気を使用する熱酸化法の使用で形成されるので、酸
素ガス雰囲気中の酸素が多結晶珪素膜中の珪素の未結合
手（ダングリングボンド）と結合し、この未結合手を低
減できる。この未結合手を低減することにより、負荷用
ＭＩＳＦＥＴＱｐのソース領域−ドレイン領域間に流れ
る電流量を増加でき、負荷用ＭＩＳＦＥＴＱｐの電流−
電圧特性の向上が図れる。
【０２９１】次に、前記多結晶珪素膜の全面にしきい値
電圧調整用不純物を導入する。このしきい値電圧調整用
不純物はｎ型不純物例えばＰを使用する。Ｐは負荷用Ｍ
ＩＳＦＥＴＱｐのしきい値電圧をエンハンスメント型に
する目的で導入される。エンハンスメント型のしきい値
電圧は１０17〜１０18〔atoms／cm3〕程度の不純物濃度
で得られる。したがって、Ｐは、イオン打込みを使用
し、２０〜４０〔ＫｅＶ〕程度のエネルギで約１０12〜
１０13〔atoms／cm2〕程度の不純物濃度で導入される。
多結晶珪素膜に導入されるＰの不純物濃度が１０18〔at
oms／cm3〕を越えた場合、多結晶珪素膜はしきい値電圧
が上昇する（絶対値で大きくなる）ので高抵抗素子とし
て作用する。つまり、負荷用ＭＩＳＦＥＴＱｐは、非導
通時（ＯＦＦ時）において、ｎ型チャネル形成領域（２
６Ｎ）でのリーク電流分に相当する電流しかメモリセル
ＭＣの情報蓄積ノード領域に電源電圧Ｖccを供給できな
いので、情報の保持特性が劣化する。また、多結晶珪素
膜に導入されるＰの不純物濃度をさらに増加し、しきい
値電圧を上昇させると、リーク電流量が増大する。この
リーク電流の増大は消費電力化の妨げになる。前記しき
い値電圧調整用不純物を導入する工程により、ｎ型チャ
ネル形成領域２６Ｎが形成される（図３１参照）。
【０２９２】次に、メモリセルアレイＭＡＹのメモリセ
ルＭＣの負荷用ＭＩＳＦＥＴＱｐのソース領域（２６
Ｐ）の形成領域及び電源電圧線（Ｖcc：２６Ｐ）の形成
領域において、前記多結晶珪素膜（２６）にｐ型不純物
を導入する。ｐ型不純物は、例えばＢＦ2 を使用し、前
記図７及び図９に符号２６Ｐを付けて一点鎖線で囲まれ
た領域内に導入される。このＢＦ2 は、イオン打込みを
使用し、例えば２０〜４０〔ＫｅＶ〕程度のエネルギで
１０14〜１０15〔atoms／cm2〕程度の不純物濃度で導入
される。ｐ型不純物の導入に際してはフォトリソグラフ
ィ技術で形成されたマスクを使用する。
【０２９３】次に、前記多結晶珪素膜（２６）の表面に
形成された酸化珪素膜を除去する。段差形状を有する下
地の絶縁膜（ゲート絶縁膜）２４の表面上に形成される
多結晶珪素膜の表面は前記下地の段差形状が伝達され
る。この多結晶珪素膜の段差形状が伝達された表面に形
成される酸化珪素膜は、平担な領域においては異方性エ
ッチングで除去できるが、段差の領域においては膜厚が
見かけ上厚くなるので、異方性エッチングでは除去でき
ない。したがって、多結晶珪素膜の表面上に形成された
酸化珪素膜は、平担な領域、段差の領域のいずれにおい
ても除去する目的で、等方性エッチングが使用され、こ
の等方性エッチングで除去される。等方性エッチングで
除去しない場合は、段差の領域において酸化珪素膜が除
去されず、この酸化珪素膜がエッチングマスクとなっ
て、下層の多結晶珪素膜のパターンニング工程におい
て、多結晶珪素膜のエッチング残りが発生する。
【０２９４】次に、図３１に示すように、前記多結晶珪
素膜にパターンニングを施し、ｎ型チャネル形成領域２
６Ｎ、ソース領域２６Ｐ、電源電圧線２６Ｐの夫々を形
成する。多結晶珪素膜のパターンニングは、例えばフォ
トリソグラフィ技術で形成されたマスクを使用し、ＲＩ
Ｅ等の異方性エッチングで行う。前記ｎ型チャネル形成
領域２６Ｎ及びソース領域２６Ｐが形成されると、メモ
リセルＭＣの負荷用ＭＩＳＦＥＴＱｐが完成する。ま
た、この負荷用ＭＩＳＦＥＴＱｐの完成により、メモリ
セルＭＣが完成する。
【０２９５】《第１層目金属配線形成工程》次に、前記
メモリセルＭＣ上を含む全面に層間絶縁膜２７を形成す
る。層間絶縁膜２７は酸化珪素膜２７Ａ、ＢＰＳＧ膜２
７Ｂの夫々を順次積層した２層の積層構造で構成され
る。
【０２９６】下層の酸化珪素膜２７Ａは上層のＢＰＳＧ
膜２７Ｂに含有されるＢ、Ｐの夫々の下層側への漏れを
防止する目的で形成される。酸化珪素膜２７Ａは例えば
Ｓｉ(ＯＣ2Ｈ5)4 をソースガスとする、高温度（例えば
６００〜８００〔℃〕）、低圧力（例えば １.０〔tor
r〕）のＣＶＤ法で堆積される。酸化珪素膜２７Ａは例
えば１４０〜１６０〔ｎｍ〕程度の膜厚で形成される。
【０２９７】上層のＢＰＳＧ膜２７Ｂは表面を平担化し
て上層の段差形状の成長を抑える目的で形成される。Ｂ
ＰＳＧ膜２７Ｂは主に無機シラン（例えばＳｉＨ4 ）を
ソースガスとするＣＶＤ法で堆積される。ＢＰＳＧ膜２
７Ｂは、例えば２８０〜３２０〔ｎｍ〕程度の膜厚で堆
積後、グラスフローを施し、表面が平担化される。グラ
スフローは、例えば窒素ガス中、８００〜９００〔℃〕
の高温度で約１０〔分〕行う。
【０２９８】次に、前記層間絶縁膜２７に接続孔２８を
形成する。接続孔２８は、メモリセルアレイＭＡＹにお
いて、メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔの他方
の半導体領域（１８）上に形成された中間導電層２３上
に形成される。また、接続孔２８は、メモリセルアレイ
ＭＡＹの周辺領域、つまりガードリング領域Ｐ−ＧＲの
ｐ+ 型半導体領域４０の上部、ガードリング領域Ｎ−Ｇ
Ｒのｎ+ 型半導体領域１１及び１８の上部の夫々にも形
成される。接続孔２８は、フォトリソグラフィ技術で形
成されたマスクを使用し、ＲＩＥ等の異方性エッチング
で形成する。
【０２９９】次に、前記層間絶縁膜２７上を含む全面に
高融点金属膜２９を形成する。高融点金属膜２９は第１
層目の金属配線形成工程で形成される。この高融点金属
膜２９は例えばスパッタ法で堆積したＷ膜で形成する。
Ｗ膜は、ＣＶＤ法で堆積した場合、段差形状部分でのス
テップカバレッジは良好であるが、層間絶縁膜２７の表
面から剥がれ易い。スパッタ法で堆積されるＷ膜は、層
間絶縁膜２７の表面での接着性が高い利点があるが、ス
テップカバレッジが悪く、しかも膜厚が厚いと内部応力
が増大する欠点がある。そこで、本実施例のＳＲＡＭ
は、Ｗ膜の接着性が高い利点を生かし、Ｗ膜の下地の層
間絶縁膜２７の表面を平担化して（ＢＰＳＧ膜２７Ｂを
使用しグラスフローを施す）ステップカバレッジに対処
し、Ｗ膜を薄膜化して内部応力に対処する。Ｗ膜は金属
配線としては薄い例えば２８０〜３２０〔ｎｍ〕程度の
膜厚で形成する。
【０３００】次に、図３２に示すように、前記高融点金
属膜２９にパターンニングを施し、メモリセルアレイＭ
ＡＹにおいて、メインワード線（ＭＷＬ）２９、サブワ
ード線（ＳＷＬ）２９、中間導電層２９の夫々を形成す
る。前記中間導電層２９の一部は接続孔２８を通して下
層の中間導電層２３に接続される。この中間導電層２３
はメモリセルＭＣの転送用ＭＩＳＦＥＴＱｔの他方の半
導体領域（１８）に接続される。また、メモリセルアレ
イＭＡＹ以外の領域において、例えばガードリング領域
Ｐ−ＧＲのｐ+ 型半導体領域４０の上部においては基準
電圧線（Ｖss）２９として形成され、ガードリング領域
Ｎ−ＧＲのｎ+ 型半導体領域１１及び１８の上部におい
ては電源電圧線（Ｖcc）２９として形成される（前記図
１５及び図１４参照）。前記高融点金属膜２９のパター
ンニングは、例えばフォトリソグラフィ技術で形成され
たマスクを使用し、異方性エッチングで行う。
【０３０１】《第２層目金属配線の形成工程》次に、前
記メインワード線２９、サブワード線２９、中間導電層
２９等の上部を含む全面に層間絶縁膜３０を形成する。
層間絶縁膜３０は、酸化珪素膜３０Ａ、酸化珪素膜３０
Ｂ、酸化珪素膜３０Ｃの夫々を順次積層した３層の積層
構造で形成される。
【０３０２】下層の酸化珪素膜３０Ａはテトラエソキシ
シランガス（ＴＥＯＳ：Ｓｉ(ＯＣ2Ｈ5）4）をソースガ
スとするプラズマＣＶＤ法で堆積される。酸化珪素膜３
０Ａは、平担部、段差部の夫々での膜厚を均一に形成で
き、例えばメインワード線２９、サブワード線２９の夫
々の間の凹部（最小配線間隔に相当する）を埋込みその
表面上を平担化する場合に、オーバーハング形状がほと
んど発生しないので、所謂巣の発生が生じない。この酸
化珪素膜３０Ａは、前記最小配線間隔を埋込みその表面
を平担化する目的で、最小配線間隔の２分の１以上の膜
厚、例えば４００〜６００〔ｎｍ〕程度の膜厚で形成す
る。
【０３０３】中間層の酸化珪素膜３０Ｂは、スピンオン
グラス法を使用し、例えば２００〜３００〔ｎｍ〕程度
の膜厚で塗布し、ベーク処理を施した後、全面エッチン
グされる。この酸化珪素膜３０Ｂは主に層間絶縁膜３０
の表面の平担化を目的として形成される。前記全面エッ
チングは、下層の導電層（２９）、上層の導電層（３
３）の夫々の接続部分（接続孔３１内）には残存させ
ず、かつ段差部分に残存させる条件下で行われる。
【０３０４】上層の酸化珪素膜３０Ｃは、下層の酸化珪
素膜３０Ａと同様に、テトラエソキシシランガスをソー
スガスとするプラズマＣＶＤ法で堆積される。この酸化
珪素膜３０Ｃは例えば３００〜５００〔ｎｍ〕程度の膜
厚で形成する。酸化珪素膜３０Ｃは、主に、層間絶縁膜
３０としての上下配線層間の絶縁分離に必要な膜厚を確
保するとともに、中間層の酸化珪素膜３０Ｂを被覆し、
この中間層の酸化珪素膜３０Ｂの膜質の劣化を防止する
目的で形成される。
【０３０５】次に、前記層間絶縁膜３０に接続孔３１を
形成する。接続孔３１は、例えばフォトリソグラフィ技
術で形成されたマスクを使用し、ＲＩＥ等の異方性エッ
チングで形成する。
【０３０６】次に、図３３に示すように、メモリセルア
レイＭＡＹにおいて、前記層間絶縁膜３０上に相補性デ
ータ線（ＤＬ）３３を形成する。また、前記図９（Ｄ）
及び図１０に示すように、メモリセルアレイＭＡＹの周
辺領域において、例えばガードリング領域Ｐ−ＧＲのｐ
+ 型半導体領域４０上において基準電圧線（Ｖss）３
３、ガードリング領域Ｎ−ＧＲのｎ+ 型半導体領域１１
及び１８上において電源電圧線（Ｖcc）３３の夫々を形
成する。
【０３０７】前記相補性データ線３３（及び配線３３）
は第２層目の金属配線形成工程で形成される。相補性デ
ータ線３３は接続孔３１を通して下層の中間導電層２９
に接続される。相補性データ線３３は、下層の金属膜３
３Ａ、中間層のアルミニウム合金膜３３Ｂ、上層の金属
膜３３Ｃの夫々を順次積層した２層の積層構造で形成さ
れる。下層の金属膜３３Ａは、例えばスパッタ法で堆積
されたＴｉＷ膜で形成され、３０〜５０〔ｎｍ〕程度の
膜厚で形成される。この下層の金属膜３３Ａは、主にバ
リアメタル膜として機能するので、ＴｉＷ膜以外の膜、
例えばＴｉＮ膜等で形成してもよい。この中間層のアル
ミニウム合金膜３３Ｂは、スパッタ法で堆積された、Ｃ
ｕ、Ｓｉの少なくともいずれか一方が添加されたアルミ
ニウムで形成され、７００〜９００〔ｎｍ〕程度の膜厚
で形成される。上層の金属膜３３Ｃは、例えばスパッタ
法で堆積されたＴｉＷ膜で形成され、例えば１５０〜２
５０〔ｎｍ〕程度の膜厚で形成される。この上層の金属
膜３３Ｃは、主に中間層のアルミニウム合金膜３３Ｂを
パターンニングする際の回析現象を防止する（光反射率
を低下し、ハレーション効果を防止する）目的で、又ア
ルミニウムヒルロックを防止する目的で形成される。
【０３０８】《ファイナルパッシベーション膜の形成工
程》次に、前述の図６、図１５及び図１６に示すよう
に、前記相補性データ線３３上を含む全面にファイナル
パッシベーション膜３４を形成する。ファイナルパッシ
ベーション膜３４は、詳細な構造を示していないが、酸
化珪素膜、窒化珪素膜、樹脂膜の夫々を順次積層した３
層の積層構造で構成される。
【０３０９】下層の酸化珪素膜は、さらに３層の積層構
造で形成され、前述の層間絶縁膜３０と同様の構造で形
成される。つまり、下層の酸化珪素膜は、テトラエソキ
シシランガスをソースガスとするプラズマＣＶＤ法で堆
積した酸化珪素膜、塗布後にエッチングされ段差部にの
み残存させた酸化珪素膜、テトラエソキシシランガスを
ソースガスとするプラズマＣＶＤ法で堆積した酸化珪素
膜の夫々を順次積層し形成される。下層の酸化珪素膜の
下層、上層の夫々の酸化珪素膜は、相補性データ線３３
のアルミニウム合金膜３３Ｂを形成した後に形成される
ので、低温度例えば約４００〔℃〕以下で生成できる前
述のＣＶＤ法を使用する。この下層の酸化珪素膜の下層
の酸化珪素膜は例えば４００〜６００〔ｎｍ〕程度の膜
厚で形成され、中間層の酸化珪素膜は２００〜３００
〔ｎｍ〕程度の膜厚で形成され、上層の酸化珪素膜は７
００〜９００〔ｎｍ〕程度の膜厚で形成される。
【０３１０】中間層の窒化珪素膜は主に耐湿性を向上す
る目的で形成される。この中間層の窒化珪素膜は、例え
ばプラズマＣＶＤ法で堆積され、１.０〜１.４〔μｍ〕
程度の膜厚で形成される。
【０３１１】上層の樹脂膜は、例えばポリイミド系樹脂
膜で形成され、主にα線を遮蔽する目的で形成される。
この上層の樹脂膜は例えば２.２〜２.４〔μｍ〕程度の
膜厚で形成される。
【０３１２】これら一連の製造プロセスが施されると、
本実施例のＳＲＡＭは完成する。
【０３１３】なお、本発明は、前述のＳＲＡＭにおい
て、前記ｎ- 型ウエル分離領域３ｉのメモリセルアレイ
ＭＡＹが配置されたｐ- 型ウエル領域２Ｍの主面部にこ
のｐ-型ウエル領域２Ｍの不純物濃度に比べて高い不純
物濃度を有する埋込型のｐ+ 型半導体領域を構成しても
よい。この埋込型のｐ+ 型半導体領域は、所謂α線ソフ
トエラー耐性を向上する、少数キャリアに対するポテン
シャルバリア領域として作用する。埋込型のｐ+ 型半導
体領域は、例えば、前述のＳＲＡＭの製造プロセスにお
いて、図２５に示すｎ型半導体領域１０を形成した後
に、メモリセルアレイＭＡＹが開口されたマスクを形成
し、このマスクを使用し、ｐ型不純物をｐ-型ウエル領
域２Ｍの主面部に導入することにより形成できる。ｐ型
不純物は、一価のＢを使用し、１０13〔atoms／cm2〕程
度の不純物濃度で２００〜２５０〔ＫｅＶ〕程度の所謂
高エネルギのイオン打込みで導入される。この条件下で
形成される埋込型のｐ+ 型半導体領域は、メモリセルＭ
Ｃの転送用ＭＩＳＦＥＴＱｔのｎ+ 型半導体領域１８、
駆動用ＭＩＳＦＥＴＱｄのｎ+ 型半導体領域１１の夫々
の不純物濃度のピーク値よりも深い領域に不純物濃度の
ピーク値が設定される。
【０３１４】また、本発明は、メモリセルＭＣの情報蓄
積ノードとなる転送用ＭＩＳＦＥＴＱｔのｎ+ 型半導体
領域１８、駆動用ＭＩＳＦＥＴＱｄのｎ+ 型半導体領域
１１の夫々の下部に、それらとｐｎ接合をもってかつそ
れらと同様にゲート電極７及び１３を不純物導入マスク
の主体として使用し、イオン打込みでｐ型不純物を導入
し、前記埋込型のｐ+ 型半導体領域を形成してもよい。
【０３１５】また、本発明は、前記ＳＲＡＭにおいて、
ｎ- 型ウエル分離領域３ｉのメモリセルアレイＭＡＹが
配置されたｐ- 型ウエル領域２Ｍの外周囲の主面に形成
されたｎ- 型ウエル領域３の主面には、しきい値電圧が
高くなるので、基本的にｐチャネルＭＩＳＦＥＴを配置
しないレイアウトが採用される。また、この領域に積極
的にしきい値電圧が高いｐチャネルＭＩＳＦＥＴを配置
してもよい。
【０３１６】また、本発明は、前記ＳＲＡＭのメモリセ
ルＭＣの転送用ＭＩＳＦＥＴＱｔのｎ+ 型半導体領域１
８、駆動用ＭＩＳＦＥＴＱｄのｎ+ 型半導体領域１１、
ゲート電極７、導電層２３の夫々の接続領域において、
前述の結晶欠陥の発生を低減するために、以下の製造プ
ロセスを採用してもよい。つまり、前述の図２９に示す
絶縁膜２１を形成し、接続孔２２を形成し、この後、ｎ
+ 型半導体領域２１Ｎは形成せずに、基板全面に多結晶
珪素膜（２３）を形成し、この多結晶珪素膜に熱処理を
施してから多結晶珪素膜のパターンニングを行い、導電
層２３を形成する。前記多結晶珪素膜に熱処理を施す
と、多結晶珪素膜の全体で熱処理後の体積収積が発生す
るので、接続孔２２の領域だけに応力が集中しない。
【０３１７】また、本発明は、前記ＳＲＡＭのメモリセ
ルＭＣの転送用ＭＩＳＦＥＴＱｔのｎ+ 型半導体領域１
８、駆動用ＭＩＳＦＥＴＱｄのｎ+ 型半導体領域１１の
夫々の引き伸し拡散の際、熱処理を充分に行い、接合深
さを深くし、接続孔２２の領域における結晶欠陥をｎ+
型半導体領域１１、１８の夫々の内部に取り込んでもよ
い。この場合、前述のｎ+ 型半導体領域２１Ｎの形成工
程は廃止できる。
【０３１８】また、本発明は、前記ＳＲＡＭのメモリセ
ルＭＣにおいて、負荷用ＭＩＳＦＥＴＱｐのｎ型チャネ
ル形成領域２６Ｎ、ｐ型ソース領域２６Ｐ、ｐ型ドレイ
ン領域２６Ｐの夫々を第３層目のゲート材形成工程で形
成し、ゲート電極２３を第４層目のゲート材形成工程で
形成してもよい。この場合、第３層目のゲート材形成工
程は、多結晶珪素膜に限らず、単結晶珪素膜、非晶質珪
素膜のいずれも含むつまり半導体層が形成されればよ
い。同様に、第４層目のゲート材形成工程は、多結晶珪
素膜に限定されず、高融点金属膜、高融点金属珪化膜、
又は多結晶珪素膜上に高融点金属珪化膜を積層したポリ
サイド膜を形成すればよい。
【０３１９】以上説明したように、本実施例のＳＲＡＭ
によれば、以下の効果が得られる。
【０３２０】（１）ｐ- 型半導体基板１の主面の第１領
域にｎ- 型ウエル分離領域３ｉが構成され、前記ｐ- 型
半導体基板１の主面の第２領域にｐ- 型ウエル領域２が
構成されるとともに、前記ｎ- 型ウエル分離領域３ｉの
主面にｐ- 型ウエル領域２Ｍが構成され、ｐ- 型ウエル
領域２、ｐ- 型ウエル領域２Ｍの夫々の主面に夫々ｎチ
ャネルＭＩＳＦＥＴが構成されるＳＲＡＭにおいて、前
記ｐ- 型ウエル領域２Ｍの表面の不純物濃度が、前記ｐ
- 型ウエル領域２の表面の不純物濃度と同等又はそれに
比べて高く設定される。
【０３２１】この構成により、以下の作用効果が得られ
る。（１）前記ｎ- 型ウエル分離領域３ｉの主面に構成
されるｐ- 型ウエル領域２Ｍの表面の不純物濃度が高く
設定され（ｎ- 型ウエル分離領域３ｉの不純物濃度で表
面の不純物濃度が低下する分、ｐ- 型ウエル領域２Ｍの
表面の不純物濃度を高める方向に補正され）、このｐ-
型ウエル領域２Ｍの主面のメモリセルＭＣのｎチャネル
ＭＩＳＦＥＴのしきい値電圧を高められるので、前記ｎ
チャネルＭＩＳＦＥＴのカットオフ電流を低減でき、Ｓ
ＲＡＭのリーク電流の低減が図れる。（２）前記ｐ- 型
ウエル領域２の表面の不純物濃度が前記ｎ- 型ウエル分
離領域３ｉの主面に構成されるｐ- 型ウエル領域２Ｍの
表面の不純物濃度に対して独立に低く設定され、このｐ
- 型ウエル領域２の主面の周辺回路のｎチャネルＭＩＳ
ＦＥＴのしきい値電圧を低くできるので、前記ｎチャネ
ルＭＩＳＦＥＴのスイッチング動作速度を速め、ＳＲＡ
Ｍの回路動作上の高速化が図れる。
【０３２２】（２）前記手段（１）に記載されるＳＲＡ
Ｍにおいて、前記ｎ- 型ウエル分離領域３ｉの主面のｐ
- 型ウエル領域２Ｍの主面に構成されるｎチャネルＭＩ
ＳＦＥＴはＳＲＡＭのメモリセルＭＣのフリップフロッ
プ回路を構成し、前記ｐ- 型ウエル領域２の主面に構成
されるｎチャネルＭＩＳＦＥＴは前記ＳＲＡＭのメモリ
セルＭＣを直接若しくは間接に駆動する周辺回路を構成
する。
【０３２３】この構成により、前記手段（１）の作用効
果の他に、以下の作用効果が得られる。（１）前記メモ
リセルＭＣのフリップフロップ回路（情報蓄積部）の情
報蓄積ノードに蓄積された情報のリークが低減されこの
結果反転が防止できるので、ＳＲＡＭの情報保持特性の
向上が図れる。（２）前記周辺回路の回路動作速度を速
くでき、メモリセルの情報書込み動作速度、情報読出し
動作速度のいずれも速くでき（アクセスタイムの高速化
が図れ）るので、ＳＲＡＭの回路動作上の高速化が図れ
る。（３）前記手段（１）又は手段（２）に記載される
ｐ- 型ウエル領域２Ｍはｎ- 型ウエル分離領域３ｉに対
して自己整合で構成される。
【０３２４】この構成により、前記手段（１）又は手段
（２）の作用効果の他に、前記ｎ-型ウエル分離領域３
ｉの配置位置に対する前記ｐ- 型ウエル領域２Ｍの配置
位置が、製造プロセス上のマスク合せ余裕寸法に相当す
る分、縮小できるので、ｐ-型半導体基板１の主面上で
の無駄な領域を排除し、ＳＲＡＭの集積度の向上が図れ
る。
【０３２５】（４）ｐ- 型半導体基板１の主面の第１領
域にｎ- 型ウエル分離領域３ｉが構成され、前記ｐ- 型
半導体基板１の主面の第２領域にｐ- 型ウエル領域２が
構成されるとともに、前記ｎ- 型ウエル分離領域３ｉの
主面にｐ- 型ウエル領域２Ｍが構成されるＳＲＡＭにお
いて、前記ｎ- 型ウエル分離領域３ｉの主面の前記ｐ-
型ウエル領域２Ｍの外周囲に沿った領域にｎ- 型ウエル
領域３を構成する。
【０３２６】この構成により、前記ｎ- 型ウエル分離領
域３ｉの主面のｐ- 型ウエル領域２Ｍの外周囲の不純物
濃度（この部分はｎ- 型ウエル分離領域３ｉの深い拡散
で不純物濃度が低下する）がｎ- 型ウエル領域３で高め
られ、ｎ- 型ウエル領域３とｐ- 型ウエル領域２Ｍとの
ｐｎ接合部からｎ- 型ウエル分離領域３ｉ中に伸びる空
乏領域の伸びを低減できるので、前記ｎ- 型ウエル分離
領域３ｉの主面のｐ-型ウエル領域２Ｍとｐ- 型半導体
基板１との間の接合耐圧の向上が図れる。この接合耐圧
が向上すれば、前記ｎ- 型ウエル分離領域３ｉの主面の
ｐ- 型ウエル領域２Ｍとｐ- 型半導体基板１との間の離
隔寸法、つまりｎ- 型ウエル分離領域３ｉの主面のｐ-
型ウエル領域２Ｍの外周囲の占有面積を縮小できるの
で、ｐ- 型半導体基板１の主面上での無駄な領域を排除
し、ＳＲＡＭの集積度の向上が図れる。
【０３２７】（５）ｐ- 型半導体基板１の主面の第１領
域にｎ- 型ウエル分離領域３ｉが構成され、前記ｐ- 型
半導体基板１の主面の第２領域にｐ- 型ウエル領域２が
構成されるとともに、前記ｎ- 型ウエル分離領域３ｉの
主面にｐ- 型ウエル領域２Ｍが構成されるＳＲＡＭの形
成方法において、前記ｐ- 型半導体基板１の主面上に
前記第１領域が開口された第１マスク（５０Ｍ）を形成
する工程、前記第１マスク（５０Ｍ）を使用し、前記
ｐ- 型半導体基板１の主面にｎ型の第１不純物を導入
し、この第１不純物を拡散し、前記ｎ- 型ウエル分離領
域３ｉを形成する工程、前記第１マスク（５０Ｍ）を
使用し、前記ｎ- 型ウエル分離領域３ｉの主面にｐ型の
第２不純物（２Ｍｐ）を導入する工程、前記第１マス
ク（５０Ｍ）を除去し、前記ｐ- 型半導体基板１の主面
上に前記第２領域が開口された第２マスク、又は前記第
２領域及び第１領域が開口された第２マスク（５２Ｍ）
を形成する工程、前記第２マスク（５２Ｍ）を使用
し、前記ｐ- 型半導体基板１の主面にｐ型の第３不純物
（２ｐ）を導入し、この第３不純物（２ｐ）、前記第２
不純物（２Ｍｐ）の夫々を拡散し、ｐ- 型ウエル領域
２、ｐ- 型ウエル領域２Ｍの夫々を形成する工程の夫々
を具備する。
【０３２８】この構成により、以下の作用効果が得られ
る。（１）前記ｐ- 型半導体基板１の主面の第１領域に
ｎ- 型ウエル分離領域３ｉを形成する第１マスク（５０
Ｍ）を使用し、前記ｐ- 型ウエル領域２Ｍを形成した
（第１不純物を導入する第１マスク５０Ｍを使用して第
２不純物２Ｍｐを導入した）ので、前記ｐ- 型ウエル領
域２Ｍを形成するマスクを形成する工程に相当する分、
ＳＲＡＭの製造プロセスの工程数を削減できる。（２）
前記ｐ- 型半導体基板１の主面の第２領域に導入された
第３不純物（２ｐ）を拡散し、ｐ- 型ウエル領域２を形
成する工程を利用し、第１領域に導入された第２不純物
（２Ｍｐ）を拡散し、ｐ- 型ウエル領域２Ｍを形成した
ので、前記第２不純物を拡散しｐ- 型ウエル領域２Ｍを
形成する工程に相当する分、ＳＲＡＭの製造プロセスの
工程数を削減できる。（３）前記ｐ- 型半導体基板１の
主面の第１領域のｎ- 型ウエル分離領域３ｉの主面に形
成されるｐ- 型ウエル領域２Ｍ、第２領域のｐ- 型ウエ
ル領域２の夫々が別々の工程で形成されるので、前記ｐ
- 型ウエル領域２Ｍ、ｐ- 型ウエル領域２の夫々の不純
物濃度を夫々独立に制御できる。（４）前記ｐ- 型半導
体基板１の主面の第１領域にｎ- 型ウエル分離領域３ｉ
を形成する第１マスク（５０Ｍ）を使用し、前記ｐ- 型
ウエル領域２Ｍを形成した（同一の第１マスク５０Ｍを
使用し、ｎ- 型ウエル分離領域３ｉ、ｐ- 型ウエル領域
２Ｍの夫々を形成した）ので、前記ｎ-型ウエル分離領
域３ｉの配置位置に対して前記ｐ- 型ウエル領域２Ｍの
配置位置が自己整合で形成され、前記ｎ- 型ウエル分離
領域３ｉの配置位置に対する前記ｐ- 型ウエル領域２Ｍ
の配置位置が製造プロセス上のマスク合せ余裕寸法に相
当する分縮小できる。
【０３２９】（６）ゲート電極２３の表面上にゲート絶
縁膜２４を介在し前記ゲート電極２３を横切るｎ型チャ
ネル形成領域２６Ｎが構成される負荷用ＭＩＳＦＥＴＱ
ｐをメモリセルＭＣに有するＳＲＡＭの形成方法におい
て、基板上の全面にゲート電極層（２３）を堆積し、
このゲート電極層にパターンニングを施し、ゲート電極
２３を形成する工程、前記ゲート電極２３の膜厚の一
部をその表面から酸化し、自然酸化珪素膜の膜厚に比べ
て厚い膜厚の酸化珪素膜２４Ｇを形成するとともに、前
記ゲート電極２３の表面の角部２３Ｃの形状を緩和する
工程、ゲート電極２３の表面上にゲート絶縁膜２４を
形成する工程、ゲート電極２３の表面の上側及び側面
に、前記ゲート絶縁膜２４を介在し、前記ゲート電極２
３を横切るｎ型チャネル形成領域２６Ｎを形成する工程
の夫々を具備する。
【０３３０】この構成により、以下の作用効果が得られ
る。（１）前記下層に相当するゲート電極層（２３）を
パターンニングした際に発生する負荷用ＭＩＳＦＥＴＱ
ｐのゲート電極２３の表面の角部２３Ｃの形状が表面の
酸化で緩和される。（２）前記作用効果（１）の結果、
負荷用ＭＩＳＦＥＴＱｐの下層のゲート電極２３の表面
の角部２３Ｃでの電界集中を低減できるので、負荷用Ｍ
ＩＳＦＥＴＱｐのゲート絶縁膜２４の前記角部２３Ｃの
領域での絶縁耐圧の劣化を防止できる。（３）また、前
記作用効果（１）の結果、前記負荷用ＭＩＳＦＥＴＱｐ
の下層のゲート電極２３の表面の角部２３Ｃでの膜質の
劣化を防止できるので、負荷用ＭＩＳＦＥＴＱｐのゲー
ト絶縁膜２４の前記角部２３Ｃの領域での絶縁耐圧の劣
化を防止できる。
【０３３１】（７）前記手段（６）に記載される工程
のゲート絶縁膜２４を形成する工程は、工程のゲート
電極２３の表面の酸化珪素膜２４Ｇを除去した後に、ゲ
ート電極２３の表面に新たにゲート絶縁膜２４を形成す
る工程である。
【０３３２】この構成により、前記ゲート電極２３の表
面に形成された酸化珪素膜２４Ｇに対して独立の工程で
新たにゲート絶縁膜２４を形成するので、前記ゲート絶
縁膜２４の膜厚の制御性を向上できる。
【０３３３】（８）前記手段（６）に記載される工程
のゲート絶縁膜２４を形成する工程は、工程のゲート
電極２３の表面の酸化珪素膜２４Ｇでゲート絶縁膜２４
を形成する工程、又はその酸化珪素膜２４Ｇの表面上に
新たに絶縁膜２４Ｆを堆積した複合膜でゲート絶縁膜２
４を形成する工程である。
【０３３４】この構成により、前記ゲート絶縁膜２４を
形成する工程に際して、前段の工程で形成されたゲー
ト電極２３の表面の酸化珪素膜２４Ｇを除去しないの
で、この除去工程に相当する分、ＳＲＡＭの製造プロセ
スの工程数を削減できる。
【０３３５】（９）ゲート電極２３の表面上にゲート絶
縁膜２４を介在し前記ゲート電極２３を横切るｎ型チャ
ネル形成領域２６Ｎが構成される負荷用ＭＩＳＦＥＴＱ
ｐをメモリセルＭＣに有するＳＲＡＭの形成方法におい
て、基板上の全面にゲート電極層（２３）を堆積し、
このゲート電極層にパターンニングを施し、ゲート電極
２３を形成する工程、前記ゲート電極２３の側面にサ
イドウォールスペーサ２４Ｓを形成する工程、前記ゲ
ート電極２３の膜厚の一部をその表面から酸化し、自然
酸化珪素膜の膜厚に比べて厚い膜厚の酸化珪素膜２４Ｇ
を形成するとともに、前記ゲート電極２３の表面の角部
２３Ｃの形状を緩和する工程、前記ゲート電極２３の
表面上にゲート絶縁膜２４を形成する工程、前記ゲー
ト電極２３の表面の上側及び側面に前記ゲート絶縁膜２
４を介在し前記ゲート電極２３を横切るｎ型チャネル形
成領域２６Ｎを形成する工程の夫々を具備する。
【０３３６】この構成により、前記手段（６）の作用効
果の他に、前記下層に相当するゲート電極層２３をパタ
ーンニングした際に発生する負荷用ＭＩＳＦＥＴＱｐの
ゲート電極２３の側面の段差形状がサイドウォールスペ
ーサ２４Ｓで緩和される。
【０３３７】（１０）前記手段（６）乃至手段（１０）
のいずれかに記載されるＳＲＡＭにおいて、前記負荷用
ＭＩＳＦＥＴＱｐはメモリセルＭＣのフリップフロップ
回路を構成する。
【０３３８】この構成により、前記ＳＲＡＭのメモリセ
ルＭＣのフリップフロップ回路の負荷用ＭＩＳＦＥＴＱ
ｐにおいて、ゲート電極２３とｎ型チャネル形成領域２
６Ｎ（又はｐ型ソース領域２６Ｐ若しくはｐ型ドレイン
領域２６Ｐ）との間の短絡を防止できるので、スタンバ
イ電流不良を防止できる。
【０３３９】（１１）ｐ- 型ウエル領域２Ｍの主面に形
成されたメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄのｎ
+ 型半導体領域１１の主面に、このｎ+ 型半導体領域１
１の主面上の絶縁膜２１に形成された接続孔２２を通し
て珪素膜で形成された導電層２３が接続されるＳＲＡＭ
の製造方法において、前記ｐ- 型ウエル領域２Ｍの主
面にｎ+ 型半導体領域１１を形成する工程、前記ｎ+
型半導体領域１１の主面上に絶縁膜２１を形成する工
程、前記絶縁膜２１のｎ+ 型半導体領域１１上に接続
孔２２を形成するとともに、前記接続孔２２内に相当す
る領域であってｐ-型ウエル領域２Ｍの主面に前記ｎ+
型半導体領域１１と同一導電型でかつｎ+ 型半導体領域
１１に比べて深い接合深さを有するｎ+ 型半導体領域２
１Ｎを形成する工程、前記絶縁膜２１上の全面にこの
絶縁膜２１に形成された接続孔２２を通してｎ+ 型半導
体領域１１、ｎ+ 型半導体領域２１Ｎの夫々の主面に接
触する珪素膜（２３）をＣＶＤ法で堆積し、この珪素膜
にパターンニングを施し、導電層２３を形成する工程の
夫々を具備する。
【０３４０】この構成により、以下の作用効果が得られ
る。（１）前記工程の珪素膜の堆積中の際の高温度ア
ニール又は珪素膜の堆積後に行われる高温度アニール
（いずれもアルミニウムの融点よりも高い温度のアニー
ル）後の冷却に基づく珪素膜の体積収縮で発生する、前
記絶縁膜２２の接続孔２２の端部から前記ｐ- 型ウエル
領域２Ｍとｎ+ 型半導体領域１１との間のｐｎ接合部を
横切る結晶欠陥を、ｎ+型半導体領域２１Ｎ内に取り込
むことができる。（２）前記工程の絶縁膜２１に接続
孔２２を形成するマスク２２Ｍを、ｎ+ 型半導体領域２
１Ｎを形成する不純物の打込みマスクに兼用できるの
で、前記不純物の打込みマスクに相当する分、マスク形
成工程を削減でき、ＳＲＡＭの製造プロセスの工程数を
削減できる。
【０３４１】（１２）ｐ- 型ウエル領域２Ｍの主面に形
成されたメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄのｎ
+ 型半導体領域１１の主面に、このｎ+ 型半導体領域１
１の主面上の絶縁膜２１に形成された接続孔２２を通し
て珪素膜で形成される導電層２３が接続されるＳＲＡＭ
の製造方法において、前記ｐ- 型ウエル領域２Ｍの主
面にｎ+ 型半導体領域１１を形成する工程、前記ｎ+
型半導体領域１１の主面上に絶縁膜２１を形成する工
程、前記絶縁膜２１のｎ+ 型半導体領域１１上に接続
孔２２を形成する工程、前記絶縁膜２１上の全面にこ
の絶縁膜２１に形成された接続孔２２を通してｎ+ 型半
導体領域１１の主面に接触する珪素膜（２３）を堆積す
る工程、前記珪素膜の結晶化を行う高温度アニールを
行う工程、前記珪素膜にパターンニングを施し、前記
導電層２３を形成する工程の夫々を具備する。
【０３４２】この構成により、以下の作用効果が得られ
る。（１）前記工程で絶縁膜２１上の全面に珪素膜
（２３）を堆積した後、工程の珪素膜にパターンニン
グを施す前に、この珪素膜に結晶化を目的する高温度ア
ニールを施し、この珪素膜が冷却するときの体積収縮に
基づく応力を珪素膜の全体に分散し、前記ｎ+ 型半導体
領域１１の主面であって絶縁膜２１に形成された接続孔
２２の開口端に発生する前記応力の集中を低減できるの
で、前記珪素膜の体積収縮で、前記絶縁膜２１の接続孔
２２の開口端から前記ｐ- 型半導体基板１とｎ+ 型半導
体領域１１との間のｐｎ接合部を横切る結晶欠陥が発生
することを防止できる。（２）前記工程の珪素膜にパ
ターンニングを施した後に行われていた前記工程の珪
素膜の結晶化を行う高温度アニールを行う工程を、前記
工程の珪素膜を堆積した後、前記工程の珪素膜にパ
ターンニングを施す工程前に入れ変えただけなので、Ｓ
ＲＡＭの製造プロセスの工程数の増加を防止できる。
【０３４３】（１３）前記手段（１１）又は手段（１
２）に記載されるＳＲＡＭにおいて、前記ｎ+ 型半導体
領域１１はＳＲＡＭのメモリセルＭＣのフリップフロッ
プ回路の駆動用ＭＩＳＦＥＴＱｄのドレイン領域であ
り、前記導電層２３は電源電圧Ｖccに接続される。
【０３４４】この構成により、以下の作用効果が得られ
る。（１）前記ＳＲＡＭのメモリセルＭＣの情報蓄積ノ
ードに供給される電源のリーク電流が低減できるので、
ＳＲＡＭのスタンバイ電流の消費電力化が図れる。
（２）前記ＳＲＡＭのメモリセルＭＣの情報蓄積ノード
に供給される電源のリーク電流が低減できるので、メモ
リセルＭＣの情報保持特性の向上が図れる。（３）前記
手段（１１）に記載されるＳＲＡＭにおいて、メモリセ
ルＭＣの駆動用ＭＩＳＦＥＴＱｄのドレイン領域にｎ+
型半導体領域２１Ｎが付加され、このｎ+ 型半導体領域
２１Ｎに相当する分、前記ドレイン領域の表面の導電層
２３に接続される領域の不純物濃度を高められるので、
導電層２３（多結晶珪素膜）に導入される抵抗値を低減
するｎ型不純物の不純物濃度を下げることができ（オー
ミック接続に必要な不純物濃度はｎ+型半導体領域２１
Ｎで確保される）、導電層２３からのドレイン領域への
不純物の滲みだしを低減できる。
【０３４５】（１４）メモリセルＭＣの駆動用ＭＩＳＦ
ＥＴＱｄ（転送用ＭＩＳＦＥＴＱｔ、周辺回路のｎチャ
ネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐの
夫々も同様）を有するＳＲＡＭの製造方法において、
ｐ- 型ウエル領域２Ｍの主面上にゲート絶縁膜６を介在
してゲート電極７を形成する工程、前記ゲート電極７
のゲート長方向の側壁に絶縁性を有するサイドウォール
スペーサ９を形成する工程、少なくとも前記サイドウ
ォールスペーサ９の表面上を被覆する絶縁膜９Ｔを形成
する工程、前記ｐ- 型ウエル領域２Ｍの主面の前記ゲ
ート電極７、サイドウォールスペーサ９及び絶縁膜９Ｔ
以外の領域にｎ型不純物をイオン打込みで導入するとと
もに、このｎ型不純物でソース領域、ドレイン領域の夫
々として使用されるｎ+ 型半導体領域１１を形成し、駆
動用ＭＩＳＦＥＴＱｄを形成する工程の夫々を具備す
る。
【０３４６】この構成により、前記ゲート電極７の体積
変化（サイドウォールスペーサ９との間の熱膨張係数差
が異なることに起因）でサイドウォールスペーサ９の開
放端に発生する最大応力が集中する領域に対して、ソー
ス領域、ドレイン領域の夫々のｎ+ 型半導体領域１１を
形成するｎ型不純物の打込みに基づくダメージが発生す
る領域を前記絶縁膜９Ｔの膜厚に相当する分ずらすこと
ができる（最大応力集中領域、ダメージ発生領域の夫々
を分散できる）ので、前記サイドウォールスペーサ９の
開放端の領域であって、前記ｐ- 型ウエル領域２Ｍの主
面、ｎ+ 型半導体領域１１に発生する結晶欠陥、又は前
記ｐ- 型ウエル領域２Ｍとｎ+ 型半導体領域１１との間
のｐｎ接合部を横切り発生する結晶欠陥を防止できる。
【０３４７】（実 施 例 ２）本実施例２は、前述の実
施例１のＳＲＡＭをｎ型半導体基板で構成した、本発明
の第２実施例である。
【０３４８】本発明の実施例２であるＳＲＡＭを搭載す
る半導体基板の基本構造について、図４０（基本概念断
面図）を使用し、簡単に説明する。
【０３４９】本実施例２のＳＲＡＭは、図４０に示すよ
うに、ｎ- 型半導体基板（Ｎsub ）１で構成される。こ
のｎ- 型半導体基板１の主面のメモリセルアレイＭＡＹ
が配置される領域はｐ- 型ウエル領域（Ｐwell）２が構
成される。また、直接周辺回路及び間接周辺回路を含む
周辺回路のうち、電源電圧Ｖccが供給される周辺回路の
相補型ＭＩＳＦＥＴは、メモリセルアレイＭＡＹが配置
されるｐ- 型ウエル領域２と実質的に同一構造で構成さ
れるｐ- 型ウエル領域２の主面及びｎ- 型ウエル領域
（Ｎwell）３の主面に構成される。
【０３５０】これに対して、電源電圧変換回路ＶＲＣで
降圧された降圧電源電圧Ｖddが供給される周辺回路の相
補型ＭＩＳＦＥＴのｐチャネルＭＩＳＦＥＴＱｐはｐ-
型ウエル分離領域（Ｐiso ）２ｉの主面に形成されたｎ
- 型ウエル領域（Ｎwell）３Ｍの主面に構成される。こ
のｎ- 型ウエル領域３Ｍの表面の不純物濃度は、前述の
実施例１と同様に、ｐ- 型ウエル分離領域２ｉの外周囲
に配置されたｎ- 型ウエル領域３の表面の不純物濃度と
同等かそれに比べて高い不純物濃度に設定される。ｐ-
型ウエル分離領域２ｉの主面のｎ- 型ウエル領域３Ｍの
外周囲においては、表面の不純物濃度を高めるために、
ｐ- 型ウエル領域２が構成される。
【０３５１】本実施例のＳＲＡＭは、前述の実施例１の
場合に比べて、アンダーシュート耐性については若干下
がるが、前述の実施例１と実質的に同様の効果が得られ
る。
【０３５２】次に、前記ＳＲＡＭの具体的な製造方法、
特に、ｐ- 型ウエル分離領域２ｉ、ｎ- 型ウエル領域３
Ｍの夫々の製造方法について、図４１（所定の製造工程
における断面図）を使用し、簡単に説明する。
【０３５３】まず、ｎ- 型半導体基板１を用意し、この
ｎ- 型半導体基板１の主面の一部が開口されたマスク
（図４１中、符号５３を付け一点鎖線で示す）５３を使
用し、このｎ- 型半導体基板１の主面にｐ型不純物、ｎ
型不純物の夫々を導入する。ｐ型不純物としてはｎ型不
純物の拡散速度に比べて速い例えばＢが使用され、ｎ型
不純物としてはｐ型不純物に比べて拡散速度の遅いＡｓ
が使用される。ｐ型不純物、ｎ型不純物の夫々は、同一
のマスク５３を使用し、例えばイオン打込みで導入され
る。
【０３５４】次に、マスク５３を除去し、図４１に示す
ように、ｐ型不純物、ｎ型不純物の夫々に引き伸し拡散
を施し、ｐ型不純物でｐ- 型ウエル分離領域２ｉ、ｎ型
不純物でｎ- 型ウエル領域３Ｍの夫々を形成する。ｐ-
型ウエル分離領域２ｉ、ｎ-型ウエル領域３Ｍの夫々
は、夫々のｐ型不純物、ｎ型不純物の拡散速度差を利用
し、同図４１に示すように、２重ウエル構造として構成
される。
【０３５５】この後、ｎ- 型ウエル領域３、ｐ- 型ウエ
ル領域２の夫々を形成し、前述の実施例１と同様に、Ｓ
ＲＡＭの製造プロセスを施すことにより、本実施例２の
ＳＲＡＭは完成する。
【０３５６】以上説明したように、本実施例のＳＲＡＭ
によれば、以下の効果が得られる。
【０３５７】（１）ｎ- 型半導体基板１の主面の第１領
域にｐ- 型ウエル分離領域２ｉが構成され、前記ｎ- 型
半導体基板１の主面の第２領域にｎ- 型ウエル領域３が
構成されるとともに、前記ｐ- 型ウエル分離領域２ｉの
主面にｎ- 型ウエル領域３Ｍが構成されるＳＲＡＭにお
いて、前記ｎ- 型半導体基板１の主面上に前記第１領
域が開口された第１マスク（５３）を形成する工程、
前記第１マスクを使用し、前記ｎ- 型半導体基板１の主
面にｐ型不純物を導入するとともに、前記ｐ型不純物に
対して拡散速度が遅いｎ型不純物を導入する工程、前
記第１マスクを除去し、前記ｎ- 型半導体基板１の主面
上に前記第２領域及び第１領域が開口された第２マスク
（前述の実施例１の図３５中、５２Ｍに相当する）を形
成する工程、前記第２マスクを使用し、前記ｎ- 型半
導体基板１の主面にｎ型不純物を導入し、このｎ型不純
物、ｐ型不純物の夫々を拡散し、ｎ- 型ウエル領域３、
ｐ-型ウエル分離領域２ｉ、ｎ- 型ウエル領域３Ｍの夫
々を形成する工程の夫々を具備する。
【０３５８】この構成により、前記実施例１の手段
（５）の作用効果の他に、以下の作用効果が得られる。
（１）前記ｎ- 型半導体基板１の主面の第２領域に導入
されたｎ型不純物を拡散し、ｎ- 型ウエル領域３を形成
する工程を利用し、第１領域に導入されたｐ不純物を拡
散し、ｐ- 型ウエル分離領域２ｉを形成するとともに、
第１領域に導入されたｎ型不純物を拡散し、ｎ- 型ウエ
ル領域３Ｍを形成したので、前記ｐ型不純物、ｎ型不純
物の夫々を拡散しｐ- 型ウエル分離領域２ｉ、ｎ-型ウ
エル領域３Ｍの夫々を形成する工程に相当する分、ＳＲ
ＡＭの製造プロセスの工程数を削減できる。（２）前記
ｎ型不純物の拡散速度はｐ型不純物の拡散速度に比べて
遅いので、この拡散速度差を利用し、ｐ型不純物の拡散
で形成されるｐ- 型ウエル分離領域２ｉの主面にｎ型不
純物の拡散で形成されるｐ- 型ウエル領域３Ｍを形成で
きる（２重ウエル構造を形成できる）。
【０３５９】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【０３６０】例えば、本発明は、前述のＳＲＡＭのメモ
リセルの負荷素子として高抵抗素子を使用した場合にも
適用できる。
【０３６１】また、本発明は、マイクロプロセッサ等の
半導体集積回路装置に搭載されるＳＲＡＭに適用しても
よい。
【０３６２】また、本発明は、ＳＲＡＭに限定されず、
２重ウエル構造を採用するＤ（Ｄynamic）ＲＡＭ等の記
憶回路システムや論理回路システムが搭載された半導体
集積回路装置に広く適用できる。
【０３６３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０３６４】（１）２重ウエル構造を採用する半導体集
積回路装置において、ウエル分離領域内のウエル領域の
主面に配置された回路の動作上の信頼性の向上を図れ、
かつウエル分離領域外のウエル領域の主面に配置された
回路の動作速度の高速化が図れる。
【０３６５】（２）ウエル分離領域内のウエル領域にメ
モリセルが配置されるＳＲＡＭを有する半導体集積回路
装置において、前記ＳＲＡＭの情報保持特性の向上が図
れる。
【０３６６】（３）２重ウエル構造を採用する半導体集
積回路装置において、集積度の向上が図れる。
【０３６７】（４）２重ウエル構造を採用する半導体集
積回路装置において、ウエル分離領域内のウエル領域と
基板との間の耐圧の向上が図れる。
【０３６８】（５）２重ウエル構造を採用する半導体集
積回路装置において、製造プロセスの工程数が削減でき
る。
【０３６９】（６）ＳＯＩ構造を採用するＭＩＳＦＥＴ
を有する半導体集積回路装置において、前記ＭＩＳＦＥ
Ｔのゲート絶縁膜の絶縁耐圧の向上が図れる。
【０３７０】（７）前記効果（６）が達成できるととも
に、前記ＭＩＳＦＥＴのゲート絶縁膜の膜厚の制御性の
向上が図れる。
【０３７１】（８）前記効果（６）が達成できるととも
に、前記半導体集積回路装置の製造プロセスの工程数が
削減できる。
【０３７２】（９）前記目的（６）を達成できるととも
に、前記半導体集積回路装置の表面の平担化が図れる。
【０３７３】（１０）ＳＯＩ構造を採用するＭＩＳＦＥ
Ｔでメモリセルを構成するＳＲＡＭを有する半導体集積
回路装置において、スタンバイ電流不良が防止できる。
【０３７４】（１１）ＭＩＳＦＥＴのソース領域又はド
レイン領域に電極が接続される半導体集積回路装置にお
いて、前記接続領域の結晶欠陥の発生が防止できる。
【０３７５】（１２）ＭＩＳＦＥＴのソース領域又はド
レイン領域に電極が接続される半導体集積回路装置にお
いて、製造プロセスの工程数が削減できる。
【０３７６】（１３）メモリセルの駆動用ＭＩＳＦＥＴ
のドレイン領域に負荷素子が接続されるＳＲＡＭを有す
る半導体集積回路装置において、低消費電力化が図れ
る。
【０３７７】（１４）メモリセルの駆動用ＭＩＳＦＥＴ
のドレイン領域に負荷素子が接続されるＳＲＡＭを有す
る半導体集積回路装置において、前記メモリセルの情報
保持特性の向上が図れる。
【０３７８】（１５）ＭＩＳＦＥＴのゲート電極の側壁
にサイドウォールスペーサが形成され、このサイドウォ
ールスペーサをマスクとしてソース領域、ドレイン領域
の夫々を形成する半導体集積回路装置において、前記Ｍ
ＩＳＦＥＴのソース領域、ドレイン領域の夫々に発生す
る結晶欠陥の発生が防止できる。
【図面の簡単な説明】
【図１】 本発明の実施例１のＳＲＡＭのチップレイア
ウト図。
【図２】 （Ａ）は前記ＳＲＡＭの要部拡大ブロック
図、（Ｂ）は電源供給系統を示すブロック回路図。
【図３】 前記ＳＲＡＭの要部拡大ブロック図。
【図４】 前記ＳＲＡＭの要部拡大ブロック図。
【図５】 前記ＳＲＡＭのメモリセルの回路図。
【図６】 前記メモリセルの断面図。
【図７】 前記メモリセルの平面図。
【図８】 工程毎に示すメモリセルの平面図。
【図９】 工程毎に示すメモリセルの平面図。
【図１０】 前記メモリセルの特定の層を示す平面図。
【図１１】 工程毎に示すアレイ端部の平面図。
【図１２】 工程毎に示すアレイ端部の平面図。
【図１３】 工程毎に示すアレイ端部の平面図。
【図１４】 工程毎に示すアレイ端部の平面図。
【図１５】 アレイ端部の断面図。
【図１６】 前記ＳＲＡＭの周辺回路の断面図。
【図１７】 前記メモリセルの要部の拡大断面図。
【図１８】 前記ＳＲＡＭの基板、ウエル領域の不純物
濃度分布図。
【図１９】 工程毎に示すメモリセルの断面図。
【図２０】 工程毎に示すメモリセルの断面図。
【図２１】 工程毎に示すメモリセルの断面図。
【図２２】 工程毎に示すメモリセルの断面図。
【図２３】 工程毎に示すメモリセルの断面図。
【図２４】 工程毎に示すメモリセルの断面図。
【図２５】 工程毎に示すメモリセルの断面図。
【図２６】 工程毎に示すメモリセルの断面図。
【図２７】 工程毎に示すメモリセルの断面図。
【図２８】 工程毎に示すメモリセルの断面図。
【図２９】 工程毎に示すメモリセルの断面図。
【図３０】 工程毎に示すメモリセルの断面図。
【図３１】 工程毎に示すメモリセルの断面図。
【図３２】 工程毎に示すメモリセルの断面図。
【図３３】 工程毎に示すメモリセルの断面図。
【図３４】 工程毎に示すアレイ端部の断面図。
【図３５】 工程毎に示すアレイ端部の断面図。
【図３６】 工程毎に示すアレイ端部の断面図。
【図３７】 工程毎に示すアレイ端部の断面図。
【図３８】 工程毎に示すアレイ端部の断面図。
【図３９】 工程毎に示すアレイ端部の断面図。
【図４０】 本発明の実施例２のＳＲＡＭの基板の概念
断面図。
【図４１】 前記基板の特定の工程の断面図。
【符号の説明】 １…半導体基板、２，２Ｍ，３，３Ｍ…ウエル領域、２
ｉ，３ｉ…ウエル分離領域、４…素子分離絶縁膜、５…
チャネルストッパ領域、６，１２，２４…ゲート絶縁
膜、７…ゲート電極、１３…ゲート電極，ワード線又は
配線、１０，１１，１７，１８，２１Ｎ，３９，４０…
半導体領域、２３，２６，２９，３３…導電層又は配
線、９，１６…サイドウォールスペーサ、２２…接続
孔，９Ｔ，２１，２４Ｇ，２７，３０…層間絶縁膜、Ｍ
Ｃ…メモリセル、Ｑｔ…転送用ＭＩＳＦＥＴ、Ｑｄ…駆
動用ＭＩＳＦＥＴ、Ｑｐ…負荷用ＭＩＳＦＥＴ、Ｃ…容
量素子、ＷＬ…ワード線、ＤＬ…データ線、Ｇｒ…ガー
ドリング領域。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図３】
【図５】
【図４０】
【図４１】
【図２】
【図１７】
【図４】
【図６】
【図１９】
【図７】
【図８】
【図９】
【図１０】
【図３５】
【図１１】
【図１２】
【図３９】
【図１３】
【図１４】
【図１５】
【図１６】
【図１８】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３４】
【図３３】
【図３６】
【図３７】
【図３８】
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ (72)発明者 池田 修二 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 目黒 怜 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 橋場 総一郎 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 有賀 成一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 吉田 安子 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 倉本 勇 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 神田 隆行 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 松木 弘 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 高橋 正人 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 吉住 圭一 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 井澤 龍一 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 星野 裕 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 藤田 絵里 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 佐伯 亮 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 永井 清 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 鈴木 範夫 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 佐藤 和重 茨城県日立市久慈町4026番地 株式会社日 立製作所日立研究所内

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型の第１半導体領域の主面に形
    成された第２導電型の第２半導体領域の主面に、この第
    ２半導体領域の主面上の絶縁膜に形成された開口を通し
    て珪素膜が接続される半導体集積回路装置の製造方法に
    おいて、以下の工程（１）乃至工程（４）を具備する。 （１）前記第１導電型の第１半導体領域の主面に第２導
    電型の第２半導体領域を形成する工程、 （２）前記第２半導体領域の主面上に絶縁膜を形成する
    工程、 （３）前記絶縁膜の第２半導体領域上に開口を形成する
    とともに、前記開口内に相当する領域であって第１半導
    体領域の主面に前記第２半導体領域と同一導電型でかつ
    第２半導体領域に比べて深い接合深さを有する第３半導
    体領域を形成する工程、 （４）前記絶縁膜上の全面にこの絶縁膜に形成された開
    口を通して第２半導体領域、第３半導体領域の夫々の主
    面に接触する珪素膜をＣＶＤ法で堆積し、この珪素膜に
    パターンニングを施し、電極又は配線を形成する工程。
  2. 【請求項２】 第１導電型の第１半導体領域の主面に形
    成された第２導電型の第２半導体領域の主面に、この第
    ２半導体領域の主面上の絶縁膜に形成された開口を通し
    て珪素膜が接続される半導体集積回路装置の製造方法に
    おいて、以下の工程（１）乃至工程（６）を具備する。 （１）前記第１導電型の第１半導体領域の主面に第２導
    電型の第２半導体領域を形成する工程、 （２）前記第２半導体領域の主面上に絶縁膜を形成する
    工程、 （３）前記絶縁膜の第２半導体領域上に開口を形成する
    工程、 （４）前記絶縁膜上の全面にこの絶縁膜に形成された開
    口を通して第２半導体領域の主面に接触する珪素膜を堆
    積する工程、 （５）前記珪素膜の結晶化を行う高温度アニールを行う
    工程、 （６）前記珪素膜にパターンニングを施し、電極又は配
    線を形成する工程。
  3. 【請求項３】 前記請求項１２又は請求項１３に記載さ
    れる半導体集積回路装置はスタチック型ランダムアンセ
    スメモリが搭載され、前記第２半導体領域は前記スタチ
    ック型ランダムアクセスメモリのメモリセルのフリップ
    フロップ回路の駆動用ＭＩＳＦＥＴのドレイン領域であ
    り、前記電極は電源電圧に接続される。
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