JPH0529898Y2 - - Google Patents
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- JPH0529898Y2 JPH0529898Y2 JP10612686U JP10612686U JPH0529898Y2 JP H0529898 Y2 JPH0529898 Y2 JP H0529898Y2 JP 10612686 U JP10612686 U JP 10612686U JP 10612686 U JP10612686 U JP 10612686U JP H0529898 Y2 JPH0529898 Y2 JP H0529898Y2
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- control signal
- input
- memory card
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Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、メモリカードの中でも特にデータ保
持用電源を内蔵した読み書き可能なメモリカード
に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a readable/writable memory card having a built-in power supply for data retention, among other memory cards.
従来のメモリカードは、第５図のブロツク図に
示されるように、入出力信号用端子列３から読み
書き可能な半導体メモリ（以下RAMと略す）１
に出力制御信号（以下OEと略す）６と書き込み
制御信号（以下WEと略す）、７が直接接続され
ている。このため、メモリカードを外部機器に接
続した状態でメモリカードの接地線に静電気等の
高電圧が印加されると、メモリカード内のデータ
が変化する欠点があつた。即ち、OE及びWEの
動作可能レベルが低レベルであれば、メモリカー
ドが外部機器と接続された状態において、外部機
器がメモリカードを読み書きしていなければ、
OE及びWEは高レベルとなつている。この時メ
モリカードの接地線に、正の静電気が印加される
と、外部機器の接地線に流れ込みが、短期間には
メモリカードの接地線の電位が外部機の接地線よ
り高くなるが、OE及びWEは外部機器の接地線
の電位を基準とした高レベルとなつているため、
メモリカード内では、接地線の電位が高いため、
RAM１ではOE及びWEが低レベルとなつてしま
いデータが変化する。OE及びWEの動作可能レ
ベルが高レベルの時も同じく欠点を有している。
As shown in the block diagram of FIG. 5, a conventional memory card has a semiconductor memory (hereinafter abbreviated as RAM) 1 that can be read and written from an input/output signal terminal row 3.
An output control signal (hereinafter abbreviated as OE) 6 and a write control signal (hereinafter abbreviated as WE) 7 are directly connected to. Therefore, if a high voltage such as static electricity is applied to the ground wire of the memory card while the memory card is connected to an external device, the data in the memory card may change. In other words, if the operational level of OE and WE is low, when the memory card is connected to an external device and the external device is not reading or writing from the memory card,
OE and WE are at a high level. At this time, if positive static electricity is applied to the ground wire of the memory card, it will flow into the ground wire of the external device, and for a short period of time the potential of the ground wire of the memory card will become higher than the ground wire of the external device. and WE are at a high level based on the potential of the ground wire of the external device,
Inside the memory card, the potential of the ground wire is high, so
In RAM1, OE and WE become low level and the data changes. The same disadvantages exist when the operational level of OE and WE is high.
従来のメモリカードにおいても、入出力信号用
端子列３とRAM１の間にOE及びWEにバツク３
や直流抵抗を入れるなどしているものもあるが、
OE及びWEのアクテイブレベルが同じであるた
め、前記の欠点は有したままである。 Even in conventional memory cards, there is a back 3 to OE and WE between input/output signal terminal row 3 and RAM 1.
There are also some that include a DC resistor, etc.
Since the active levels of OE and WE are the same, the above-mentioned drawbacks still exist.
前記のように、従来技術のメモリカードでは、
メモリカードが外部機器と接続されている状態に
おいて、メモリカードの接地線に静電気が印加さ
れるとOE及びWEが短期間アクテイブレベルに
なつてしまい、保持データが変化する欠点を有し
ていた。本考案は、このような問題点を解決する
もので、その目的は静電気による保持データの変
化の無いメモリカードを提供するところにある。
As mentioned above, in the prior art memory card,
When static electricity is applied to the ground wire of the memory card while the memory card is connected to an external device, OE and WE become active for a short period of time, resulting in a change in the retained data. The present invention is intended to solve these problems, and its purpose is to provide a memory card in which stored data is not changed due to static electricity.
本考案のメモリカードは、少なくとも読み書き
可能な半導体メモリとデータ保持用電源と入出力
信号用端子列を有し、前記入出力信号用端子列か
らの出力制御信号と書き込み制御信号が共に動作
可能レベルの時には、前記半導体メモリへの書き
込み制御信号は動作不可能レベルを出力する制御
回路を有することを特徴とする。
The memory card of the present invention has at least a readable/writable semiconductor memory, a power supply for data retention, and a terminal array for input/output signals, and the output control signal and the write control signal from the input/output signal terminal array are both at an operable level. At the time of , the write control signal to the semiconductor memory is characterized by having a control circuit that outputs an inoperable level.
以下、本考案について実施例に基づき詳細に説
明する。
Hereinafter, the present invention will be described in detail based on examples.
第１図は、本考案のブロツク図である。RAM
１は、入出力信号用端子列３とアドレスバス４と
データバス５とカード制御信号８とで直接接続さ
れているが、OE６とWE７は、制御回路９を介
して接続されている。またRAM１は、ダイオー
ド１２を介して電池２に接続されているため、外
部からの電源供給が無くてもデータを保持するこ
とができる。RAM１のOEとWEは“０＼”がアク
テイブレベルである。 FIG. 1 is a block diagram of the present invention. RAM
1 is directly connected to the input/output signal terminal array 3, address bus 4, data bus 5, and card control signal 8, while OE 6 and WE 7 are connected via a control circuit 9. Furthermore, since the RAM 1 is connected to the battery 2 through the diode 12, it can hold data even without an external power supply. The active level of RAM1 OE and WE is “0\”.
第２図は、制御回路９の一実施例であり、入出
力信号用端子列からのOE６とWE７のアクテイ
ブレベルは、“１”となる。OE６がアクテイブレ
ベルである“１”になると、RAM１に接続され
るOE′１０はインバータ１３により“０”とな
る。このためナンド１４に入力されるWE７がア
クテイブレベルである“１”となつても、ナンド
１４の他方の入力に“０”であるOE′１０が接続
されているため、RAM１に接続されるWE′１１
は“１”のままであり、RAM１のデータが書き
かわることはない。本考案のカードが外部機器に
接続されている状態において、請電気により接地
線の電位が変動してOE６及びWE７が“１”に
なつても、OE′１０は“０”になるも、WE′１１
は“１”のままでありRAM１の保持データが変
化することはない。 FIG. 2 shows one embodiment of the control circuit 9, and the active levels of OE6 and WE7 from the input/output signal terminal array are "1". When OE6 becomes the active level "1", OE'10 connected to RAM1 becomes "0" by the inverter 13. Therefore, even if WE7 input to NAND 14 becomes the active level "1", OE'10 which is "0" is connected to the other input of NAND 14, so WE7 connected to RAM1 is '11
remains “1” and the data in RAM1 is not rewritten. When the card of the present invention is connected to an external device, even if OE6 and WE7 become "1" due to fluctuations in the potential of the grounding wire due to electricity, OE'10 becomes "0", but WE '11
remains “1” and the data held in RAM1 does not change.
第３図及び第４図はそれぞれ、制御回路９の実
施例である。第３図及び第４図の実施例において
は、入出力端子列からのOE６，OE７のアクテイ
ブレベルは、“０”である、第３図及び第４図の
実施例においても、静電気によるRAM１の保持
データの変化が無いのは、第２図の実施例と同様
である。またその他の方法でも、制御回路９を構
成することができる。 3 and 4 are examples of the control circuit 9, respectively. In the embodiments shown in FIGS. 3 and 4, the active level of OE6 and OE7 from the input/output terminal array is "0". Also in the embodiments shown in FIGS. Similar to the embodiment shown in FIG. 2, there is no change in the held data. Furthermore, the control circuit 9 can be configured using other methods as well.
以上述べたように本考案は、入出力信号端子列
から読み書き可能な半導体メモリへの出力制御信
号と書き込み制御信号が共に動作可能レベルの時
には、前記半導体メモリへの書き込み制御信号は
書き込み不可能レベルを出力する制御回路を有し
ているため、本考案が外部機器に接続されている
状態において、静電気により接地線の電位が変動
しても保持データが変化することがない。
As described above, in the present invention, when both the output control signal and the write control signal from the input/output signal terminal array to the read/write semiconductor memory are at the operable level, the write control signal to the semiconductor memory is at the write-disabled level. Since the present invention has a control circuit that outputs , even if the potential of the grounding line fluctuates due to static electricity while the present invention is connected to an external device, the retained data will not change.
第１図は、本考案のブロツク図。第２図は、本
考案の制御回路の一実施例の回路図。第３図は、
本考案の制御回路の一実施例の回路図。第４図
は、本考案制御回路の一実施例の回路図。第５図
は、従来のメモリカードのブロツク図。
１は、読み書き可能な半導体メモリ、２は、電
池、３は、入出力端子列、４は、アドレスバス、
５は、データバス、６は、出力制御信号、７は、
書き込み制御信号、８は、カード制御信号、９
は、制御回路、１０は、出力制御信号、１１は、
書き込み制御信号、１２は、ダイオード、１３
は、インバータ、１４は、ナンドゲート、１５
は、抵抗。
Figure 1 is a block diagram of the present invention. FIG. 2 is a circuit diagram of one embodiment of the control circuit of the present invention. Figure 3 shows
FIG. 1 is a circuit diagram of an embodiment of the control circuit of the present invention. FIG. 4 is a circuit diagram of one embodiment of the control circuit of the present invention. FIG. 5 is a block diagram of a conventional memory card. 1 is a readable/writable semiconductor memory, 2 is a battery, 3 is an input/output terminal array, 4 is an address bus,
5 is a data bus, 6 is an output control signal, 7 is
Write control signal, 8, card control signal, 9
is a control circuit, 10 is an output control signal, 11 is
Write control signal, 12 is a diode, 13
is an inverter, 14 is a NAND gate, 15
is resistance.
Claims (1)
タ保持用電源と入出力信号用端子列を有し、前記
入出力信号用端子列からの出力制御信号と書き込
み制御信号が共に動作可能レベルの時には、前記
半導体メモリへの書き込み制御信号は動作不可能
レベルを出力する制御回路を有することを特徴と
するメモリカード。 It has at least a readable and writable semiconductor memory, a power supply for data retention, and a terminal array for input/output signals, and when both an output control signal and a write control signal from the input/output signal terminal array are at an operable level, the semiconductor memory is transferred to the semiconductor memory. A memory card comprising a control circuit that outputs a write control signal at an inoperable level.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10612686U JPH0529898Y2 (en) | 1986-07-10 | 1986-07-10 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10612686U JPH0529898Y2 (en) | 1986-07-10 | 1986-07-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6311865U JPS6311865U (en) | 1988-01-26 |
| JPH0529898Y2 true JPH0529898Y2 (en) | 1993-07-30 |
Family
ID=30981202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10612686U Expired - Lifetime JPH0529898Y2 (en) | 1986-07-10 | 1986-07-10 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0529898Y2 (en) |
-
1986
- 1986-07-10 JP JP10612686U patent/JPH0529898Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6311865U (en) | 1988-01-26 |
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