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JPH05283542A - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

Info

Publication number
JPH05283542A
JPH05283542A JP4109210A JP10921092A JPH05283542A JP H05283542 A JPH05283542 A JP H05283542A JP 4109210 A JP4109210 A JP 4109210A JP 10921092 A JP10921092 A JP 10921092A JP H05283542 A JPH05283542 A JP H05283542A
Authority
JP
Japan
Prior art keywords
insulating film
interlayer insulating
integrated circuit
semiconductor integrated
circuit device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4109210A
Other languages
English (en)
Inventor
Shinji Orisaka
伸治 折坂
Minoru Noda
実 野田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP4109210A priority Critical patent/JPH05283542A/ja
Priority to GB9306232A priority patent/GB2266181B/en
Priority to FR9303686A priority patent/FR2689314B1/fr
Publication of JPH05283542A publication Critical patent/JPH05283542A/ja
Priority to US08/329,908 priority patent/US5468685A/en
Pending legal-status Critical Current

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Abstract

(57)【要約】 【目的】 半導体集積回路の多層配線構造の作製におい
て、低誘電率の層間絶縁膜を実現することにより配線容
量の低減を図り回路動作速度の高速化を行う。 【構成】 従来の絶縁膜材料の内部にサブミクロンオー
ダーの空孔、あるいは気泡を形成して、実効的な誘電率
を低下させる。これにより多層配線間に発生する静電容
量を低減させる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、層間絶縁膜を有する
半導体集積回路装置及びその製造方法に関し、特に容易
に配線間の静電容量を低減でき、動作速度を向上できる
半導体集積回路装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】図５は従来の層間絶縁膜を用いた多層配
線構造を有する半導体集積回路の配線部分を示す断面図
であり、図において、１００は半導体基板である。第１
の層間絶縁膜１０１は基板１００上に配置され、下層配
線１０２は第１の層間絶縁膜１０１上に配置される。第
２の層間絶縁膜１０３は第１の層間絶縁膜１０１上及び
下層配線１０２上に下層配線１０２を埋め込むように配
置される。上層配線１０４は第２の層間絶縁膜１０３上
に配置される。
【０００３】また、図７は図５の配線構造を有する半導
体集積回路の製造方法を示す断面工程図であり、図にお
いて図５と同一符号は同一又は相当部分である。
【０００４】次に、図５の配線構造を有する半導体集積
回路の製造方法について、図７に沿って説明する。まず
半導体素子が形成された基板１００表面上に第１の層間
絶縁膜１０１を図７(a) に示すように形成する。層間絶
縁膜の形成には例えばＣＶＤ法等が用いられる。ここ
で、下層配線と基板上の素子等との接続を取るためには
第１の層間絶縁膜１０１に図示しないコンタクトホール
を形成する。次に層間絶縁膜１０１上に下層配線となる
層を蒸着等により形成し、これをパターニングして図７
(b) に示すように下層配線１０２を形成する。この後、
下層配線１０２を埋め込むようにウエハ全面に第２の層
間絶縁膜１０３をＣＶＤ法等により図７(c) に示すよう
に形成する。ここで、上層配線と下層配線あるいは基板
上の素子等との接続を取るためには第２の層間絶縁膜１
０３に図示しないコンタクトホールを形成する。そし
て、層間絶縁膜１０３上に上層配線となる層を蒸着等に
より形成し、これをパターニングして図７(d) に示すよ
うに上層配線１０４を形成する。
【０００５】このように作製された図５の半導体集積回
路では、第１の層間絶縁膜１０１は基板１００と下層配
線１０２との間に配置され、基板１００と下層配線１０
２を電気的に分離し、また第２の層間絶縁膜１０３は下
層配線１０２と上層配線１４との間に配置され、下層配
線１０２と上層配線１４を電気的に分離している。
【０００６】図６は、従来の半導体集積回路の他の多層
配線構造を示す断面図であり、図において、２００は半
導体基板である。上層配線２０１は支柱部２０２に支え
られて基板２００上に配置される。２０３は基板表面と
上層配線との間のエアギャップである。
【０００７】また、図８は図６の配線構造を有する半導
体集積回路の製造方法を示す断面工程図であり、図にお
いて図６と同一符号は同一又は相当部分である。
【０００８】次に、図６の配線構造を有する半導体集積
回路の製造方法について、図８に沿って説明する。まず
半導体素子が形成された基板２００表面上にフォトレジ
スト膜２０４を図８(a) に示すように形成する。次に、
フォトレジストをパターニングし、上層配線の支柱部を
形成すべき箇所に対応して図８(b) に示すように、開口
２０５を形成する。次にウエハ全面に上層配線及びその
支柱となる金属膜２０６を図８(c) に示すように蒸着等
により形成する。これをパターニングして上層配線パタ
ーンを形成した後、図８(d) に示すようにフォトレジス
ト２０４を除去し、支柱部２０２に支えられた上層配線
２０１と基板２００との間にエアギャップ２０３を形成
する。
【０００９】このように作製された図６の半導体集積回
路では、エアギャップ２０３は基板２００，又は図示し
ない下層配線と上層配線２０１との間に形成され、基板
２００，又は図示しない下層配線と上層配線２０１を電
気的に分離している。
【００１０】
【発明が解決しようとする課題】従来の多層配線構造を
有する半導体集積回路装置は、以上のように構成されて
おり、図５の層間絶縁膜を用いるものにあっては、層間
絶縁膜がその材料固有の誘電率を有しており、有機，無
機にかかわらず通常空気より誘電率が大きいので、上，
下配線間で発生する静電容量，及び図９に示す同一の配
線層において隣接する配線１０２，１０２′間で発生す
る静電容量は、これら配線間が空気により分離されてい
る場合に比べ大きくなる。そのため回路動作速度がその
配線容量に律速され、動作速度の高速化が困難であると
いう問題点があった。
【００１１】また、図６に示すエアギャップ構造では
上，下層配線間は空気にすることができるが、上層配線
を支える支柱部２０２が必要である。この支柱部２０２
は基本的に多層配線における最上層配線以外の下層配線
各々に対して電気的に分離されている必要があり、この
ため、配線構造が極度に複雑になり、製造上の困難性を
伴うという問題点があった。
【００１２】この発明は上記のような問題点を解消する
ためになされたもので、従来の層間絶縁膜を用いる場合
に比べてその層間静電容量を低減することができるとと
もに、エアブリッジを用いる場合に比べ、はるかに容易
に製造できる層間絶縁構造を有する半導体集積回路装置
及びその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、その層間絶縁膜の内部全体に分散して配
置された気泡又は空孔を備えたものである。
【００１４】また、この発明に係る半導体集積回路装置
の製造方法は、層間絶縁膜を形成すべきウエハ表面上に
層間絶縁膜を構成する主材料中にこれと異なる材料から
なる微粒子を混合した塗布材料を塗布し、これを固化し
た後、上記微粒子を上記主材料はエッチングせず上記微
粒子はエッチングするエッチャントを用いて選択的にエ
ッチング除去して、その内部全体に分散して配置された
空孔を備えた層間絶縁膜を形成するようにしたものであ
る。
【００１５】
【作用】この発明における半導体集積回路装置は、その
層間絶縁膜の内部全体に分散して配置された気泡又は空
孔を備えた構成としたから、層間絶縁膜の実効的誘電率
が小さくなり、上下配線層間の静電容量，同一配線層内
の配線間の静電容量を低減でき、高速の半導体デバイス
を実現できる。
【００１６】また、この発明における半導体集積回路装
置の製造方法は、層間絶縁膜を形成すべきウエハ表面上
に層間絶縁膜を構成する主材料中にこれと異なる材料か
らなる微粒子を混合した塗布材料を塗布し、これを固化
した後、上記微粒子を上記主材料はエッチングせず上記
微粒子はエッチングするエッチャントを用いて選択的に
エッチング除去して、その内部全体に分散して配置され
た空孔を備えた層間絶縁膜を形成するようにしたから、
実効的誘電率の低い層間絶縁膜を容易に形成することが
でき、容易に配線間容量が小さく、高速な半導体デバイ
スを作製することができる。
【００１７】
【実施例】以下、この発明の一実施例を図について説明
する。図１は本発明の第１の実施例による半導体集積回
路装置の一部を示す断面図であり、図において、１は半
導体基板である。第１のキャップ用絶縁膜２は基板１上
に配置され、第１の層間絶縁膜３は第１のキャップ用絶
縁膜２上に配置され、第２のキャップ用絶縁膜４は第１
の層間絶縁膜３上に配置され、下層配線５は第２のキャ
ップ用絶縁膜４上に配置される。第３のキャップ用絶縁
膜６は下層配線５を覆うように下層配線５上及び第２の
キャップ用絶縁膜４上に配置される。第２の層間絶縁膜
７は第３のキャップ用絶縁膜６上に配置され、第４のキ
ャップ用絶縁膜８は第２の層間絶縁膜７上に配置され、
上層配線９は第４のキャップ用絶縁膜８上に配置され
る。空孔１０，１１はそれぞれ第１の層間絶縁膜３，第
２の層間絶縁膜７中の全体に分散して配置される。
【００１８】次に、本実施例による半導体集積回路装置
の製造方法について説明する。図２は図１の半導体集積
回路装置の層間絶縁膜の製造方法を示す断面工程図であ
り、図において図１と同一符号は同一又は相当部分であ
り、１５は第１の層間絶縁膜３の構成材料中に混合され
た、この層間絶縁膜３の構成材料をエッチングしないエ
ッチャントによりエッチング可能な材料からなるサブミ
クロンオーダの粒径の微粒子である。
【００１９】まず、半導体素子を形成した基板１上全面
に、図２(a) に示すように、キャップ用絶縁膜２として
厚さ０．１ミクロン以下のＳｉＯx 膜，ＳｉＮx 膜又は
ＳｉＯx Ｎy 膜をＣＶＤ法あるいはスパッタ法により形
成する。
【００２０】次に図２(b) に示すように、キャップ用絶
縁膜２上に、サブミクロン径のＡｌ（アルミ）微粒子１
５を混合したＳｉＯ2 （二酸化硅素）系低温形成ガラス
塗付材料を塗付し、これを２００℃程度に加熱して溶剤
を揮発させて固化し、あるいはさらに４００℃程度に加
熱して低温形成ガラス塗付材料の一部をガラス化する。
【００２１】続いて該塗付膜上面からＡｌのみを選択的
にエッチングする例えばＮａＯＨ，ＫＯＨ等のアルカリ
系エッチャントを浸透させて、図２(d) に示すようにＡ
ｌ微粒子１５をエッチング除去し、層間絶縁膜３に空孔
１０を形成する。
【００２２】ここで、本実施例では基板上にキャップ用
絶縁膜２を形成しているので、エッチング工程において
このキャップ用絶縁膜２が基板表面の保護膜として機能
し、エッチャントが基板上の半導体素子の電極等をエッ
チングしてしまうことを防止できる。
【００２３】このエッチング工程の後、再びウエハを４
００〜５００℃程度に加熱して層間絶縁膜３の焼き固め
を行なう。このときの加熱温度は、半導体デバイスの性
能を劣化させないように、その耐熱温度以下の温度とす
る。
【００２４】次に、図２(e) に示すように、空孔１０が
形成された層間絶縁膜３上全面にキャップ用絶縁膜４と
してキャップ用絶縁膜２と同様厚さ０．１ミクロン以下
のＳｉＯx 膜，ＳｉＮx 膜又はＳｉＯx Ｎy 膜をＣＶＤ
法あるいはスパッタ法により形成する。このキャップ用
絶縁膜４は層間絶縁膜３の表面部分の空孔を埋め層間絶
縁膜３の表面を平坦化するとともに、層間絶縁膜３を機
械的に補強する役割を果たす。
【００２５】次に、キャップ用絶縁膜４上に金属膜を蒸
着等により成膜し、これをパターニングして図２(f) に
示すように下層配線５を形成する。上述のように層間絶
縁膜３の表面部分の空孔はキャップ用絶縁膜４により埋
められており、ウエハ表面が平坦であるので、下層配線
５のパターニングを容易に行なうことができる。
【００２６】図１に示す多層配線構造を作製する場合に
は、上述の工程の後、第３のキャップ用絶縁膜６，第２
の層間絶縁膜７，第４のキャップ用絶縁膜８，及び上層
配線９を図２(a) 〜図２(f) と全く同様の工程によって
形成すればよい。
【００２７】このように、本実施例では、層間絶縁膜を
形成すべきウエハ表面上に層間絶縁膜を構成する主材料
中にこれと異なる材料からなる微粒子を混合した塗布材
料を塗布し、これを固化した後、上記微粒子を上記主材
料はエッチングせず上記微粒子はエッチングするエッチ
ャントを用いて選択的にエッチング除去するようにした
から、極めて容易に、その内部全体に分散して配置され
た空孔を備えた層間絶縁膜を形成することができる。
【００２８】次にこのようにして作製された半導体集積
回路装置の層間絶縁膜による効果について説明する。図
１の半導体集積回路装置では、層間絶縁膜３，及び７が
それぞれその内部全体に分散して配置された空孔１０，
１１を備えた構造となっているので、空孔部分はエアギ
ャップと同等であり層間絶縁膜構成材料よりも誘電率が
小さいため、この空孔を含む層間絶縁膜全体の実効的な
誘電率は空孔を含まないものに比べて小さくなる。従っ
て、この層間絶縁膜を介して配置される配線間の静電容
量を低減することができ、デバイスの動作速度を向上す
ることができる。しかも、本実施例では空孔を層間絶縁
膜の内部全体に分散して配置しているので、空孔は、図
３に示すように、上下配線９，５間のみならず、同一配
線層の隣接する配線５，５′間にも存在しており、これ
により、上下配線間，隣接する配線間の両方の静電容量
を低減することができる。
【００２９】また、サブミクロンオーダの粒径の微粒子
をエッチング除去して空孔を形成しているので、絶縁膜
表面部に開口する空孔の径もサブミクロンオーダの微細
なものであり、この絶縁膜表面上に積層する配線が空孔
内に落ち込んで該配線パターンが変形したり、断線した
りすることもない。また、サブミクロンオーダの粒径の
微粒子をエッチング除去して空孔を形成しているので、
個々の空孔の大きさが大きくなりすぎることがなく、配
線層の支持強度等も充分なものが得られる。
【００３０】なお、上記製造工程のところでも簡単に説
明したが、図１の半導体集積回路装置に設けられている
各キャップ用絶縁膜２，４，６，及び８の作用につい
て、さらに詳しく説明する。
【００３１】まず、第１のキャップ用絶縁膜２は、第１
の層間絶縁の空孔を形成するときに用いるエッチャント
が基板や基板表面上に形成された電極等をエッチングし
てしまうことを防止している。その膜厚を０．１ミクロ
ン以下と薄くしているのは、あまりこれが厚すぎると、
容量が増加して空孔を形成したことによる容量低減効果
が薄れてしまうからである。なお、用いるエッチャント
が基板や基板表面の電極等をエッチングするおそれがな
い場合にはこのキャップ用絶縁膜は必ずしも設ける必要
はない。
【００３２】また、第２，第４のキャップ用絶縁膜４，
８は、それぞれ第１，第２の層間絶縁膜の表面部の空孔
を埋めて平坦にし、下層配線，上層配線の形成を容易な
ものとするとともに、各層間絶縁膜の機械的強度を向上
している。上記第１のキャップ用絶縁膜と同様の理由か
らこれら第２，第４のキャップ用絶縁膜４，８の膜厚も
０．１ミクロン以下と薄くしている。上述したように、
サブミクロンオーダの粒径の微粒子をエッチング除去し
て空孔を形成しているので各配線の形成は比較的容易で
あり、また層間絶縁膜の機械的強度も充分であるため、
これらキャップ用絶縁膜４，８は必ずしも設ける必要が
ない場合も多いと考えられるが、これらキャップ用絶縁
膜４，８を設けることにより、配線層の変形，断線をよ
り完全に防止することができ、配線層の支持強度をさら
に向上できる。
【００３３】また、第３のキャップ用絶縁膜６は、第２
の層間絶縁の空孔を形成するときに用いるエッチャント
が下層配線をエッチングしてしまうことを防止してい
る。従って、上記第１のキャップ用絶縁膜２と同様用い
るエッチャントが下層配線をエッチングするおそれがな
い場合にはこのキャップ用絶縁膜は必ずしも設ける必要
はない。例えば、下層配線として金（Ａｕ）を用い、ア
ルミからなる微粒子をＮａＯＨやＫＯＨを用いてエッチ
ング除去するような場合には、ＮａＯＨやＫＯＨは金を
エッチングしないので、キャップ用絶縁膜６は設ける必
要はないものである。ただし、第２のキャップ用絶縁膜
４を設けない場合は、第３のキャップ用絶縁膜６を設け
ないと第２の層間絶縁の空孔を形成するときに用いるエ
ッチャントが第１の層間絶縁膜の空孔にまで浸透し、こ
れを除去するのが煩雑になるため、作業性，及び信頼性
の向上のため、第２，第３のキャップ用絶縁膜４，６の
何れか一方は設けることが望ましい。
【００３４】なお、上記実施例では、第１，第２の層間
絶縁膜３，７を構成する材料としてＳｉＯ2 系低温形成
ガラスを用いるものについて説明したが、絶縁膜を構成
する材料としてはテフロン，ポリイミド系樹脂、あるい
はポリアミド系樹脂の有機塗布材料を用いてもよく、上
記実施例と同様の効果を奏する。さらに、絶縁膜を構成
する材料としてテフロン，ポリイミド系樹脂、あるいは
ポリアミド系樹脂の有機塗布材料を用いた場合、焼き固
めを３００℃〜４００℃とＳｉＯ2 系低温形成ガラスよ
りも低温で行なうことができるので、半導体デバイスの
耐熱温度が低い場合にはこれらの材料により層間絶縁膜
を形成するのが、デバイスの性能劣化を防ぐ上で有効で
ある。
【００３５】また、上記実施例では、ＳｉＯ2 系低温形
成ガラス塗布材料に混合する微粒子がアルミからなるも
のについて説明したが、混合する微粒子は絶縁膜を構成
する主材料をエッチングしないエッチャントによりエッ
チングが可能な材料からなるものであればよく、例えば
タンタル（Ｔａ）からなる微粒子を用いた場合には、ア
ルミと同様ＮａＯＨ，ＫＯＨ等のアルカリ系エッチャン
トにより選択的にエッチング除去が可能である。また、
絶縁膜構成材料として上述のテフロン，ポリイミド系樹
脂、あるいはポリアミド系樹脂の有機塗布材料を用いる
場合には、例えばＳｉＯ2 からなる微粒子を混合し、こ
れをフッ酸（ＨＦ）等をエッチャントとして用いて選択
エッチング除去すればよい。
【００３６】次に、本発明の第２の実施例について説明
する。図４は本発明の第２の実施例による半導体集積回
路装置の配線部の構造を示す断面図であり、図におい
て、２１は半導体基板である。第１の層間絶縁膜２２は
基板２１上に配置され、下層配線２３は第１の層間絶縁
膜２２上に配置される。第２の層間絶縁膜２４は下層配
線２３を覆うように下層配線２３上及び第１の層間絶縁
膜２２上に配置される。上層配線２５は第２の層間絶縁
膜２４上に配置される。気泡２６，２７はそれぞれ第１
の層間絶縁膜２２，第２の層間絶縁膜２４中の全体に分
散して配置される。
【００３７】図４に示す構造を有する本第２の実施例に
おける層間絶縁膜は上記第１の実施例の層間絶縁膜と同
様の効果を奏する。即ち、図４の半導体集積回路装置で
は、層間絶縁膜２２，及び２４がそれぞれその内部全体
に分散して配置された気泡２６，２７を備えた構造とな
っているので、気泡部分はエアギャップと同等であり層
間絶縁膜構成材料よりも誘電率が小さいため、この気泡
を含む層間絶縁膜全体の実効的な誘電率は気泡を含まな
いものに比べて小さくなる。従って、この層間絶縁膜を
介して配置される配線間の静電容量を低減することがで
き、デバイスの動作速度を向上することができる。しか
も、本実施例においても気泡を上記第１の実施例の空孔
と同様、層間絶縁膜の内部全体に分散して配置している
ので、上下配線間，隣接する配線間の両方の静電容量を
低減することができる。
【００３８】ここで、気泡の径をサブミクロンオーダと
すれば、配線層の支持強度等も充分なものを得ることが
できる。
【００３９】
【発明の効果】以上のように、この発明によれば、配線
間に配置される層間絶縁膜の内部全体に分散して配置さ
れた気泡又は空孔を備えた構成としたから、層間絶縁膜
の実効的誘電率が小さくなり、上下配線層間の静電容
量，同一配線層内の配線間の静電容量を低減でき、高速
の半導体デバイスを実現できる効果がある。
【００４０】また、この発明によれば、層間絶縁膜を形
成すべきウエハ表面上に層間絶縁膜を構成する主材料中
にこれと異なる材料からなる微粒子を混合した塗布材料
を塗布し、これを固化した後、上記微粒子を上記主材料
はエッチングせず上記微粒子はエッチングするエッチャ
ントを用いて選択的にエッチング除去して、その内部全
体に分散して配置された空孔を備えた層間絶縁膜を形成
するようにしたから、実効的誘電率の低い層間絶縁膜を
容易に形成することができ、容易に配線間容量が小さ
く、高速な半導体デバイスを作製することができる効果
がある。
【図面の簡単な説明】
【図１】この発明の一実施例による半導体集積回路装置
の配線部の構造を示す断面図である。
【図２】図１の半導体集積回路装置の製造方法の一部を
示す断面工程図である。
【図３】図１の半導体集積回路装置の層間絶縁膜の効果
の説明をするための断面図である。
【図４】この発明の他の実施例を示す断面図である。
【図５】従来の層間絶縁膜を用いた多層配線構造の半導
体集積回路装置の配線部の構造を示す断面図である。
【図６】従来のエアギャップ構造の半導体集積回路装置
の配線部の構造を示す断面図である。
【図７】図５の半導体集積回路装置の製造方法を示す断
面工程図である。
【図８】図６の半導体集積回路装置の製造方法を示す断
面工程図である。
【図９】図５の半導体集積回路装置における問題点を説
明するための断面図である。
【符号の説明】
１ 半導体基板 ２ 第１のキャップ用絶縁膜 ３ 第１の層間絶縁膜 ４ 第２のキャップ用絶縁膜 ５ 下層配線 ６ 第３のキャップ用絶縁膜 ７ 第２の層間絶縁膜 ８ 第４のキャップ用絶縁膜 ９ 上層配線 １０ 空孔 １１ 空孔 １５ サブミクロンオーダの粒径の微粒子 ２１ 半導体基板 ２２ 第１の層間絶縁膜 ２３ 下層配線 ２４ 第２の層間絶縁膜 ２５ 上層配線 ２６ 気泡 ２７ 気泡
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年１０月２２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】次に、図５の配線構造を有する半導体集積
回路の製造方法について、図７に沿って説明する。まず
半導体素子が形成された基板１００表面上に第１の層間
絶縁膜１０１を図７(a) に示すように形成する。層間絶
縁膜の形成には例えばＣＶＤ法等が用いられる。ここ
で、下層配線と基板上の素子等との接続を取るためには
第１の層間絶縁膜１０１に図示しないコンタクトホール
を形成する。次に層間絶縁膜１０１上に下層配線となる
層をスパッタ、蒸着等により形成し、これをパターニン
グして図７(b) に示すように下層配線１０２を形成す
る。この後、下層配線１０２を埋め込むようにウエハ全
面に第２の層間絶縁膜１０３をＣＶＤ法等により図７
(c) に示すように形成する。ここで、上層配線と下層配
線あるいは基板上の素子等との接続を取るためには第２
の層間絶縁膜１０３に図示しないコンタクトホールを形
成する。そして、層間絶縁膜１０３上に上層配線となる
層をスパッタ、蒸着等により形成し、これをパターニン
グして図７(d) に示すように上層配線１０４を形成す
る。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】このように作製された図５の半導体集積回
路では、第１の層間絶縁膜１０１は基板１００と下層配
線１０２との間に配置され、基板１００と下層配線１０
２を電気的に分離し、また第２の層間絶縁膜１０３は下
層配線１０２と上層配線１０４との間に配置され、下層
配線１０２と上層配線１０４を電気的に分離している。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】次に、図６の配線構造を有する半導体集積
回路の製造方法について、図８に沿って説明する。まず
半導体素子が形成された基板２００表面上にフォトレジ
スト膜２０４を図８(a) に示すように形成する。次に、
フォトレジストをパターニングし、上層配線の支柱部を
形成すべき箇所に対応して図８(b) に示すように、開口
２０５を形成する。次にウエハ全面に上層配線及びその
支柱となる金属膜２０６を図８(c) に示すように蒸着、
メッキ等により形成する。これをパターニングして上層
配線パターンを形成した後、図８(d) に示すようにフォ
トレジスト２０４を除去し、支柱部２０２に支えられた
上層配線２０１と基板２００との間にエアギャップ２０
３を形成する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】このように作製された図６の半導体集積回
路では、エアギャップ２０３は基板２００，又は図示し
ない下層配線と上層配線２０１との間に形成され、基板
２００，図示しない下層配線、及び上層配線２０１を電
気的に分離している。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】また、図６に示すエアギャップ構造では
上，下層配線間は空気にすることができるが、上層配線
を支える支柱部２０２が必要である。この支柱部２０２
は基本的に多層配線における配線２０１以外の層の配線
各々に対して電気的に分離されている必要があり、この
ため、配線構造が極度に複雑になり、製造上の困難性を
伴うという問題点があった。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】続いて該塗付膜上面からＡｌのみを選択的
にエッチングする例えばＮａＯＨ，ＫＯＨ等のアルカリ
系エッチャントを浸透させて、図２(c) に示すようにＡ
ｌ微粒子１５をエッチング除去し、層間絶縁膜３に空孔
１０を形成する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正内容】
【００２４】次に、図２(d) に示すように、空孔１０が
形成された層間絶縁膜３上全面にキャップ用絶縁膜４と
してキャップ用絶縁膜２と同様厚さ０．１ミクロン以下
のＳｉＯx 膜，ＳｉＮx 膜又はＳｉＯx Ｎy 膜をＣＶＤ
法あるいはスパッタ法により形成する。このキャップ用
絶縁膜４は層間絶縁膜３の表面部分の空孔を埋め層間絶
縁膜３の表面を平坦化するとともに、層間絶縁膜３を機
械的に補強する役割を果たす。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】次に、キャップ用絶縁膜４上に金属膜を蒸
着等により成膜し、これをパターニングして図２(e) に
示すように下層配線５を形成する。上述のように層間絶
縁膜３の表面部分の空孔はキャップ用絶縁膜４により埋
められており、ウエハ表面が平坦であるので、下層配線
５のパターニングを容易に行なうことができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】図１に示す多層配線構造を作製する場合に
は、上述の工程の後、第３のキャップ用絶縁膜６，第２
の層間絶縁膜７，第４のキャップ用絶縁膜８，及び上層
配線９を図２(a) 〜図２(e) と全く同様の工程によって
形成すればよい。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 基板と配線層との間もしくは下層配線層
    と上層配線層との間に配置される層間絶縁膜を有する半
    導体集積回路装置において、 上記層間絶縁膜が、その内部全体に分散して配置された
    気泡又は空孔を備えたことを特徴とする半導体集積回路
    装置。
  2. 【請求項２】 上記空孔は、上記層間絶縁膜を構成する
    主材料中に混合したこれと異なる材料からなる微粒子
    を、上記主材料はエッチングせず上記微粒子はエッチン
    グするエッチャントを用いて選択的にエッチング除去し
    て形成したものであることを特徴とする請求項１記載の
    半導体集積回路装置。
  3. 【請求項３】 上記主材料はＳｉＯ2 （二酸化硅素）系
    低温形成ガラスであることを特徴とする請求項２記載の
    半導体集積回路装置。
  4. 【請求項４】 上記主材料はテフロン，ポリイミド系樹
    脂，あるいはポリアミド系樹脂の有機材料であることを
    特徴とする請求項２記載の半導体集積回路装置。
  5. 【請求項５】 基板と配線層との間もしくは下層配線層
    と上層配線層との間に配置される層間絶縁膜を有する半
    導体集積回路装置の製造方法において、 上記層間絶縁膜を形成すべきウエハ表面上に層間絶縁膜
    を構成する主材料中にこれと異なる材料からなる微粒子
    を混合した塗布材料を塗布し、固化する工程と、 上記微粒子を上記主材料はエッチングせず上記微粒子は
    エッチングするエッチャントを用いて選択的にエッチン
    グ除去する工程とを含むことを特徴とする半導体集積回
    路装置の製造方法。
  6. 【請求項６】 上記微粒子の粒径がサブミクロンオーダ
    であることを特徴とする請求項５記載の半導体集積回路
    装置の製造方法。
  7. 【請求項７】 上記層間絶縁膜を形成すべきウエハ表面
    上に上記エッチャントに耐性を有する材料からなる薄い
    絶縁層を形成した後上記塗布材料を塗布することを特徴
    とする請求項５記載の半導体集積回路装置の製造方法。
JP4109210A 1992-03-31 1992-03-31 半導体集積回路装置及びその製造方法 Pending JPH05283542A (ja)

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