JPH05267573A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05267573A JPH05267573A JP4058648A JP5864892A JPH05267573A JP H05267573 A JPH05267573 A JP H05267573A JP 4058648 A JP4058648 A JP 4058648A JP 5864892 A JP5864892 A JP 5864892A JP H05267573 A JPH05267573 A JP H05267573A
- Authority
- JP
- Japan
- Prior art keywords
- data output
- wiring
- potential
- power supply
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】本発明の目的は、半導体記憶装置のデータ出力
回路に使用している電源配線や接地配線の電位をゆれを
防ぐことにより、データ出力速度の遅れを防ぐことであ
る。 【構成】複数のデータ出力回路１−１〜１−１６がある
場合、同時に動作を開始すると電源配線３ないし接地配
線２の電位はゆれる。その時、データ出力回路に容量素
子１０があれば出力開始時の電荷の移動分を容量素子１
０が、担うこととなり、接地配線電位のゆれは軽減され
る。
回路に使用している電源配線や接地配線の電位をゆれを
防ぐことにより、データ出力速度の遅れを防ぐことであ
る。 【構成】複数のデータ出力回路１−１〜１−１６がある
場合、同時に動作を開始すると電源配線３ないし接地配
線２の電位はゆれる。その時、データ出力回路に容量素
子１０があれば出力開始時の電荷の移動分を容量素子１
０が、担うこととなり、接地配線電位のゆれは軽減され
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に複数の出力ピンを有する半導体記憶装置に関する。
特に複数の出力ピンを有する半導体記憶装置に関する。
【０００２】
【従来の技術】従来の半導体記憶装置は出力ピン数は１
ピンのものが主流であった為図３のように半導体記憶装
置のシリコンチップの電源ピン用ボンディングパッド２
１より、内部回路用電源配線２２とデータ出力回路用電
源配線２３を分離して設けたり、接地ピン用ボンディン
グパッド２４より内部回路用接地配線２５とデータ出力
回路用接地配線２６を分離して設けたりしているが、こ
れらは主にデータ出力回路からデータが出力開始された
ときの電源配線２２もしくは接地配線２５の電位のゆれ
を内部回路用電源配線２３もしくは内部回路用接地配線
２６に伝えないようにする為の手段であり、データ出力
回路用電源配線２２もしくはデータ回路用接地配線２５
の電位のゆれ自体を小さくする工夫は特になされていな
かった。
ピンのものが主流であった為図３のように半導体記憶装
置のシリコンチップの電源ピン用ボンディングパッド２
１より、内部回路用電源配線２２とデータ出力回路用電
源配線２３を分離して設けたり、接地ピン用ボンディン
グパッド２４より内部回路用接地配線２５とデータ出力
回路用接地配線２６を分離して設けたりしているが、こ
れらは主にデータ出力回路からデータが出力開始された
ときの電源配線２２もしくは接地配線２５の電位のゆれ
を内部回路用電源配線２３もしくは内部回路用接地配線
２６に伝えないようにする為の手段であり、データ出力
回路用電源配線２２もしくはデータ回路用接地配線２５
の電位のゆれ自体を小さくする工夫は特になされていな
かった。
【０００３】
【発明が解決しようとする課題】最近、半導体記憶装置
の大容量化、周辺機器の多ビット化等により出力ピン数
が８ピンもしくは１６ピン等の多ビットへ主流が移行し
つつある。よって、その出力ピン数に伴なって増加する
データ出力回路のデータ出力開始時の電源配線もしくは
接地配線の電位のゆれはデータ出力回路自身にとっても
無視できないものとなり、誤動作を避けるためデータ出
力速度を遅くしなければならなくなるという問題点があ
った。
の大容量化、周辺機器の多ビット化等により出力ピン数
が８ピンもしくは１６ピン等の多ビットへ主流が移行し
つつある。よって、その出力ピン数に伴なって増加する
データ出力回路のデータ出力開始時の電源配線もしくは
接地配線の電位のゆれはデータ出力回路自身にとっても
無視できないものとなり、誤動作を避けるためデータ出
力速度を遅くしなければならなくなるという問題点があ
った。
【０００４】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数の出力ピンにそれぞれ対応して半導体チップに
形成された複数のデータ出力回路に使用している電源配
線もしくは接地配線の少なくとも一方と電源電位もしく
は接地電位以外の電位が供給される導体膜との間に容量
素子が挿入されているというものである。
は、複数の出力ピンにそれぞれ対応して半導体チップに
形成された複数のデータ出力回路に使用している電源配
線もしくは接地配線の少なくとも一方と電源電位もしく
は接地電位以外の電位が供給される導体膜との間に容量
素子が挿入されているというものである。
【０００５】
【作用】容量素子は、データ出力回路から出力ピンへデ
ータが出力を開始する時の出力ピンの電位の変化に相当
する電荷量を補うものであり、出力ピンが“Ｈ”のレベ
ル信号を出力する時は、電源配線に容量素子が接続され
ていれば、その“Ｈ”レベル信号の電荷量を補い、出力
ピンが“Ｌ”レベル信号を出力する時は、接地配線に容
量素子が接続されていれば、その“Ｌ”レベル信号の電
荷量を補う。よって電源配線や接地配線の電位をゆれを
小さくできる。
ータが出力を開始する時の出力ピンの電位の変化に相当
する電荷量を補うものであり、出力ピンが“Ｈ”のレベ
ル信号を出力する時は、電源配線に容量素子が接続され
ていれば、その“Ｈ”レベル信号の電荷量を補い、出力
ピンが“Ｌ”レベル信号を出力する時は、接地配線に容
量素子が接続されていれば、その“Ｌ”レベル信号の電
荷量を補う。よって電源配線や接地配線の電位をゆれを
小さくできる。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１（ａ）は本発明の一実施例の概略を示
すパターン配置図であり、図１（ｂ）は、その配置図中
に示されるデータ出力回路１−１〜１−１６の回路図、
図２は図１（ｂ）で表わされる出力回路の詳細を示す平
面図である。
すパターン配置図であり、図１（ｂ）は、その配置図中
に示されるデータ出力回路１−１〜１−１６の回路図、
図２は図１（ｂ）で表わされる出力回路の詳細を示す平
面図である。
【０００８】アルミニウム膜などからなるデータ出力回
路用電源配線３はｎＭＯＳトランジスタ８のドレインに
コンタクト穴１４を介して接続される。ｎＭＯＳトラン
ジスタ８は実際には６個のｎＭＯＳトランジスタセルを
並列に接続した構成を有している。図示しないフィール
ド酸化膜で区画された素子形成領域１２の表面にはゲー
ト酸化膜を介してポリシリコン膜からなるゲート電極５
の枝部が設けられている。斜線を附した部分は、ｐ型シ
リコン基板の表面部に選択的に形成されたＮ型拡散層で
ある。アルミニウム膜からなるデータ出力回路の出力信
号線７はコンタクト穴１５を介してｎＭＯＳトランジス
タ８のソースに接続される。
路用電源配線３はｎＭＯＳトランジスタ８のドレインに
コンタクト穴１４を介して接続される。ｎＭＯＳトラン
ジスタ８は実際には６個のｎＭＯＳトランジスタセルを
並列に接続した構成を有している。図示しないフィール
ド酸化膜で区画された素子形成領域１２の表面にはゲー
ト酸化膜を介してポリシリコン膜からなるゲート電極５
の枝部が設けられている。斜線を附した部分は、ｐ型シ
リコン基板の表面部に選択的に形成されたＮ型拡散層で
ある。アルミニウム膜からなるデータ出力回路の出力信
号線７はコンタクト穴１５を介してｎＭＯＳトランジス
タ８のソースに接続される。
【０００９】同様に、ポリシリコン膜からなるゲート電
極６は素子形成領域１３の表面にゲート酸化膜を介して
設けられている。出力信号線７はｎＭＯＳトランジスタ
９のドレインとコンタクト穴１７を介して接続される。
ｎＭＯＳトランジスタ９のソースはコンタクト穴を介し
てアルミニウム膜からなるデータ出力回路用接地配線２
に接続される。
極６は素子形成領域１３の表面にゲート酸化膜を介して
設けられている。出力信号線７はｎＭＯＳトランジスタ
９のドレインとコンタクト穴１７を介して接続される。
ｎＭＯＳトランジスタ９のソースはコンタクト穴を介し
てアルミニウム膜からなるデータ出力回路用接地配線２
に接続される。
【００１０】ＭＯＳキャパシタ１０は、ｐ型シリコン基
板の表面部に選択的に形成されたＮ型拡散層１９と、Ｎ
型拡散層の表面に形成された図示しないゲート酸化膜を
介して形成されたポリシリコン膜１１とを有している。
Ｎ型拡散層１９はデータ出力回路用接地配線２とコンタ
クト穴２０を介して接続される。ポリシリコン膜１１は
サブストレート電位配線４とコンタクト穴１８を介して
接続される。
板の表面部に選択的に形成されたＮ型拡散層１９と、Ｎ
型拡散層の表面に形成された図示しないゲート酸化膜を
介して形成されたポリシリコン膜１１とを有している。
Ｎ型拡散層１９はデータ出力回路用接地配線２とコンタ
クト穴２０を介して接続される。ポリシリコン膜１１は
サブストレート電位配線４とコンタクト穴１８を介して
接続される。
【００１１】今、データ出力回路１−１〜１−１６が同
時に“Ｌ”レベル信号を出力する場合、つまりゲート電
極６の電位が“Ｈ”レベルとなり、ｎＭＯＳトランジス
タ９がオン状態となるとき、データ出力回路用接地配線
２に１６台のデータ出力回路１−１〜１−１６のそれぞ
れの出力信号線７から電荷が流れこむ為、３〜４ナノ秒
の時間、ピーク時で２〜３Ｖ、接地配線２の電位は接地
電位より浮くこととなる。ただし、電源電圧Ｖｃｃは５
ボルトである。その時、ＩＣチップのサブストレート電
位配線４（−３ボルトの電圧が印加されている）とコン
タクト穴１８によって接続されているポリシリコン膜１
１と接地配線２とコンタクト穴２０によって接続されて
いるＮ型拡散層１９とによって構成されるＭＯＳキャパ
シタ１０があるとデータ出力開始したとき出力信号線７
から接地配線２へ流れこむ電荷は、ＭＯＳキャパシタ１
０にも流れこむ為、出力開始時の接地配線２の電位の浮
きは、ＭＯＳキャパシタ１０の容量の大きさに応じて小
さくなる。ＭＯＳキャパシタ１０の容量値が１０ｐＦの
とき、この接地配線の電位の浮きはピーク時、１〜２Ｖ
になると見込まれ、容量素子が無い時の２〜３Ｖと比べ
ると約１Ｖの改善となる。 同様の構成のＭＯＳキャパ
シタを電源配線３の近くに形成し、そのＭＯＳキャパシ
タのＮ型拡散層およびポリシリコン膜をそれぞれ電源配
線３およびサブストレート電位配線に接続することによ
り、電源配線の電位のゆれを少なくすることもできる。
時に“Ｌ”レベル信号を出力する場合、つまりゲート電
極６の電位が“Ｈ”レベルとなり、ｎＭＯＳトランジス
タ９がオン状態となるとき、データ出力回路用接地配線
２に１６台のデータ出力回路１−１〜１−１６のそれぞ
れの出力信号線７から電荷が流れこむ為、３〜４ナノ秒
の時間、ピーク時で２〜３Ｖ、接地配線２の電位は接地
電位より浮くこととなる。ただし、電源電圧Ｖｃｃは５
ボルトである。その時、ＩＣチップのサブストレート電
位配線４（−３ボルトの電圧が印加されている）とコン
タクト穴１８によって接続されているポリシリコン膜１
１と接地配線２とコンタクト穴２０によって接続されて
いるＮ型拡散層１９とによって構成されるＭＯＳキャパ
シタ１０があるとデータ出力開始したとき出力信号線７
から接地配線２へ流れこむ電荷は、ＭＯＳキャパシタ１
０にも流れこむ為、出力開始時の接地配線２の電位の浮
きは、ＭＯＳキャパシタ１０の容量の大きさに応じて小
さくなる。ＭＯＳキャパシタ１０の容量値が１０ｐＦの
とき、この接地配線の電位の浮きはピーク時、１〜２Ｖ
になると見込まれ、容量素子が無い時の２〜３Ｖと比べ
ると約１Ｖの改善となる。 同様の構成のＭＯＳキャパ
シタを電源配線３の近くに形成し、そのＭＯＳキャパシ
タのＮ型拡散層およびポリシリコン膜をそれぞれ電源配
線３およびサブストレート電位配線に接続することによ
り、電源配線の電位のゆれを少なくすることもできる。
【００１２】
【発明の効果】以上説明したように本発明は、半導体記
憶装置の複数のデータ出力回路の電源配線もしくは接地
配線の少なくとも一方に容量素子を備えることにより、
複数のデータ出力回路が同時に動作した時の電源配線も
しくは接地配線の電位のゆれを緩和することにより、デ
ータ出力速度の遅れを防ぐことができるという効果を有
する。
憶装置の複数のデータ出力回路の電源配線もしくは接地
配線の少なくとも一方に容量素子を備えることにより、
複数のデータ出力回路が同時に動作した時の電源配線も
しくは接地配線の電位のゆれを緩和することにより、デ
ータ出力速度の遅れを防ぐことができるという効果を有
する。
【図１】本発明の一実施例を概略的に示すパターン配置
図（図１（ａ））およびデータ出力回路の回路図（図１
（ｂ））である。
図（図１（ａ））およびデータ出力回路の回路図（図１
（ｂ））である。
【図２】図１におけるデータ出力回路を示す平面図であ
る。
る。
【図３】半導体記憶装置における電源配線および接地配
線の構成を示す平面図である。
線の構成を示す平面図である。
１−１〜１−１６ データ出力回路 ２ データ出力回路用接地配線（２６） ３ データ出力回路用電源配線（２３） ４ サブストレート電位配線 ５，６ ゲート電極 ７ 出力信号配線 ８，９ ｎＭＯＳトランジスタ １０ ＭＯＳキャパシタ １１ ポリシリコン膜 １２，１３ 素子形成領域 １４，１５，１６，１７ Ｎ型拡散層とアルミニウム
膜とを接続するコンタクト孔 １８ ポリシリコン膜とアルミニウム膜とを接続する
コンタクト孔 １９ Ｎ型拡散層 ２０ Ｎ型拡散層とアルミニウム膜とを接続するコン
タクト穴 ２１ 電源ピン用ボンディングパッド ２２ 内部回路用電源配線 ２３ データ出力回路用電源配線（３） ２４ 接地ピン用ボンディングパッド ２５ 内部回路用接地配線 ２６ データ出力回路用接地配線（２）
膜とを接続するコンタクト孔 １８ ポリシリコン膜とアルミニウム膜とを接続する
コンタクト孔 １９ Ｎ型拡散層 ２０ Ｎ型拡散層とアルミニウム膜とを接続するコン
タクト穴 ２１ 電源ピン用ボンディングパッド ２２ 内部回路用電源配線 ２３ データ出力回路用電源配線（３） ２４ 接地ピン用ボンディングパッド ２５ 内部回路用接地配線 ２６ データ出力回路用接地配線（２）
Claims (2)
- 【請求項１】 複数の出力ピンにそれぞれ対応して半導
体チップに形成された複数のデータ出力回路に使用して
いる電源配線もしくは接地配線の少なくとも一方と電源
電位もしくは接地電位以外の電位が供給される導体膜と
の間に容量素子が挿入されていることを特徴とする半導
体記憶装置。 - 【請求項２】 容量素子はＭＯＳキャパシタである請求
項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058648A JPH05267573A (ja) | 1992-03-17 | 1992-03-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058648A JPH05267573A (ja) | 1992-03-17 | 1992-03-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267573A true JPH05267573A (ja) | 1993-10-15 |
Family
ID=13090406
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4058648A Withdrawn JPH05267573A (ja) | 1992-03-17 | 1992-03-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267573A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011060942A (ja) * | 2009-09-09 | 2011-03-24 | Oki Semiconductor Co Ltd | 半導体装置、半導体装置の製造方法、及び半導体装置のレイアウト方法 |
-
1992
- 1992-03-17 JP JP4058648A patent/JPH05267573A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011060942A (ja) * | 2009-09-09 | 2011-03-24 | Oki Semiconductor Co Ltd | 半導体装置、半導体装置の製造方法、及び半導体装置のレイアウト方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5135889A (en) | Method for forming a shielding structure for decoupling signal traces in a semiconductor | |
| JP3085455B2 (ja) | スタティックｒａｍ | |
| GB2087183A (en) | Semiconductor integrated circuit device | |
| US6396123B1 (en) | Semiconductor device provided with on-chip decoupling condenser utilizing CMP dummy patterns | |
| JPS6046545B2 (ja) | 相補型ｍｏｓ記憶回路装置 | |
| JPH02114661A (ja) | 集積回路 | |
| US5023689A (en) | Complementary integrated circuit device equipped with latch-up preventing means | |
| JP2003243538A (ja) | 半導体集積回路装置 | |
| US4539490A (en) | Charge pump substrate bias with antiparasitic guard ring | |
| JPH0422169A (ja) | 半導体記憶装置 | |
| JP2915312B2 (ja) | 半導体集積回路装置 | |
| JPH05267573A (ja) | 半導体記憶装置 | |
| US5153699A (en) | Semiconductor device | |
| JPH04107964A (ja) | 半導体集積回路装置 | |
| JPH05198742A (ja) | 半導体集積回路装置 | |
| US6429469B1 (en) | Optical Proximity Correction Structures Having Decoupling Capacitors | |
| JPH04318392A (ja) | 半導体集積回路装置 | |
| JP3128813B2 (ja) | 半導体集積回路 | |
| US20050001237A1 (en) | Semiconductor device | |
| JP2896197B2 (ja) | 半導体装置 | |
| JP3010911B2 (ja) | 半導体装置 | |
| US6198673B1 (en) | Semiconductor integrated circuit having a unit cell including NMOS and PMOS transistors | |
| KR0152910B1 (ko) | 반도체 메모리장치 | |
| JPS6221072Y2 (ja) | ||
| JPH1168058A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |