JPH05267439A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05267439A JPH05267439A JP4062903A JP6290392A JPH05267439A JP H05267439 A JPH05267439 A JP H05267439A JP 4062903 A JP4062903 A JP 4062903A JP 6290392 A JP6290392 A JP 6290392A JP H05267439 A JPH05267439 A JP H05267439A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor substrate
- semiconductor
- region
- main surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 108
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 48
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 46
- 239000010703 silicon Substances 0.000 claims description 46
- 239000002131 composite material Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 10
- 238000005498 polishing Methods 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 42
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 21
- 239000000377 silicon dioxide Substances 0.000 abstract description 21
- 238000009413 insulation Methods 0.000 abstract description 4
- 150000001875 compounds Chemical class 0.000 abstract 2
- 238000010438 heat treatment Methods 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 13
- 238000000926 separation method Methods 0.000 description 9
- 238000002955 isolation Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 1
- 238000005513 bias potential Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76275—Vertical isolation by bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76286—Lateral isolation by refilling of trenches with polycristalline material
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/012—Bonding, e.g. electrostatic for strain gauges
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】絶縁分離構造を有する半導体複合基板を容易に
製造する。 【構成】第１の半導体基板１の一主面の所定部分に溝部
３を形成しその底面に第１の絶縁膜５を形成する。この
第１の半導体基板の一主面の他の部分を研磨してこれに
より得られた鏡面研磨面１２と第１の絶縁膜５の表面と
を同一平坦面とし、ここに第２の半導体基板１０の一主
面１３を圧着し、加熱処理をして半導体複合基板を形成
する。
製造する。 【構成】第１の半導体基板１の一主面の所定部分に溝部
３を形成しその底面に第１の絶縁膜５を形成する。この
第１の半導体基板の一主面の他の部分を研磨してこれに
より得られた鏡面研磨面１２と第１の絶縁膜５の表面と
を同一平坦面とし、ここに第２の半導体基板１０の一主
面１３を圧着し、加熱処理をして半導体複合基板を形成
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に高耐圧素子を素子間分離する半導体複合基
板の製造方法に関する。
係わり、特に高耐圧素子を素子間分離する半導体複合基
板の製造方法に関する。
【０００２】
【従来の技術】従来、高耐圧の大電流パワー素子と制御
回路素子とをモノリシックに集積した複合半導体装置で
は、電流効率を向上させるため、パワー素子例えばパワ
ーＭＯＳＦＥＴでは、制御回路素子と同一表面上にソー
ス電極及びゲート電極を形成し、その基板の反対面（裏
面）にドレイン電極を形成している。したがってこのパ
ワー素子と制御回路素子とを電気的に分離する構造が必
要である。
回路素子とをモノリシックに集積した複合半導体装置で
は、電流効率を向上させるため、パワー素子例えばパワ
ーＭＯＳＦＥＴでは、制御回路素子と同一表面上にソー
ス電極及びゲート電極を形成し、その基板の反対面（裏
面）にドレイン電極を形成している。したがってこのパ
ワー素子と制御回路素子とを電気的に分離する構造が必
要である。
【０００３】この素子間分離技術としてはＰＮ接合によ
るものが一般的であり、Ｎ型半導体基板上にＰ型エピタ
キシャル層を形成し、その上にさらにＮ型エピタキシャ
ル層を形成し、このＮ型エピタキシャル層の表面からＮ
型エピタキシャル層を貫通してＰ型エピタキシャル層に
達するＰ型不純物層を拡散形成して制御回路素子領域を
これらＰ型層で取り囲み、形成されたＰＮ接合を逆バイ
アス電位とすることで、パワー素子と制御回路素子を電
気的に絶縁分離していた。
るものが一般的であり、Ｎ型半導体基板上にＰ型エピタ
キシャル層を形成し、その上にさらにＮ型エピタキシャ
ル層を形成し、このＮ型エピタキシャル層の表面からＮ
型エピタキシャル層を貫通してＰ型エピタキシャル層に
達するＰ型不純物層を拡散形成して制御回路素子領域を
これらＰ型層で取り囲み、形成されたＰＮ接合を逆バイ
アス電位とすることで、パワー素子と制御回路素子を電
気的に絶縁分離していた。
【０００４】またＳＯＩ基板を用いた絶縁分離法として
は図４に示すような技術が、ＩＥＥＥ ＰＥＳＣ ’８
８ ＲＥＣＯＲＤ Ｎｏ７ Ｃ−５ に発表されてい
る。この技術はまず図４（ａ）に示すように、第１のシ
リコン基板５９と第２のシリコン基板６０とを二酸化シ
リコン膜５５を介して接合し、第１のシリコン基板５９
に、側壁に二酸化シリコン膜５７を被着し多結晶シリコ
ン５８で充填した絶縁分離溝により囲まれ周囲に高不純
物濃度層５４を有する制御回路素子領域５２を形成した
後、その隣りの第１のシリコン基板の部分５３をエッチ
ング除去する。次に、図４（ｂ）に示すように、エッチ
ング除去された箇所にシリコンをエピタキシャル成長
し、このエピタキシャル成長層５６にパワーＭＯＳＦＥ
Ｔを形成しそのドレイン電極を第２のシリコン基板６０
の裏面に設けるものである。
は図４に示すような技術が、ＩＥＥＥ ＰＥＳＣ ’８
８ ＲＥＣＯＲＤ Ｎｏ７ Ｃ−５ に発表されてい
る。この技術はまず図４（ａ）に示すように、第１のシ
リコン基板５９と第２のシリコン基板６０とを二酸化シ
リコン膜５５を介して接合し、第１のシリコン基板５９
に、側壁に二酸化シリコン膜５７を被着し多結晶シリコ
ン５８で充填した絶縁分離溝により囲まれ周囲に高不純
物濃度層５４を有する制御回路素子領域５２を形成した
後、その隣りの第１のシリコン基板の部分５３をエッチ
ング除去する。次に、図４（ｂ）に示すように、エッチ
ング除去された箇所にシリコンをエピタキシャル成長
し、このエピタキシャル成長層５６にパワーＭＯＳＦＥ
Ｔを形成しそのドレイン電極を第２のシリコン基板６０
の裏面に設けるものである。
【０００５】
【発明が解決しようとする課題】シリコン基板表面から
裏面に電流経路を持つパワー素子と、制御回路素子とを
モノリシックに集積する場合、ＰＮ接合による素子間分
離では高耐圧化がきわめて困難である。また上記ＳＯＩ
基板を用いた従来の技術では、高耐圧化は可能である
が、制御回路素子領域を形成後、再度パワー素子領域を
エピタキシャル成長により形成するため、製造工程が複
雑になり、かつコストが上昇するという問題があった。
裏面に電流経路を持つパワー素子と、制御回路素子とを
モノリシックに集積する場合、ＰＮ接合による素子間分
離では高耐圧化がきわめて困難である。また上記ＳＯＩ
基板を用いた従来の技術では、高耐圧化は可能である
が、制御回路素子領域を形成後、再度パワー素子領域を
エピタキシャル成長により形成するため、製造工程が複
雑になり、かつコストが上昇するという問題があった。
【０００６】
【課題を解決するための手段】本発明の特徴は、第１の
半導体基板の一主面の所定部分に溝部を形成する工程
と、溝部の底面に、例えば第１の半導体基板を熱酸化し
て得られた熱酸化膜の第１の絶縁膜を形成する工程と、
第１の半導体基板の一主面の他の部分を研磨してこれに
より得られた鏡面研磨面と第１の絶縁膜の表面とを同一
平坦面とする工程と、第２の半導体基板の一主面を第１
の半導体基板の鏡面研磨面および第１の絶縁膜の表面に
圧着し、加熱処理をして半導体複合基板を形成する半導
体装置の製造方法にある。さらにこの半導体複合基板の
第１の半導体基板の他主面側より第１の絶縁膜に達する
平面形状がリング状の溝を形成する工程と、このリング
状の溝の側壁に、例えば第１の半導体基板を熱酸化して
得られた熱酸化膜の第２の絶縁膜を形成する工程とを有
し、これにより第１および第２の絶縁膜によって他の領
域から絶縁分離された島状の素子形成領域を第１の半導
体基板から形成することが好ましい。さらにリング状の
溝の外側に位置し第２の半導体基板と電気的に接続して
いる第１の半導体基板の領域をパワー素子形成領域と
し、このパワー素子形成領域に第２の半導体基板の他主
面側に一部の電極を設けたパワー素子を形成し、島状の
素子形成領域に制御回路素子を形成することができる。
さらに第１の半導体基板が一導電型のシリコン基板であ
り、第２の半導体基板は第１の半導体基板より高不純物
濃度の一導電型のシリコン基板であることが好ましい。
半導体基板の一主面の所定部分に溝部を形成する工程
と、溝部の底面に、例えば第１の半導体基板を熱酸化し
て得られた熱酸化膜の第１の絶縁膜を形成する工程と、
第１の半導体基板の一主面の他の部分を研磨してこれに
より得られた鏡面研磨面と第１の絶縁膜の表面とを同一
平坦面とする工程と、第２の半導体基板の一主面を第１
の半導体基板の鏡面研磨面および第１の絶縁膜の表面に
圧着し、加熱処理をして半導体複合基板を形成する半導
体装置の製造方法にある。さらにこの半導体複合基板の
第１の半導体基板の他主面側より第１の絶縁膜に達する
平面形状がリング状の溝を形成する工程と、このリング
状の溝の側壁に、例えば第１の半導体基板を熱酸化して
得られた熱酸化膜の第２の絶縁膜を形成する工程とを有
し、これにより第１および第２の絶縁膜によって他の領
域から絶縁分離された島状の素子形成領域を第１の半導
体基板から形成することが好ましい。さらにリング状の
溝の外側に位置し第２の半導体基板と電気的に接続して
いる第１の半導体基板の領域をパワー素子形成領域と
し、このパワー素子形成領域に第２の半導体基板の他主
面側に一部の電極を設けたパワー素子を形成し、島状の
素子形成領域に制御回路素子を形成することができる。
さらに第１の半導体基板が一導電型のシリコン基板であ
り、第２の半導体基板は第１の半導体基板より高不純物
濃度の一導電型のシリコン基板であることが好ましい。
【０００７】
【実施例】以下本発明について図面を参照して説明す
る。図１は本発明の一実施例の半導体装置の製造方法を
工程順に示した断面図である。
る。図１は本発明の一実施例の半導体装置の製造方法を
工程順に示した断面図である。
【０００８】まず図１（ａ）に示すように、Ｎ- 型の第
１のシリコン基板１の一主面１１にマスク材となる二酸
化シリコン膜２を形成しこの一主面の所定部分を選択的
に露出させ、二酸化シリコン膜２をマスクとして異方性
のリアクティブイオンエッチング（ＲＩＥ）法でエッチ
ングを行ない上記露出する所定部分に溝部３を形成す
る。そして溝部３の底面にＮ+ 型の埋込み層４を形成す
る。この埋込み層３は回路素子領域のバッファ層であり
場合によっては形成しなくてもよい。
１のシリコン基板１の一主面１１にマスク材となる二酸
化シリコン膜２を形成しこの一主面の所定部分を選択的
に露出させ、二酸化シリコン膜２をマスクとして異方性
のリアクティブイオンエッチング（ＲＩＥ）法でエッチ
ングを行ない上記露出する所定部分に溝部３を形成す
る。そして溝部３の底面にＮ+ 型の埋込み層４を形成す
る。この埋込み層３は回路素子領域のバッファ層であり
場合によっては形成しなくてもよい。
【０００９】次に図１（ｂ）に示すように、第１のシリ
コン基板１を熱酸化して溝部３の底面に二酸化シリコン
膜５を形成する。この二酸化シリコン膜５はＣＶＤ法に
よって形成することもできる。その後、第１のシリコン
基板１の一主面１１の溝部３が形成された所定部分以外
の他の部分を研磨してこれにより得られた鏡面研磨面１
２と溝部３の底面の二酸化シリコン膜５の表面とを同一
平坦面とする。
コン基板１を熱酸化して溝部３の底面に二酸化シリコン
膜５を形成する。この二酸化シリコン膜５はＣＶＤ法に
よって形成することもできる。その後、第１のシリコン
基板１の一主面１１の溝部３が形成された所定部分以外
の他の部分を研磨してこれにより得られた鏡面研磨面１
２と溝部３の底面の二酸化シリコン膜５の表面とを同一
平坦面とする。
【００１０】次に図１（ｃ）に示すように、第１のシリ
コン基板１より高不純物濃度のＮ+型の第２のシリコン
基板１０の一主面１３を第１のシリコン基板の鏡面研磨
面１２および二酸化シリコン膜５の表面に圧着し、加熱
処理をして第１のシリコン基板の鏡面研磨面１２と第２
のシリコン基板１０の一主面１３との境界面においてシ
リコン原子どうしを結合させる。その後、第１のシリコ
ン基板１の他主面を研磨してそれによって新たに得られ
た他主面１４を有し所定の厚さを有した第１のシリコン
基板１と第２のシリコン基板１０によって半導体複合基
板であるＳＯＩ基板が形成される。
コン基板１より高不純物濃度のＮ+型の第２のシリコン
基板１０の一主面１３を第１のシリコン基板の鏡面研磨
面１２および二酸化シリコン膜５の表面に圧着し、加熱
処理をして第１のシリコン基板の鏡面研磨面１２と第２
のシリコン基板１０の一主面１３との境界面においてシ
リコン原子どうしを結合させる。その後、第１のシリコ
ン基板１の他主面を研磨してそれによって新たに得られ
た他主面１４を有し所定の厚さを有した第１のシリコン
基板１と第２のシリコン基板１０によって半導体複合基
板であるＳＯＩ基板が形成される。
【００１１】次に図１（ｄ）に示すように、半導体複合
基板の第１のシリコン基板１の他主面１４側より二酸化
シリコン膜５に達する分離溝６を形成する。この分離溝
６は平面形状がリング形状、例えば四角のリング形状で
第１のシリコン基板１の回路素子形成領域２０を取り囲
んでいる。
基板の第１のシリコン基板１の他主面１４側より二酸化
シリコン膜５に達する分離溝６を形成する。この分離溝
６は平面形状がリング形状、例えば四角のリング形状で
第１のシリコン基板１の回路素子形成領域２０を取り囲
んでいる。
【００１２】次に図１（ｅ）に示すように、基板を熱酸
化してリング状の分離溝６の側壁に二酸化シリコン膜７
を形成し、その内側の溝内部を多結晶シリコン８で充填
する。これによりリング状の分離溝５の側壁上の二酸化
シリコン膜７および溝部３の底辺に形成された二酸化シ
リコン５とにより第１のシリコン基板１の他の領域３０
から絶縁分離された島状の素子形成領域２０が第１のシ
リコン基板１から形成される。その後、第１のシリコン
基板１の他主面１４を鏡面研磨して鏡面研磨面１５にす
る。これにより第１のシリコン基板１の鏡面研磨面を表
面１５とし第２のシリコン基板１０の他主面を裏面１６
とし、かつ絶縁分離構造を有するＳＯＩ基板が得られ
る。
化してリング状の分離溝６の側壁に二酸化シリコン膜７
を形成し、その内側の溝内部を多結晶シリコン８で充填
する。これによりリング状の分離溝５の側壁上の二酸化
シリコン膜７および溝部３の底辺に形成された二酸化シ
リコン５とにより第１のシリコン基板１の他の領域３０
から絶縁分離された島状の素子形成領域２０が第１のシ
リコン基板１から形成される。その後、第１のシリコン
基板１の他主面１４を鏡面研磨して鏡面研磨面１５にす
る。これにより第１のシリコン基板１の鏡面研磨面を表
面１５とし第２のシリコン基板１０の他主面を裏面１６
とし、かつ絶縁分離構造を有するＳＯＩ基板が得られ
る。
【００１３】図１（ｅ）に示すＳＯＩ基板に所定素子形
成プロセスを施行して図２に示すような半導体集積回路
装置を形成する。すなわち図２において、リング状の分
離溝６の外側に位置し第２のシリコン基板１０と電気的
に接続している第１のシリコン基板１の領域３０にパワ
ー素子４０を形成し、このパワー素子の一部の電極２６
を第２のシリコン基板１０の他主面すなわち複合ＳＯＩ
基板の裏面１６に設け、一方分離溝６に囲まれ第２のシ
リコン基板１０および第１のシリコン基板１の領域３０
と絶縁分離している島状の素子形成領域２０に制御回路
素子５０を形成している。
成プロセスを施行して図２に示すような半導体集積回路
装置を形成する。すなわち図２において、リング状の分
離溝６の外側に位置し第２のシリコン基板１０と電気的
に接続している第１のシリコン基板１の領域３０にパワ
ー素子４０を形成し、このパワー素子の一部の電極２６
を第２のシリコン基板１０の他主面すなわち複合ＳＯＩ
基板の裏面１６に設け、一方分離溝６に囲まれ第２のシ
リコン基板１０および第１のシリコン基板１の領域３０
と絶縁分離している島状の素子形成領域２０に制御回路
素子５０を形成している。
【００１４】図２の実施例においてパワー素子は縦型パ
ワーＭＯＳＦＥＴ４０であり、ドレイン領域となるＮ-
型基板領域３０（１）の表面１５からＰ型のベース領域
２１，Ｎ+ 型のソース領域２２が形成され、この両者の
共通電極２５が表面１５に形成されている。またベース
領域２１内のチャンネル形成領域２４にゲート絶縁膜を
介してゲート電極２３が形成され、Ｎ+ 型シリコ基板１
０の裏面１６にドレイン電極２６が形成されている。ベ
ース領域２１，ソース領域２２、チャンネル形成領域２
４、共通電極２５のそれぞれは平面形状がリング状にな
っている。一方、島状の素子形成領域２０に形成されて
いる制御回路素子はバイポーラトランジスタ５０であ
り、Ｎ- 型基板領域２０（１）の表面１５からＰ型のベ
ース領域３１，Ｎ+ 型のエミッタ領域３２，Ｎ+ 型のコ
レクタコンタクト領域３３が形成され、またそれぞれの
領域にベース電極３５，エミッタ電極３４，コレクタ電
極３６が接続されている。
ワーＭＯＳＦＥＴ４０であり、ドレイン領域となるＮ-
型基板領域３０（１）の表面１５からＰ型のベース領域
２１，Ｎ+ 型のソース領域２２が形成され、この両者の
共通電極２５が表面１５に形成されている。またベース
領域２１内のチャンネル形成領域２４にゲート絶縁膜を
介してゲート電極２３が形成され、Ｎ+ 型シリコ基板１
０の裏面１６にドレイン電極２６が形成されている。ベ
ース領域２１，ソース領域２２、チャンネル形成領域２
４、共通電極２５のそれぞれは平面形状がリング状にな
っている。一方、島状の素子形成領域２０に形成されて
いる制御回路素子はバイポーラトランジスタ５０であ
り、Ｎ- 型基板領域２０（１）の表面１５からＰ型のベ
ース領域３１，Ｎ+ 型のエミッタ領域３２，Ｎ+ 型のコ
レクタコンタクト領域３３が形成され、またそれぞれの
領域にベース電極３５，エミッタ電極３４，コレクタ電
極３６が接続されている。
【００１５】この制御回路素子であるバイポーラトラン
ジスタ５０は絶縁膜としての二酸化シリコン膜５，７に
よってドレイン電極２６に印加されるドレイン電位から
絶縁されており、この絶縁膜５，７に依存した高耐圧化
が可能である。
ジスタ５０は絶縁膜としての二酸化シリコン膜５，７に
よってドレイン電極２６に印加されるドレイン電位から
絶縁されており、この絶縁膜５，７に依存した高耐圧化
が可能である。
【００１６】図３は本発明の他の実施例の方法による絶
縁分離構造を有するＳＯＩ基板を示す断面図である。図
３において図１と同一もしくは類似の箇所は同じ符号で
示してある。この実施例では分離溝４６をアルカリ水溶
液による等方性エッチングにより形成しているから、分
離溝４６は図に示すように逆三角形の断面形状となって
いる。本実施例の作用効果は先の実施例と同様であるか
ら説明は省略する。
縁分離構造を有するＳＯＩ基板を示す断面図である。図
３において図１と同一もしくは類似の箇所は同じ符号で
示してある。この実施例では分離溝４６をアルカリ水溶
液による等方性エッチングにより形成しているから、分
離溝４６は図に示すように逆三角形の断面形状となって
いる。本実施例の作用効果は先の実施例と同様であるか
ら説明は省略する。
【００１７】
【発明の効果】以上説明したように本発明は、第１の半
導体基板面および絶縁膜面を同一高さレベルにし、ここ
に第２の半導体基板を接合することにより、基板表面か
ら裏面への電流経路を有するパワー素子の形成およびパ
ワー素子と制御回路素子との絶縁分離が可能となる半導
体複合基板が容易に製造できる。
導体基板面および絶縁膜面を同一高さレベルにし、ここ
に第２の半導体基板を接合することにより、基板表面か
ら裏面への電流経路を有するパワー素子の形成およびパ
ワー素子と制御回路素子との絶縁分離が可能となる半導
体複合基板が容易に製造できる。
【図１】本発明の一実施例の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図２】本発明の一実施例の半導体装置の製造方法を示
す断面図である。
す断面図である。
【図３】本発明の他の実施例の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】従来技術の半導体装置の製造方法を示す断面図
である。
である。
１ 第１のシリコ基板 ２ マスク材 ３ 溝部 ４ 埋込み層 ５ 二酸化シリコン膜 ６ 分離溝 ７ 二酸化シリコン膜 ８ 多結晶シリコン １０ 第２のシリコン基板 １１ 第１のシリコン基板の一主面 １２ 第１のシリコン基板の鏡面研磨面 １３ 第２のシリコン基板の一主面 １４ 第１のシリコン基板の他主面 １５ 第１のシリコン基板の表面となる鏡面研磨面 １６ 第２のシリコン基板の裏面 ２０ 制御回路素子形成領域 ２１ ベース領域 ２２ ソース領域 ２３ ゲート電極 ２４ チャンネル形成領域 ２５ ソース領域とベース領域の共通電極 ２６ ドレイン電極 ３０ パワー素子形成領域 ３１ ベース領域 ３２ エミッタ領域 ３３ コレクタコンタクト領域 ３４ エミッタ電極 ３５ ベース電極 ３６ コレクタ電極 ４６ 分離溝 ４０ 縦型パワーＭＯＳＦＥＴ ５０ バイポーラトランジスタ ５２ 制御回路素子領域 ５３ 第１のシリコン基板のエッチング除去される部
分 ５４ 高不純物濃度層 ５５ 二酸化シリコン膜 ５６ エピタキシャル成長層 ５７ 二酸化シリコン膜 ５８ 多結晶シリコン ５９ 第１のシリコン基板 ６０ 第２のシリコン基板
分 ５４ 高不純物濃度層 ５５ 二酸化シリコン膜 ５６ エピタキシャル成長層 ５７ 二酸化シリコン膜 ５８ 多結晶シリコン ５９ 第１のシリコン基板 ６０ 第２のシリコン基板
Claims (5)
- 【請求項１】 第１の半導体基板の一主面の所定部分に
溝部を形成する工程と、前記溝部の底面に第１の絶縁膜
を形成する工程と、前記第１の半導体基板の一主面の他
の部分を研磨してこれにより得られた鏡面研磨面と前記
第１の絶縁膜の表面とを同一平坦面とする工程と、第２
の半導体基板の一主面を前記第１の半導体基板の鏡面研
磨面および第１の絶縁膜の表面に圧着し、加熱処理をし
て半導体複合基板を形成することを特徴とする半導体装
置の製造方法。 - 【請求項２】 前記半導体複合基板の前記第１の半導体
基板の他主面側より前記第１の絶縁膜に達する平面形状
がリング状の溝を形成する工程と、前記リング状の溝の
側壁に第２の絶縁膜を形成する工程とを有し、これによ
り前記第１および第２の絶縁膜によって他の領域から絶
縁分離された島状の素子形成領域を前記第１の半導体基
板から形成することを特徴とする請求項１に記載の半導
体装置の製造方法。 - 【請求項３】 前記リング状の溝の外側に位置し前記第
２の半導体基板と電気的に接続している前記第１の半導
体基板の領域をパワー素子形成領域とし、該パワー素子
形成領域に前記第２の半導体基板の他主面側に一部の電
極を設けたパワー素子を形成し、前記島状の素子形成領
域に制御回路素子を形成したことを特徴とする請求項２
に記載の半導体装置の製造方法。 - 【請求項４】 前記第１の半導体基板は一導電型のシリ
コン基板であり、前記第２の半導体基板は前記第１の半
導体基板より高不純物濃度の一導電型のシリコン基板で
あることを特徴とする請求項１，請求項２もしくは請求
項３に記載の半導体装置の製造方法。 - 【請求項５】 前記第１の絶縁膜を形成する前に前記溝
部の底面に前記第１の半導体基板より高不純物濃度の一
導電型の不純物領域を形成することを特徴とする請求項
４に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062903A JP3014012B2 (ja) | 1992-03-19 | 1992-03-19 | 半導体装置の製造方法 |
| US08/030,658 US5356827A (en) | 1992-03-19 | 1993-03-12 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4062903A JP3014012B2 (ja) | 1992-03-19 | 1992-03-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267439A true JPH05267439A (ja) | 1993-10-15 |
| JP3014012B2 JP3014012B2 (ja) | 2000-02-28 |
Family
ID=13213682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4062903A Expired - Lifetime JP3014012B2 (ja) | 1992-03-19 | 1992-03-19 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5356827A (ja) |
| JP (1) | JP3014012B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202162A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 光集積回路およびその製造方法 |
| US5726089A (en) * | 1992-11-25 | 1998-03-10 | Nec Corporation | Semiconductor device and method for fabricating the same |
| US6004406A (en) * | 1994-06-16 | 1999-12-21 | Nec Corporation | Silicon on insulating substrate |
| US7071039B2 (en) | 2001-12-28 | 2006-07-04 | Kabushiki Kaisha Toshiba | Manufacturing method of partial SOI wafer, semiconductor device using the partial SOI wafer and manufacturing method thereof |
| JP2008182281A (ja) * | 2008-04-21 | 2008-08-07 | Toshiba Corp | 半導体装置 |
| WO2015037095A1 (ja) * | 2013-09-11 | 2015-03-19 | 富士電機株式会社 | 半導体装置 |
| KR20170015288A (ko) | 2015-03-30 | 2017-02-08 | 파나소닉 아이피 매니지먼트 가부시키가이샤 | 단열 시트와 그것을 이용한 전자기기, 및 단열 시트의 제조 방법 |
| JP2020515083A (ja) * | 2017-01-31 | 2020-05-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | ハイブリッドウエハ接合技術を用いたゲートオールアラウンドデバイスアーキテクチャ |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0834261B2 (ja) * | 1992-06-17 | 1996-03-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Ｂｉｃｍｏｓ集積回路用のｓｏｉ構造体およびその製造方法 |
| US5792679A (en) * | 1993-08-30 | 1998-08-11 | Sharp Microelectronics Technology, Inc. | Method for forming silicon-germanium/Si/silicon dioxide heterostructure using germanium implant |
| JPH1027893A (ja) * | 1993-10-29 | 1998-01-27 | Amer Fib Inc | 電荷シンク又は電位ウェルとして設けられた絶縁層の下の基板内に電気的に結合され別に形成されたドープされた領域を有するｓｏｉウエーハ上に設けられた集積回路（ｉｃ）装置 |
| JP3006387B2 (ja) * | 1993-12-15 | 2000-02-07 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| EP0661735B1 (en) * | 1993-12-29 | 2001-03-07 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Process for the manufacturing of integrated circuits, particularly of intelligent power semiconductor devices |
| JP2624186B2 (ja) * | 1994-07-29 | 1997-06-25 | 日本電気株式会社 | 貼り合わせシリコン基板の製造方法 |
| DE69737742T2 (de) * | 1996-03-12 | 2008-01-31 | Koninklijke Philips Electronics N.V. | Herstellungsmethode einer hybriden integrierten schaltung |
| US5994188A (en) * | 1996-04-15 | 1999-11-30 | Delco Electronics Corporation | Method of fabricating a vertical power device with integrated control circuitry |
| US5909626A (en) * | 1997-03-28 | 1999-06-01 | Nec Corporation | SOI substrate and fabrication process therefor |
| DE10300577B4 (de) * | 2003-01-10 | 2012-01-26 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Halbleiterbauelement mit vertikalem Leistungsbauelement aufweisend einen Trenngraben und Verfahren zu dessen Herstellung |
| DE102008012858B4 (de) * | 2008-03-06 | 2016-08-04 | Infineon Technologies Austria Ag | Halbleiterbauelement mit einem das Halbleiterbauelement durchdringenden Isoliergraben und metallischen Bahnen zur galvanisch getrennten Signalübertragung und Verfahren zu dessen Herstellung |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159853A (ja) * | 1984-08-31 | 1986-03-27 | Toshiba Corp | シリコン結晶体構造 |
| JPS61164238A (ja) * | 1985-01-17 | 1986-07-24 | Toshiba Corp | 複合半導体装置およびその製造方法 |
| JPS6224641A (ja) * | 1985-07-25 | 1987-02-02 | Toshiba Corp | 埋込誘電体層を有する半導体基板の製造方法 |
| JPH01144665A (ja) * | 1987-11-30 | 1989-06-06 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JPH0429353A (ja) * | 1990-05-24 | 1992-01-31 | Sharp Corp | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276645A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | 複合半導体結晶体構造 |
| US4963505A (en) * | 1987-10-27 | 1990-10-16 | Nippondenso Co., Ltd. | Semiconductor device and method of manufacturing same |
| US4784970A (en) * | 1987-11-18 | 1988-11-15 | Grumman Aerospace Corporation | Process for making a double wafer moated signal processor |
| US5049968A (en) * | 1988-02-08 | 1991-09-17 | Kabushiki Kaisha Toshiba | Dielectrically isolated substrate and semiconductor device using the same |
| US5164218A (en) * | 1989-05-12 | 1992-11-17 | Nippon Soken, Inc. | Semiconductor device and a method for producing the same |
-
1992
- 1992-03-19 JP JP4062903A patent/JP3014012B2/ja not_active Expired - Lifetime
-
1993
- 1993-03-12 US US08/030,658 patent/US5356827A/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6159853A (ja) * | 1984-08-31 | 1986-03-27 | Toshiba Corp | シリコン結晶体構造 |
| JPS61164238A (ja) * | 1985-01-17 | 1986-07-24 | Toshiba Corp | 複合半導体装置およびその製造方法 |
| JPS6224641A (ja) * | 1985-07-25 | 1987-02-02 | Toshiba Corp | 埋込誘電体層を有する半導体基板の製造方法 |
| JPH01144665A (ja) * | 1987-11-30 | 1989-06-06 | Nippon Denso Co Ltd | 半導体装置の製造方法 |
| JPH0429353A (ja) * | 1990-05-24 | 1992-01-31 | Sharp Corp | 半導体装置 |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5726089A (en) * | 1992-11-25 | 1998-03-10 | Nec Corporation | Semiconductor device and method for fabricating the same |
| US5872388A (en) * | 1992-11-25 | 1999-02-16 | Nec Corporation | Semiconductor device and method for fabricating the same |
| JPH07202162A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 光集積回路およびその製造方法 |
| US6004406A (en) * | 1994-06-16 | 1999-12-21 | Nec Corporation | Silicon on insulating substrate |
| US7071039B2 (en) | 2001-12-28 | 2006-07-04 | Kabushiki Kaisha Toshiba | Manufacturing method of partial SOI wafer, semiconductor device using the partial SOI wafer and manufacturing method thereof |
| JP2008182281A (ja) * | 2008-04-21 | 2008-08-07 | Toshiba Corp | 半導体装置 |
| WO2015037095A1 (ja) * | 2013-09-11 | 2015-03-19 | 富士電機株式会社 | 半導体装置 |
| JPWO2015037095A1 (ja) * | 2013-09-11 | 2017-03-02 | 富士電機株式会社 | 半導体装置 |
| US9893055B2 (en) | 2013-09-11 | 2018-02-13 | Fuji Electric Co., Ltd. | Semiconductor device including an insulated gate bipolar transistor and a circuit configured to control the insulated gate bipolar transistor provided on the same semiconductor substrate |
| KR20170015288A (ko) | 2015-03-30 | 2017-02-08 | 파나소닉 아이피 매니지먼트 가부시키가이샤 | 단열 시트와 그것을 이용한 전자기기, 및 단열 시트의 제조 방법 |
| JP2020515083A (ja) * | 2017-01-31 | 2020-05-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | ハイブリッドウエハ接合技術を用いたゲートオールアラウンドデバイスアーキテクチャ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5356827A (en) | 1994-10-18 |
| JP3014012B2 (ja) | 2000-02-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2788269B2 (ja) | 半導体装置およびその製造方法 | |
| US4908328A (en) | High voltage power IC process | |
| JP3014012B2 (ja) | 半導体装置の製造方法 | |
| US5476809A (en) | Semiconductor device and method of manufacturing the same | |
| JPH0548936B2 (ja) | ||
| US4131910A (en) | High voltage semiconductor devices | |
| JPS6159852A (ja) | 半導体装置の製造方法 | |
| US6331470B1 (en) | Process for manufacturing a semiconductor material wafer having power regions dielectrically insulated from circuitry regions | |
| JP2685244B2 (ja) | 半導体装置の製造方法 | |
| US4199860A (en) | Method of integrating semiconductor components | |
| JP2500630B2 (ja) | 半導体装置 | |
| US5847438A (en) | Bonded IC substrate with a high breakdown voltage and large current capabilities | |
| JPS6276646A (ja) | 半導体装置の製造方法 | |
| JPS6324672A (ja) | 半導体装置の製造方法 | |
| JP3257523B2 (ja) | 半導体装置の製造方法 | |
| JP3116609B2 (ja) | 半導体装置の製造方法 | |
| JP3438359B2 (ja) | 半導体装置 | |
| JP2971408B2 (ja) | 誘電体分離基板の製造方法 | |
| JPH09223730A (ja) | 半導体装置およびその製造方法 | |
| JPS6334949A (ja) | 半導体装置及びその製造方法 | |
| JP3150420B2 (ja) | バイポーラ集積回路とその製造方法 | |
| JPS61172346A (ja) | 半導体集積回路装置 | |
| JP2980332B2 (ja) | 誘電体分離基板とこれを用いた半導体素子及び誘電体分離基板の製造方法 | |
| JPS60245248A (ja) | 半導体集積回路 | |
| JP3207561B2 (ja) | 半導体集積回路およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980602 |