JPH05259386A

JPH05259386A - 強誘電体薄膜の製造方法

Info

Publication number: JPH05259386A
Application number: JP4052383A
Authority: JP
Inventors: Shinji Fujii; 眞治藤井; Kenji Hagiwara; 健至萩原
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1992-03-11
Filing date: 1992-03-11
Publication date: 1993-10-08

Abstract

(57)【要約】【目的】分極、分極反転による書き込み回数を増大さ
せる。【構成】ｎ型半導体基板１１上にジルコン酸チタン酸
鉛バッファ膜１２’をスパッタリング法で堆積してか
ら、鉛を含む雰囲気中で熱処理する。バッファ膜１２’
上にジルコン酸チタン酸鉛膜１２と白金膜１３とを同じ
方法で順次堆積してから、ホトリソグラフィー、逆スパ
ッタリング法でパターニングし、ゲート絶縁膜１４、ゲ
ート電極１５を形成する。さらに、燐をイオン注入して
から熱処理する。これにより不純物層３６，３６’を形
成する。【効果】熱処理によって、ジルコン酸チタン酸鉛等の
強誘電体薄膜の結晶成長の際、膜厚方向に複数個の結晶
粒界が形成されないため、分極、分極反転を繰り返して
もストレスによる機械的な微小クラックが発生しない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体基板上に形成さ
れた強誘電体薄膜の信頼性の向上を可能とする強誘電体
薄膜の製造方法に関する。

【０００２】

【従来の技術】近年、強誘電体薄膜を電界効果型トラン
ジスタのゲート絶縁膜へ適用した強誘電体メモリの開発
が行われている。以下、強誘電体薄膜を用いた半導体装
置の具体例として、前記、強誘電体薄膜を電界効果型ト
ランジスタのゲート絶縁膜へ適用した強誘電体メモリを
取り上げる。

【０００３】強誘電体メモリは、強誘電体薄膜をゲート
絶縁膜として有する電界効果型トランジスタにより記憶
素子が構成されており、強誘電体薄膜の残留分極の大き
さと方向に応じて半導体中の電気伝導度が変化すること
を利用して不揮発性の情報を記憶することを特徴として
いる。

【０００４】以下に図面を用いて、従来より知られてい
る強誘電体薄膜を用いた電界効果型トランジスタを製造
する工程について説明する。

【０００５】図４は、従来より知られている強誘電体薄
膜を用いた電界効果型トランジスタを製造する工程につ
いて説明する図である。

【０００６】図４において、１はｎ型シリコン基板、２
は厚さ５０００ÅのＬＯＣＯＳ分離領域、３は厚さ１０
μｍのジルコン酸チタン酸鉛膜、４は厚さ２０００Åの
白金膜、５は厚さ１０μｍのジルコン酸チタン酸鉛膜３
よりなるゲート絶縁膜、６は厚さ２０００Åの白金より
なるゲート電極、７は燐（Ｐ）を注入することによって
形成したＰ型不純物層（ソース）、７’は同じくＰ型不
純物層（ドレイン）、８は層間絶縁膜、９はアルミシリ
コン合金よりなる電極である。

【０００７】まず、図４（ａ）に示すように、ｎ型シリ
コン基板１上に、通常の方法を用いて、厚さ５０００Å
のＬＯＣＯＳ分離領域２を形成した後、スパッタリング
法によって厚さ１０μｍのＰＺＴ膜３と厚さ２０００Å
の白金膜４を堆積する。次に、同図（ｂ）に示すよう
に、ホトリソグラフィー及びアルゴン逆スパッタリング
によって、幅３μｍのゲート絶縁膜５及びゲート電極６
をパターニング形成する。その後、同図（ｃ）に示すよ
うに燐を加速エネルギー７０ＫｅＶ：注入量１×１０¹³
cm^-2で注入した後、９００℃３０分のアニールを行い不
純物層７，７’を形成する。次に、同図（ｄ）に示すよ
うに、層間絶縁膜８及び電極９を形成する。

【０００８】次に、このような製造方法を用いて形成さ
れた電界効果型トランジスタの動作について説明する。

【０００９】図５に強誘電体薄膜の一般的なＰ−Ｅヒス
テリシス特性を示す。図５において、Ｅは電界の大き
さ、Ｐは分極の大きさ、Ｅｃは抗電界の大きさ、Ｐｒは
残留分極の大きさである。ここで、図４（ｄ）に示す電
界効果型トランジスタがスイッチングトランジスタ（図
示略）によって選択されて、ゲート電極６と不純物層で
あるソース７間に抗電界Ｅｃを越える所定の電圧を印加
するとＰＺＴ膜３よりなるゲート絶縁膜５に分極を生じ
る。この分極は、ゲート電極６とソース７間の電圧が取
り除かれた後も残留分極Ｐｒとして残る。この残留分極
Ｐｒの大きさと方向によってｎ型半導体基板１の表面に
は、キァリアの空乏、反転が生じ、ソース７とドレイン
７’間のチャネル領域のコンダクタンスが変化し、不揮
発性の情報として記録することができる。

【００１０】また、以下に、従来の薄膜形成技術とし
て、スパッタリング方法について述べる。

【００１１】スパッタリング技術は、低圧の雰囲気ガス
にグロー放電を起こしてプラズマ化させ、陰極であるタ
ーゲット材料に衝突させることによって、被スパッタリ
ング粒子を飛散させて、陽極近傍上の基板上に堆積させ
る技術である。

【００１２】このグロー放電によって生じた雰囲気ガス
のプラズマを、陰極であるターゲットに接する空間に直
交電磁界を用いて高密度に閉じ込めることによって、高
率で、堆積原子を飛散させるマグネトロンスパッタリン
グ技術が知られている。

【００１３】高密度の雰囲気プラズマの閉じ込めに、陰
極であるターゲット材料の裏側に磁石を配列し、直交す
る電磁界を形成し、電子にサイクロイド運動を起こさせ
て、ターゲット表面近傍でのプラズマ密度を上げたプレ
ーナマグネトロン型スパッタ装置が知られており、薄膜
堆積工程に一般的に使用されている。

【００１４】一般にＰＺＴ薄膜を形成する場合、ジルコ
ン酸チタン酸鉛セラミックターゲットを用いた高周波ス
パッタリングが適用される。

【００１５】

【発明が解決しようとする課題】しかしながら、上記の
ような製造方法を用いて強誘電体薄膜をゲート電極とし
て用いた電界効果型トランジスタを形成した場合、熱処
理によって、結晶が成長する際、膜厚方向に複数個の結
晶粒界が形成されるため、分極、分極反転をくり返す間
にストレスによる機械的微小クラックが、図６に示すよ
うにこの粒界近傍に発生するという問題点が生じる。

【００１６】本発明の目的は、強誘電体薄膜を優先的に
配向し、分極、分極反転をくり返してもストレスによる
機械的微小クラックが発生しない強誘電体薄膜の製造方
法を提供することである。

【００１７】

【課題を解決するための手段】本発明は、半導体基板上
に第１の強誘電体薄膜を堆積する工程と、熱処理を行
い、一様に前記第１の強誘電体薄膜の結晶方位を揃える
工程と、前記第１の強誘電体薄膜上に第２の強誘電体薄
膜を堆積する工程と、熱処理を行い、前記第２の強誘電
体薄膜の結晶方位を揃える工程を含んでなる強誘電体薄
膜の製造方法である。

【００１８】

【作用】本発明に示す製造工程を用いると、予め、形成
する薄い第１の強誘電体薄膜は、熱処理によって結晶の
成長が起こるが、その時、成長速度の早い面が、非常
に、高い確率で優先的に表面に出現し配向する。したが
って、第１の強誘電体薄膜の結晶粒の配向性をほぼ一様
に揃えることができる。このような、結晶面を持った第
１の強誘電体薄膜上にゲート絶縁膜となる厚い第２の強
誘電体薄膜を堆積し、熱処理を行うと、前記第１の薄膜
の一定方向の結晶面を持った結晶粒が、第２の強誘電体
を形成する結晶粒を第１の強誘電体薄膜の結晶の配向方
向と同じ方向に優先的に配向させて成長させることがで
きるので、厚い第２の強誘電体薄膜の結晶粒も従来に比
べ、著しく結晶面方位が揃うのである。本方法によれ
ば、熱処理によって、結晶が成長する際、膜厚方向に複
数個の結晶粒界が形成されないため、分極、分極反転を
くり返す間にストレスによる機械的微小クラックは、発
生しない。

【００１９】

【実施例】図１は、本発明の第１の実施例における強誘
電体薄膜を用いた電界効果型トランジスタを製造する工
程について説明する図である。

【００２０】図１において、１０はｎ型シリコン基板、
１１は厚さ５０００ÅのＬＯＣＯＳ分離領域、１２は厚
さ１０μｍのジルコン酸チタン酸鉛膜、１３は厚さ２０
００Åの白金膜、１４は厚さ１０μｍＰＺＴ膜１２より
なるゲート絶縁膜、１４’は厚さ２０００Åのジルコン
酸チタン酸鉛のバッファ膜、１５は厚さ２０００Åの白
金よりなるゲート電極、１６は燐（Ｐ）を注入すること
によって形成したＰ型不純物層（ソース）、１６’は同
じくＰ型不純物層（ドレイン）、１７は層間絶縁膜、１
８はアルミシリコン合金よりなる電極である。

【００２１】まず、図１（ａ）に示すように、ｎ型シリ
コン基板１０上に、通常の方法を用いて、厚さ５０００
ÅのＬＯＣＯＳ分離領域１１を形成した後、スパッタリ
ング法によって厚さ２０００Åのジルコン酸チタン酸鉛
からなるバッアァ膜１２’を堆積後、スパッタリング雰
囲気であるアルゴンガスから大気にさらすことなく、鉛
を含む雰囲気中において、７００℃３０分の熱処理後、
同じくスパッタ法によって、厚さ１０μｍのジルコン酸
チタン酸鉛膜１２と厚さ２０００Åの白金膜１３を堆積
する。次に、同図（ｂ）に示すように、ホトリソグラフ
ィー及びアルゴン逆スパッタリングによって、幅３μｍ
のゲート絶縁膜１４、バッファ層１４’及びゲート電極
１５をパターニング形成する。その後、同図（ｃ）に示
すように燐を加速エネルギー７０ＫｅＶ：注入量１×１
０¹³cm^-2で注入した後、９００℃３０分のアニールを行
い不純物層１６，１６’を形成する。次に、同図（ｄ）
に示すように、層間絶縁膜１７及び電極１８を形成す
る。

【００２２】図２に、本発明の第１の実施例における強
誘電体薄膜の形成方法によって、形成したゲート電極構
造を示す。本実施例に示す製造方法を用いて強誘電体薄
膜をゲート電極として用いた電界効果型トランジスタを
形成した場合、熱処理によって、結晶が成長する際、膜
厚方向に複数個の結晶粒界が形成されないため、分極、
分極反転をくり返す間にストレスによる機械的微小クラ
ックが、発生しない。

【００２３】以上本実施例によれば、予め、形成する薄
い第１の強誘電体薄膜のバッファ膜は、熱処理によって
結晶の成長が起こり、その時、成長速度の早い面が、非
常に、高い確率で優先的に表面に出現し配向する。した
がって、第１の強誘電体薄膜の結晶粒の配向性をほぼ一
様に揃えることができる。このような、結晶面を持った
第１の強誘電体薄膜上にゲート絶縁膜となる厚い第２の
強誘電体薄膜を堆積し、熱処理を行うと、第１の薄膜の
一定方向の結晶面を持った結晶粒が、第２の強誘電体を
形成する結晶粒を第１の強誘電体薄膜の結晶の配向方向
と同じ方向に優先的に配向させて成長させるので、厚い
第２の強誘電体薄膜の結晶粒も従来に比べ、著しく結晶
面方位が揃うのである。本方法によれば、熱処理によっ
て、結晶が成長する際、膜厚方向に複数個の結晶粒界が
形成されないため、分極、分極反転をくり返す間にスト
レスによる機械的微小クラックは、発生しない。その結
果、分極、分極反転をくり返すことによる書き込み回数
は、従来の１０⁷回から１０⁹回に向上させることができ
た。

【００２４】図３は、本発明の第２の実施例における強
誘電体薄膜を用いた電界効果型トランジスタを製造する
工程について説明する図である。

【００２５】図３において、３０はｎ型シリコン基板、
３１は厚さ５０００ÅのＬＯＣＯＳ分離領域、３２は厚
さ１０μｍのジルコン酸チタン酸鉛膜、３３は厚さ２０
００Åの白金膜、３４は厚さ１０μｍジルコン酸チタン
酸鉛膜よりなるゲート絶縁膜、３４’は厚さ２０００Å
の白金膜（バッファ膜）、３５は厚さ２０００Åの白金
よりなるゲート電極、３６は燐（Ｐ）を注入することに
よって形成したＰ型不純物層（ソース）、３６’は同じ
くＰ型不純物層（ドレイン）、３７は層間絶縁膜、３８
はアルミシリコン合金よりなる電極である。

【００２６】まず、図３（ａ）に示すように、ｎ型シリ
コン基板３０上に、通常の方法を用いて、厚さ５０００
ÅのＬＯＣＯＳ分離領域３１を形成した後、スパッタリ
ング法によって厚さ２０００Åの白金膜によるバッファ
膜３２’を堆積後、前記スパッタリング雰囲気であるア
ルゴンガスから大気にさらすことなく、前記アルゴン雰
囲気中において、９００℃３０分の熱処理後、同じくス
パッタ法によって、厚さ１０μｍのジルコン酸チタン酸
鉛膜３２と厚さ２０００Åの白金膜３３を堆積する。次
に、同図（ｂ）に示すように、ホトリソグラフィー及び
アルゴン逆スパッタリングによって、幅３μｍのゲート
絶縁膜３４（バッファ層３４’を含む）及びゲート電極
３５をパターニング形成する。その後、同図（ｃ）に示
すように燐を加速エネルギー７０ＫｅＶ：注入量１×１
０¹³cm^-2で注入した後、９００℃３０分のアニールを行
い不純物層３６，３６’を形成する。次に、同図（ｄ）
に示すように、層間絶縁膜３７及び電極３８を形成す
る。

【００２７】図２に、本発明の第１の実施例における強
誘電体薄膜の形成方法によって形成したゲート電極構造
を示す。

【００２８】以上、本発明第２の実施例によれば、予
め、形成する薄い導電体薄膜のバッファ膜は、熱処理に
よって結晶の成長が起こり、その時、成長速度の早い面
が、非常に、高い確率で優先的に表面に出現し配向す
る。したがって、薄い導電体薄膜の結晶粒の配向性をほ
ぼ一様に揃えることができる。このような、結晶面を持
った導電体薄膜上にゲート絶縁膜となる強誘電体薄膜を
堆積し、熱処理を行うと、前記導電体薄膜の結晶面を持
った結晶粒が、強誘電体を形成する結晶粒を導電体薄膜
の結晶の配向方向と同じ方向に優先的に配向させて成長
させるので、前記強誘電体薄膜の結晶粒も従来に比べ、
著しく結晶面方位が揃うため、熱処理によって、前記強
誘電体薄膜の結晶が成長する際、膜厚方向に複数個の結
晶粒界が形成されないため、分極、分極反転をくり返す
間にストレスによる機械的微小クラックは、発生しな
い。その結果、分極、分極反転をくり返すことによる書
き込み回数は、従来の１０⁷回から５×１０⁹回に向上さ
せることができた。

【００２９】なお、本発明の実施例では、形成方法とし
てスパッタ法としたが、ゾルゲール法やＣＶＤ法として
も良い。また、適用材料として強誘電体薄膜としたが、
高温超電導材料や金属材料としても、面方位の揃った良
好な特性の薄膜を形成することができる。

【００３０】

【発明の効果】以上説明したように本発明によれば、熱
処理によって、強誘電体薄膜の結晶が成長する際、膜厚
方向に複数個の結晶粒界が形成されないため、分極、分
極反転をくり返す間にストレスによる機械的微小クラッ
クは、発生しない。その結果、分極、分極反転をくり返
すことによる書き込み回数を向上させることができ、そ
の実用上の効果は大きい。

【図面の簡単な説明】

【図１】本発明の強誘電体薄膜の製造方法の第１の実施
例を説明する製造順工程図

【図２】本発明の強誘電体薄膜の製造方法で形成したゲ
ート電極構造図

【図３】本発明の強誘電体薄膜の製造方法の第２の実施
例を説明する製造順工程図

【図４】従来の強誘電体薄膜を用いた電界効果型トラン
ジスタの製造順工程図

【図５】従来の強誘電体薄膜のＰ−Ｅヒステリシス特性
を示す図

【図６】従来の方法により微小クラックが発生した所を
示す図

【符号の説明】

１０シリコン基板１１ＬＯＣＯＳ分離領域１２ジルコン酸チタン酸鉛膜１３白金膜１４ゲート絶縁膜１４’ バッファ膜１５ゲート電極１６ソース１６’ ドレイン１７層間絶縁膜１８電極

Claims

【特許請求の範囲】

【請求項１】半導体基板上に第１の強誘電体薄膜を堆積
する工程と、熱処理を行い、一様に前記第１の強誘電体
薄膜の結晶方位を揃える工程と、前記第１の強誘電体薄
膜上に第２の強誘電体薄膜を堆積する工程と、熱処理を
行い、前記第２の強誘電体薄膜の結晶方位を揃える工程
を含んでなる強誘電体薄膜の製造方法。
【請求項２】半導体基板上に導電体薄膜を堆積する工程
と、熱処理を行い、一様に前記導電体薄膜の結晶方位を
揃える工程と、前記導電体薄膜上に強誘電体薄膜を堆積
する工程と、熱処理によって、前記強誘電体薄膜の結晶
方位を揃える工程を含んでなる強誘電体薄膜の製造方
法。
【請求項３】半導体基板上に第１の強誘電体薄膜を堆積
する工程と、前記第１の強誘電体薄膜を所定の雰囲気中
で熱処理を行い、一様に前記第１の強誘電体薄膜の結晶
方位を揃える工程と、前記所定の雰囲気より大気にさら
すことなく、前記強誘電体薄膜上に強誘電体薄膜を堆積
する工程と、熱処理によって、前記強誘電体薄膜の結晶
方位を揃える工程を含んでなる強誘電体薄膜の製造方
法。
【請求項４】半導体基板上に導電体薄膜を堆積する工程
と、前記導電体薄膜を所定の雰囲気中で熱処理を行い、
一様に前記導電体薄膜の結晶方位を揃える工程と、前記
所定の雰囲気より大気にさらすことなく、前記導電体薄
膜上に強誘電体薄膜を堆積する工程と、熱処理によって
前記強誘電体薄膜の結晶方位を揃える工程を含んでなる
強誘電体薄膜の製造方法。
【請求項５】導電体薄膜が白金を含む多層膜であること
を特徴とする特許請求の範囲第２項記載の強誘電体薄膜
の製造方法。