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JPH05243584A - コンプリメンタリｂｉｃｍｏｓプロセスにおいて、ｅｅｐｒｏｍメモリを備えた絶縁垂直ｐｎｐトランジスタを製造する方法 - Google Patents

コンプリメンタリｂｉｃｍｏｓプロセスにおいて、ｅｅｐｒｏｍメモリを備えた絶縁垂直ｐｎｐトランジスタを製造する方法

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Publication number
JPH05243584A
JPH05243584A JP4222668A JP22266892A JPH05243584A JP H05243584 A JPH05243584 A JP H05243584A JP 4222668 A JP4222668 A JP 4222668A JP 22266892 A JP22266892 A JP 22266892A JP H05243584 A JPH05243584 A JP H05243584A
Authority
JP
Japan
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transistor
buried layer
region
layer
base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP4222668A
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English (en)
Inventor
Ali B Icel
ビー イーチェル アリ
Omer L Akkan
エル アッカン オマー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
IGUZAA CORP
Exar Corp
Original Assignee
IGUZAA CORP
Exar Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by IGUZAA CORP, Exar Corp filed Critical IGUZAA CORP
Publication of JPH05243584A publication Critical patent/JPH05243584A/ja
Pending legal-status Critical Current

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  • Semiconductor Memories (AREA)
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Abstract

(57)【要約】 （修正有） 【目的】 ＥＥＰＲＯＭを備えた、コンプリメンタリＢ
ＩＣＭＯＳプロセスによる、改善された絶縁垂直ＰＮＰ
のための方法および装置。 【構成】 絶縁垂直ＰＮＰトランジスタはＰ−エピタキ
シャル層を有したＰ−基盤上に形成される。垂直ＰＮＰ
トランジスタのコレクタは絶縁のための、Ｐ基盤中に形
成されたＮ−埋設層および側壁上のＮ＋埋設層により絶
縁されている。このコレクタはＮ−層内に埋設されたＰ
＋層により形成される。次に、Ｐ−ＥＰＩ層が設置さ
れ、絶縁を完全にするために、Ｎ＋シンカはＮ＋埋設層
の方に下方に拡散される。垂直ＰＮＰのエミッタはＣＭ
ＯＳトランジスタのためのＰ＋ソース／ドレイン注入と
同じステップの間に形成される。ＥＰＩ層を設置する前
に基盤内のコレクタおよびその絶縁領域を形成すること
により、本プロセス内でエピタキシャル層が設置された
後でなされるＥＥＰＲＯＭの形成も行うことができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は主に半導体素子を製造す
る方法に関し、特にＢＩＣＭＯＣまたはバイポーラ技術
に関するものである。
【０００２】
【従来の技術】ＢＩＣＭＯＣまたはバイポーラ技術にお
いてＮＰＮトランジスタと互換性のある性能を備えたＰ
ＮＰトランジスタの普及はアナログおよびディジタル回
路の設計の多大な効果をもたらしている。オペアンプ
(OpAmps) の帯域幅は通常、出力段によって制限され
る。レベル・シフトおよび出力段において高性能のＰＮ
Ｐを用いることによりOpAmps（特に容量性負荷を備えた
もの）の性能をかなり改善することが可能である。他の
アナログ回路のいくつかはフェーズ・ロック・ループ回
路、Ｄ／Ａコンバータ、電圧レギュレータ、高速コンパ
レータ、チャージ・ポンプ回路およびビデオ増幅器など
のコンプリメンタリＮＰＮおよびＰＮＰトランジスタの
恩恵を受けている。ディジタル回路においては、ＰＮＰ
およびＮＰＮのトランジスタの両者とも切替のプル・ア
ップ (pull-up)およびプル・ダウン(pull-down) の段の
間に関わっているので、素子の速度が遅くなるほど、そ
の回路の性能を制限することとなる。その結果、ＮＰＮ
と互換性のある性能を有するＰＮＰトランジスタを使用
することによって回路全体の性能をかなり改善するであ
ろう。コンプリメンタリＢＩＣＭＯＳ技術の他の利用例
は電源電圧の低減を図るために従来のＢＩＣＭＯＣを上
回る性能を有したフル・スイング (full swing）のＢＩ
ＣＭＯ論理回路である。
【０００３】
【発明が解決しようとする課題】従来のプロセスにおい
ては、唯一の利用可能なＰＮＰトランジスタはラテラル
(lateral) ＰＮＰおよび共通コレクタ基盤のＰＮＰであ
る。比較的広い帯域幅を有し、その結果、ラテラルＰＮ
Ｐトランジスタのカットオフ周波数がより低くなること
により、高性能回路の設計において制限をもたらすこと
となる。他方、基盤ＰＮＰが比較的より高いカットオフ
周波数を呈するとしても、基盤ＰＮＰは共通コレクタ素
子であるという問題があり、特定の用途に限定されてい
る。
【０００４】したがって、高性能ＮＰＮトランジスタを
備えた同じＢＩＣＭＯＳまたはバイポーラ・プロセスの
中に、大電力駆動能力を有した高速絶縁垂直ＰＮＰトラ
ンジスタを組み込むという努力は充分に意味がある。他
方、単一のチップ上にアナログ・ディジタルおよびプロ
グラマブル・メモリ機能を組み合わせることはシステム
・レベルの応用例にとっては必要とされることである。
更なる要件は同一のチップ内における低電圧素子と高電
圧素子との組み合わせである。このようなタイプの複合
素子の利用可能性により単一のチップ上に１つの完全な
システムの集積化が可能となる。
【０００５】先行技術において、ＮＰＮ、ラテラルＰＮ
Ｐ、および基盤ＰＮＰトランジスタと同時にコンプリメ
ンタリＭＯＳ（ＣＭＯＳ）トランジスタを形成する方法
がよく知られている。ＣＭＯＳトランジスタと同じプロ
セスにおいて、コンプリメンタリＮＰＮおよびＰＮＰト
ランジスタを形成する方法もいくつか知られている。し
かしながら、バイポーラ技術から展開されるＢＩＣＭＯ
ＳまたはコンプリメンタリＢＩＣＭＯＳプロセスはより
性能の劣るＣＭＯＳであるという欠点がある。更には、
先行技術のコンプリメンタリＢＩＣＭＯＳプロセスは本
発明により提示されるほど素子の柔軟性、性能、および
多様性をもたらすものではない。
【０００６】以下は絶縁垂直ＰＮＰを有するコンプリメ
ンタリＢＩＣＭＯＳおよびコンプリメンタリ・バイポー
ラ技術に関する文献のリストである。 1. ケー・ソエジマ（ K. Soejima)、エー・シダ(A. Sh
ida)らによる「アナログ／ディジタルＡＳＩＣのための
６００MHz 垂直ＰＮＰトランジスタによるＢＩＣＭＯＳ
技術」ＩＥＥＥ ＪＳＳＣ，２５巻、１９９０年４月。 2. デー・デラング (D. deLang)、イー・ブラット (E.
Bladt)らによる「二重合シリコン (Dooble-Polysilico
n) Ｂi −ＣＭＯＳプロセスでの垂直ＰＮＰトランジス
タの集積化」１９８９年バイポーラ回路および技術会
議、ｐ．１９０、ミネソタ州、１９８９年。 3. ジェー・、ケンダル (J. Kendall) 、ビー・リオッ
クス (B. Rioox) 、エル・ボーボナ (L. Bourbonnais)
らによる「ＢＡＮＣＭＯＳ：２５Ｖアナログ・ディジタ
ルＢＩＣＭＯＳプロセス」１９９０年バイポーラ回路お
よび技術会議ｐ．８６、ミネソタ州、１９９０年。 4.エル・フッター (L. Hotter)、ジェー・トロゴロ(J.
Trogolo)による「融合バイポーラ／ＣＭＯＳ技術におけ
る垂直ＰＮＰ製造方法」米国特許第4,８８5,２４４号。 5. ケー・ラトナカーマー (K. RatnaKumar)による「絶
縁垂直ＰＮＰトランジスタを備えたコンプリメンタリＢ
ＩＣＭＯＳプロセス製造方法」米国特許第第5,０１1,７
８４号。 6. エス・マストロイアーニ (S. Mastroianni) による
「融合コンプリメンタリ・バイポーラおよびＭＯＳ手段
と方法」米国特許第4,８３0,９７３号。 7. デー・アル (D. Aull)、エー・スピレス (A. Spire
s)、ピー・ディビス(P.Davis)、エス・モイヤ (S. Moye
r) による「無変換トランクおよび加入者線ライン・イ
ンターフェースのための高電圧ＩＣ」ＩＥＥＥ ＪＳＳ
Ｃ．第１６巻、１９８１年８月。 8. テー・キッカワ (T. Kikkawa) 、テー・スガヌマ
(T. Suganuma)らによる「アナログ集積回路のための新
しいコンプリメンタリ・トランジスタ構造」ＩＥＤＭ−
８０，ｐ．６５、１９８０年。 9. エー・フェイゲンソン (A. Feygenson) らによる
「ＣＢＩＣ−Ｖ、新規な超高速コンプリメンタリ・シリ
コン・バイポーラＩＣプロセス」１９８９年バイポーラ
回路および技術会議、Ｐ．１７３、ミネソタ州、１９８
９年。
【０００７】
【問題点を解決するための手段】本発明はＥＥＰＲＯＭ
メモリを備えたコンプリメンタリＢＩＣＭＯＳプロセス
における改善された絶縁垂直ＰＮＰのための方法および
装置を提供するものである。絶縁垂直ＰＮＰトランジス
タはＰ−エピタキシャル（ＥＰＩ）層を有したＰ−基盤
上に形成される。垂直ＰＮＰトランジスタのコレクタは
絶縁のためにＰ基盤中に形成されたＮ−埋設層および側
壁上のＮ＋埋設層により絶縁されている。このコレクタ
はＮ−層中に埋設されたＰ＋層により形成される。した
がって、Ｐ−ＥＰＩ層が設置され、Ｎ＋シンカー (sink
er) は絶縁を完全にするためにＮ＋埋設層にまで下方に
拡散される。
【０００８】ＥＰＩ層を設置する前に、基盤中にコレク
タおよびその絶縁領域を形成することにより、本プロセ
スはエピタキシャル層が設置された後に行われるＥＥＰ
ＲＯＭの形成にも利用されうる。このように、垂直ＰＮ
Ｐトランジスタのための加熱ステップは後で形成される
ＥＥＰＲＯＭに影響を及ばさないだろう。更に、垂直Ｐ
ＮＰトランジスタのＰコレクタの早期の形成により、Ｎ
−ベース層が注入されるときにおける柔軟性がもたらさ
れる。本プロセスの前終端においてＮベース層を早期に
注入することにより、高電圧ＰＮＰトランジスタの形成
のために、より深いベース接合の深さが得られうる。ま
た、低電圧トランジスタために、ベースは本プロセスの
後の方でも形成されうる。高電圧および低電圧トランジ
スタの両者が併存することにより同一チップ上でのＥＥ
ＰＲＯＭの集積化が実現されうる。また、垂直ＰＮＰコ
レクタを早期に形成することによりＮＰＮトランジスタ
の特性を最適化する際に柔軟性がもたらされる。垂直Ｐ
ＮＰトランジスタのエミッタはＣＭＯＳトランジスタの
ためのＰ＋ソース／ドレイン注入と同じステップの間に
形成される。
【０００９】また、本発明はＮ＋、Ｎ−およびＰ＋の埋
設層の形成のために、（ヒ素およびホウ素の）２つのド
ーパント種 (dopant species) のみしか使用していな
い。このように、本発明の３つのドーパント基を使用す
る先行技術のプロセスに比べ、よりよい製造性をもたら
す。一変形例においては、Ｐエピタキシャル破壊電圧に
対むる絶縁部分を改善するために、Ｎ＋シンカに加え
て、Ｎ−ウェル (well) の注入もこの絶縁部分におこな
われる。
【００１０】垂直ＰＮＰトランジスタのコレクタ・ベー
ス間の破壊電圧はＰＮＰトランジスタのＮベース層から
離間した、厚い領域酸化物の成長の前に、Ｐ型領域の注
入を行うことにより改善される。ポリ１ (Poly１）のＮ
ＭＯＳおよびＰＭＯＳの高電圧トランジスタはＥＥＰＲ
ＯＭのために必要とされる一方で、高速、低電圧のＮＭ
ＯＳおよびＰＭＯＳトランジスタは５Ｖのコンプリメン
タリＢＩＣＭＯＳの用途と共に用いられる。本発明のプ
ロセスは加熱ステップを追加するのみによりポリ２ (Po
ly２）トランジスタのための薄いゲート酸化物も生成す
るものである。
【００１１】なお、本願明細書において、「絶縁（isol
ation)」とは隣接する素子間の動作上の干渉を阻止する
意味に使用されている。
【００１２】
【実施例】本発明の本質および効果を充分に理解するた
めに、添付の図面を関連する以下の詳細な説明を参照し
て説明する。以下に開示され、クレームされる本発明は
ＥＥＰＲＯＭを備えた、改善されたコンプリメンタリＢ
ＩＣＭＯＳプロセスでの絶縁垂直ＰＮＰのための装置お
よび方法を記述するものである。本発明の絶縁垂直ＰＮ
Ｐは絶縁垂直ＮＰＮ、ラテラルＰＮＰ、基盤ＰＮＰ、異
なるゲート酸化物の厚さを有するＰチャネルおよびＮチ
ャネルの２つのタイプのＭＯＳトランジスタ、およびＥ
ＥＰＭＯＳメモリにより、Ｐ基盤上の共通Ｐ−エピタキ
シャル層上に形成される。絶縁垂直ＰＮＰのエミッタは
Ｐ＋ソース／ドレイン注入と同じステップの間に形成さ
れる。分離マスクおよびリン注入は垂直ＰＮＰのＮ−ベ
ースを形成するために用いられる。
【００１３】本発明に一方法において、Ｎ−ベース層は
より深いベース接合深度（0.８から1.０μｍ）および６
０から１４０のＨＦＥによりＶＣＢ＝−５Ｖで0.７から
1.２GHz の範囲のカットオフ周波数 fＴにより高いコレ
クタ・エミッタ間の破壊電圧（ＬＶＣＥＯ＞２５Ｖ）を
達成するために領域酸化の前のプロセスの前終端におて
形成される。
【００１４】Ｎ−ベース層を形成する第２の方法はソー
スおよびドレイン部分の形成の前のプロセスの後終端に
リンを注入することである。この方法により0.５から0.
６μｍの接合深度および５Ｖで用いるためのＬＶＣＥＯ
＞７Ｖというコレクタ・エミッタ間の破壊電圧により２
GHz より高い周波数 fＴにより鋭く浅いＮ−ベースの断
面が達成される。両方法は全く同じエミッタ、コレク
タ、および絶縁物の形成技術を用いる。Ｎ−ベース領域
へのＮ＋ソース−ドレイン注入はベース接合がＮ−ベー
ス形成の方法の両者のために行われているところの低抵
抗の外因性の (extrinsic)ベース領域を形成するために
用いられる。本発明により達成される性能はコンプリメ
ンタリＢＩＣＭＯＳプロセスのための先行技術( 参考文
献１〜５）中のこれまでに報告された結果よりも優れて
いる。
【００１５】垂直ＰＮＰは深いＮ＋シンカー、Ｎ−ウェ
ル (well) 、および垂直ＰＮＰセルの側壁上のＮ＋埋設
層によって他の素子から絶縁されている。また、Ｎ＋シ
ンカーおよびＮ＋埋設層の拡散は絶縁ＮＰＮトランジス
タのコレクタ抵抗を低減するためにも用いられる。底面
上のＰ基盤からの垂直ＰＮＰの絶縁はヒ素注入により形
成された低集中のＮ−埋設層を用いることにより成し遂
げられる。このＮ−埋設層は側壁上のＮ＋埋設層環 (ri
ngs)と融合される。Ｐ＋埋設層はＮ−埋設層領域にホウ
素を注入することにより形成される。Ｐ＋埋設層および
Ｐ−エピタキシャル層は垂直ＰＮＰ構造のコレクタを形
成する。Ｐ＋ソース／ドレイン注入は垂直ＰＮＰのため
のコレクタ接触を形成するためにＰ−エピタキシャル層
の中に行われる。また、垂直ＰＮＰのコレクタ抵抗を更
に低減するために、Ｐ＋埋設層に達する深いＰ＋拡散を
形成することも可能である。
【００１６】共通基盤上に形成される他の素子のタイプ
が以下に列記される。 1. Ｎ＋ソース−ドレイン（Ｓ／Ｄ）および／またはＮ
＋シンカー（Ｎ＋埋設層の達する深いＮ＋拡散）と接触
するＮ−ウェルおよびＮ＋埋設層からなるコレクタと、
Ｐ＋ソース−ドレイン注入により接触するＰ−基盤層か
らなるベースと、Ｎ＋Ｓ／Ｄの注入物および高電圧（Ｈ
Ｖ）注入物とからなるエミッタとを備えた絶縁垂直ＮＰ
Ｎ。 2. Ｐ＋ソース／ドレイン注入層からなるコレクタおよ
びエミッタと、Ｎ＋Ｓ／Ｄと接触するＮ−ウェルからな
るベースとを備えたラテラルＰＮＰ。また、Ｎ＋埋設層
がＰ−基盤に対する垂直ＰＮＰの寄生動作を抑えるため
に、Ｎ−ウェルの下に形成される。 3. Ｐ＋Ｓ／Ｄと接触するＰ−基盤からなるコレクタ
と、Ｎ＋Ｓ／Ｄと接触するＮ−ウェルからなるベース
と、Ｐ＋Ｓ／Ｄ注入物からなるエミッタとを備えた基盤
ＰＮＰ。 4. 異なるタイプのＮＭＯＳおよびＰＭＯＳトランジス
タはＥＥＰＲＯＭを備えたモジュラ・コンプリメンタリ
ＢＩＣＭＯＳプロセス（以下、Ｅ2 ＣＢＩＣＭＯＳと称
す）と同時にもたらされうる。 ａ）ＮＭＯＳ素子のための２１Ｖ以上の破壊電圧および
ＰＭＯＳ素子のための１９Ｖ以上の破壊電圧のＥＥＰＲ
ＯＭの区画内と同様に、１５Ｖの高電圧の用途のために
用いられる、７００から８００Åの範囲の厚さの厚いゲ
ート酸化物を有してポリ１ＮＭＯＳおよびＰＭＯＳトラ
ンジスタ。 ｂ）５Ｖの高速ディジタル用途および／または低電圧の
アナログ用途のために用いられる３００Å程度の薄いゲ
ート酸化物を有したポリ２ＮＭＯＳおよびＰＭＯＳトラ
ンジスタ。
【００１７】ＥＥＰＲＯＭとして使用するためにはポリ
１トランジスタのような高電圧素子の集積化を必要とす
る。ＥＥＰＲＯＭなしの５ＶのコンプリメンタリＢＩＣ
ＭＯＳのためには、ポリ２トランジスタのみがチャネル
の長さをより短くできるという効果を伴って用いられる
だろう。ポリ１トランジスタの形成のためには核となる
プロセスに加熱ステップを付加することなしにスレッシ
ュホールド注入およびマスクのステップのみが必要とさ
れる。この核となるプロセスとはほとんどの一般的なプ
ロセス・フローから取り出されうるプロセスの全ての変
形例に共通な全てのステップを有するプロセスとして定
義されうる。他方、ポリ２トランジスタの形成のために
は薄いゲート酸化を行う余分な加熱ステップが必要とさ
れる。この付加的なステップは他の素子の特性に無視で
きるほどの影響しか与えない。ポリ１およびポリ２の素
子のＰ＋Ｓ／Ｄ領域は同時に形成される。また、Ｎ＋Ｓ
／Ｄ領域のためのヒ素注入はポリ１およびポリ２のＮＭ
ＯＳトランジスタの両者に共通である。また、ポリ１Ｎ
ＭＯＳトランジスタのＳ／Ｄ領域は破壊および高温キャ
リア効果を改善するように二重拡散構造を形成するため
に、Ｎ−リンの過注入を受ける。同じリン注入は接合下
での接合スパイキング (spiking)を防止するためにポリ
２ＮＭＯＳトランジスタのＳ／Ｄ領域に部分的に行われ
る。後述するように、このＮ−リン注入は同時に垂直Ｐ
ＮＰのＮ−ベースを形成するように最適化され得、これ
により、Ｎ−ベース層のためのマスクおよび注入を別個
に行うことなしに済ませることができる。 5. 付加的なステップとしてポリ１の設置およびトンネ
ル (tunnel) 酸化の前にトンネル注入を必要とするＥＥ
ＰＲＯＭメモリ。トンネル酸化物はフローティング・ゲ
ートへの電子の通り抜け (tunneling)が起きる小さい窓
(window) において成長した１００オームストロング程
度の薄い酸化物である。更に２つのマスクがＥＥＰＲＯ
Ｍのメモリの形成のために必要とされる。 6. 高品質の酸化物／窒化物／酸化物誘電体により分離
されるポリ(poly)の２層によって形成される高精細イン
ターポリ (inter poly) キャパシタ。 7. 注入されたＰ−ベース、Ｎ−ウェル、Ｐ＋、Ｎ＋お
よびＮ−ベースの抵抗および薄いフィルム・タイプのポ
リ１およびポリ２の抵抗もまた同じプロセスにより製造
されうる。追加のマスクにより、良好な整合特性を有す
る高い値の抵抗を必要とするアナログ用途のために用い
られる（２Ｋオーム／平方のオーダーの）高シート抵抗
を備えたポリ２抵抗を形成することも可能である。
【００１８】本発明のより好ましい実施例の目的は高精
細のインターポリ・キャパシタおよび２層のポリシリコ
ンおよび２層の金属内部接続を有した様々な注入ポリ抵
抗を伴って、１つの共通基盤上のコンプリメンタリ・バ
イポーラと、コンプリメンタリＭＯＳトランジスタと、
ＥＥＰＲＯＭメモリとを組み合わせる改善された手段お
よび方法を提供することである。このタイプの技術は高
度の混合信号の特定用途集積回路（ＡＳＩＣ）の設計の
キーとなる。しかしながら、異なるタイプの素子が全
て、同時に存在することは本発明にとって必要ではな
い。本垂直ＰＮＰはａ）コンプリメンタリ・バイポーラ
・プロセス中にバイポーラ素子のみの場合、ｂ）ＥＥＰ
ＲＯＭを伴うことなくコンプリメンタリ・ＢＩＣＭＯＳ
プロセス中にＣＭＯＳおよびバイポーラの両者の場合、
またはｃ）ＥＥＰＲＯＭを伴ったコンプリメンタリＢＩ
ＣＭＯＳプロセス中のＣＭＯＳおよびバイポーラの場合
に用いられうる。この垂直ＰＮＰの形成のために必要と
されるステップは異なるプロセスのためのステップと同
じである。モジュラ・プロセス構造により、回路設計者
は用途の要件に合致するように異なる素子の最適な組み
合わせを選択することができる。本発明のモジュラ構造
は異なる素子の形成において共通のプロセス・ステップ
を用いることにより達成されている。更なる加熱ステッ
プはそれらが他の素子の特性に影響を及ぼさないように
プロセスの始めに行われている。本素子のほとんどはマ
スキングおよびイオン注入技術により形成される。注入
された基は共通の加熱ステップにより焼きなましされる
(annealed)。
【００１９】図１は絶縁垂直ＮＰＮトランジスタ６６お
よびラテラルＰＮＰトランジスタ６７の断面図である。
注入され拡散されたＮ−ウェル層１３はＮＰＮトランジ
スタ６６の接続子１８に接続されたコレクタおよびラテ
ラルＰＮＰトランジスタ６７の接続子２２に接続された
ベースを形成する。同じＮ−ウェル層１３はポリ１ＰＭ
ＯＳトランジスタ６９、ポリ２ＰＭＯＳトランジスタ７
２、ＮＰＮトランジスタ６６、およびラテラルＰＮＰト
ランジスタ６７に共通である。また、Ｎ−ウェル層１３
は図示されていない通常の基盤ＰＮＰのベースも形成す
る。ヒ素が注入されたＮ＋埋設層１２はＮＰＮトランジ
スタ６６のＮ−ウェル１３の下に形成される。Ｎ＋埋設
層１２およびＮ＋ソース／ドレイン注入物２０に達する
深いＮ＋シンカー拡散１９はＮＰＮトランジスタ６６の
コレクタ抵抗を低減するためにＮ−ウェル１３の内部に
形成される。ＮＰＮトランジスタ６６のコレクタの下の
Ｎ＋埋設層１２の形成はＰ型エミッタとして作用するＮ
ＰＮトランジスタ６６のＰ−ベース１４、Ｎ−型ベース
として作用するＮ−ウェル１３、およびコレクタとして
作用するＰ−基盤１１により形成される寄生的なＰＮＰ
トランジスタを抑圧するために必要とされる。ＮＰＮト
ランジスタ６６が飽和するときに、この寄生的なＰＮＰ
は活動を開始する。Ｎ＋埋設層が存在しないと、この寄
生的なＰＮＰが動作状態になることにより、ＮＰＮトラ
ンジスタ６６の性能をかなり劣化させるかもしれない。
ＮＰＮトランジスタ６６の活性の、若しくは真性のベー
スは別個のＰ−ベース注入物１４により形成される。不
活性の、若しくは非真性のベース８０ａはベース接続子
８０のための低抵抗領域を形成するためのＰ−基盤層１
４へのＰ＋ソース−ドレイン注入物１５と同時に形成さ
れる。また、Ｐ＋ソース−ドレイン注入物１５はＮＰＮ
トランジスタ６６のベース抵抗を低減させるのにも役立
つ。ＮＰＮトランジスタ６６のＮ＋エミッタ１７はＮ＋
ソース／ドレイン注入物２０と同時に形成される。別個
のＰ−ベース注入物１４を用いることによりＮＰＮトラ
ンジスタ６６の特性の最適化する際の柔軟性が得られ
る。他方、参考文献４に提案されているようなＰ−ベー
ス注入物１４に代えてＰ＋ソース／ドレイン注入物１５
を用いることにより、ＰＭＯＳの特性をかなり改善しう
る。適度のベース・エミッタ間の破壊電圧とするため
に、Ｐ＋ソース／ドレインの集中度は低下されなければ
ならず、このことはＰＭＯＳ抵抗内の直列の抵抗性を増
加させることとなろう。さらに、Ｐ＋ソース／ドレイン
の接合深度はＰＭＯＳトランジスタの短かいチャネル動
作に逆に影響を及ぼすであろう適度な帯域幅を有するよ
うにより深くなければならない。
【００２０】また、Ｎ−シンカー１９、Ｎ＋ソース／ド
レイン注入物、およびＮ＋埋設層１２はラテラルＰＮＰ
６７のベース抵抗を低減させるために用いられる。ラテ
ラルＰＮＰのコレクタ接続子２３およびエミッタ接続子
２４に接続されるＰ＋領域１５は図２および３に示され
るＰ＋ソース／ドレイン注入物１５と同時に形成され
る。
【００２１】図２はポリ１のＮＭＯＳトランジスタ６８
およびＰＭＯＳトランジスタ６９、インターポリ・キャ
パシタ７０、およびＮ−ウェル抵抗７８の断面図である
７５０Å程度の厚いゲート酸化物７６が領域および防食
酸化ステップの後に成長する。この酸化物７６はポリ１
ＮＭＯＳトランジスタ６８およびＰＭＯＳトランジスタ
６９がＥ2 ＣＢＩＣＭＯＳプロセスのモジュール性を保
つために使われるか否かによらず常に成長させる。ポリ
１ＮＭＯＳトランジスタ６８のＮ＋ソース２６およびド
レイン２７は高電圧動作のための二重拡散ドレイン構造
を形成するために、Ｎ＋ソース／ドレイン・ヒ素注入物
２０およびＮ−リン注入物２５により形成される。同じ
プロセス・フロー内でポリ１（図２）およびポリ２ＣＭ
ＯＳ素子（図３) の両者を形成する場合、図２中のポリ
２ＮＭＯＳトランジスタ７１のＮ＋ソース３３およびド
レイン３４の接触領域の下方のみに選択的にＮ−リン２
５を注入するためにマスクが必要とされる。図２中のポ
リ２ＮＭＯＳトランジスタ７１はより浅いＮ＋ソース／
ドレイン領域および３００Å程度のより薄いゲート酸化
物７７を有しており、高速低電圧の用途のために用いら
れうる。
【００２２】ポリ１ＰＭＯＳトランジスタ６９（図２）
およびポリ２ＰＭＯＳトランジスタ７２（図３）の両者
とも同じＮ−ウェル１３内に同じＰ＋ソース／ドレイン
注入物１５を伴って形成される。ポリ１ＰＭＯＳ６９
（図１）トランジスタとポリ２ＰＭＯＳ７２（図３）ト
ランジスタとの間の唯一の差異はゲート酸化物の厚さで
ある。Ｎ＋埋設層１２はラッチ・アップ・イミュニティ
(latch-up immunity) を増加させるために両ＰＭＯＳト
ランジスタのＮ−ウェル１３の下方に形成される。
【００２３】図４はＥＥＰＲＯＭメモリ・セル７５と同
一基盤内の、本発明による垂直ＰＮＰトランジスタ構造
７４の断面図である。ＥＥＰＲＯＭセル７５は制御ゲー
トとして用いられるポリ２領域３１およびフローティン
グ・ゲートとして用いられるポリ１領域４５を伴った二
重のポリ構造からなる。トンネル注入物４７は二重のポ
リ・スタック (poly stack) の下方で元々の１つのトラ
ンジスタを形成する。この元々のトランジスタは７５０
Åのゲート酸化物を有し、いかなるしきい値の注入物も
受けない。その結果、その元々のトランジスタは０Ｖ程
度のしきい値電圧を有する。この元々のトランジスタの
しきい値電圧はフローティング・ゲート４５内の電荷に
よって変調される。トンネル・ウィンドウ４６はトンネ
ル注入物４７の上方で開いており、１００から１１５Å
の範囲のトンネル酸化物の薄い層はウィンドウ４６内で
生長する。フローティング・ゲート４５への電子の通り
抜けはこのトンネル・ウィンドウ４５を通して起こる。
ポリ２領域３１およびフローティング・ゲートのポリ１
領域４５はインターポリ・キャパシタ７０（図２）の誘
電体としもて用いられる。高品質の酸化物／窒化物／酸
化物フィルムによって分離されている。コンプリメンタ
リＢＩＣＭＯＳプロセス内でのＥＥＰＲＯＭメモリ７５
の形成には２つのマスク、すなわち、１）トンネル注
入、２）トンネル・ウィンドウを必要とする。唯一の付
加的な加熱ステップは低温のステップであるトンネル酸
化である。
【００２４】図５は表１と関連してＮ＋埋設層１２に、
Ｎ−埋設層５０、およびＰ＋埋設層６３の形成に用いら
れるプロセスのステップを示している。Ｅ2 ＣＢＩＣＭ
ＯＳのために用いられる始めの物質はＰ−型のシリコン
基盤１１である。まず、薄いパッド (pad)酸化物を成長
させ（表１のステップ１）、Ｐ−基盤１１にホウ素が注
入される（ステップ２）。このＰ−型の注入の目的はＮ
＋埋設層１２の間で絶縁をもたらすために、Ｐ−基盤１
１の表面集中度を増加させることである。他方、Ｎ＋埋
設層１２の下方のドーパント集中度が平均的な基盤の集
中度近くにとどまるので、充分に高い集中度のＰ−基盤
がＮ＋埋設層１２間に絶縁をもたらすために用いられる
場合と比べ、Ｎ＋埋設層１２内でのＰ−基盤１１のキャ
パシタンスの改善が達成されうる。この改善は２０％以
上のオーダーのものでありうるが、エミッタ結合論理回
路（ＥＣＬ）などのいくつかの応用例において用いられ
るＮＰＮトランジスタ６６のコレクタ１８・基盤１１間
のキャパシタンス（ＣＣＳ）と低減するのに特に重要で
ある。
【００２５】ホウ素注入の後、厚いパッド酸化物５５を
成長させ（ステップ３）、Ｎ＋埋設層マスク（ステップ
４）がＮ−埋設層５０と同様にＮ＋埋設層１２を決める
のに用いられる。この厚いパッド酸化物５５はエッチン
グされ、薄いパッド酸化物５６を成長させる（ステップ
５）。第２のマスクはＮ−埋設層５０の領域を高分量の
Ｎ＋埋設層１２のヒ素５３注入（ステップ７、図５）か
ら保護するために用いられる（ステップ６）。この注入
５３は垂直ＰＮＰおよび全てのＮ＋埋設層１２の回わり
でＮ＋絶縁環１２を形成する。フォトレジスト５６スト
リップの後、Ｎ−埋設層５０を形成するために少ない分
量のヒ素の注入が一面に行われる（ステップ８）。ま
た、同じ注入７９はＮ＋埋設層１２を貫く。このＮ−埋
設層５０の目的は垂直ＰＮＰ７４を基盤１１から絶縁す
るためである（図４）。少ない分量のＮ−埋設層注入５
０を用いる理由は垂直ＰＮＰのコレクタ４１、４９とＮ
−埋設層５０との間の破壊電圧を高くするためである。
他方、垂直ＰＮＰの回わりで多い分量のＮ＋埋設層１２
の環を使用することにより、高い集中度のＮ＋埋設層１
２がＮ−埋設層５０より上方に拡散するにつれ、側壁上
での絶縁を確実ならしめる。
【００２６】本発明の先行技術（文献１〜９）との１つ
の違いはＮ−埋設層５０のためにリン注入に代えてヒ素
注入を用いることである。リンの拡散係数はヒ素より高
いので、エピタキシャル層への上方への拡散度およびプ
ロセスの蓄熱への感度はヒ素に比べ高くなるであろう。
これは蓄熱がいくらか変化するようなモジュラ・プロセ
スにおいて大きな欠点である。更に、エピタキシャル成
長の間に、ホウ素、ヒ素、およびリンなどの異なる３つ
の基が存在すると、エピタキシャル成長プロセスを進展
させる上で格別な努力が必要となる。本発明の高い集中
度および低い集中度のヒ素およびホウ素のみを用いてい
るので、Ｐ−エピタキシャル層１０の成長プロセスは垂
直ＰＮＰがなく、かつ、高均一なドーパント断面が再生
されるときと全く同じである。
【００２７】図５には部分的に周囲が酸化した状況下で
のＮ＋埋設層１２およびＮ−埋設層５０のドライブ・イ
ン (dorive-in)（ステップ９）後の断面図である。この
ドライブ・インの終わりのところで、１７００Å程度の
酸化物５９がＮ−埋設層５０の上部に形成される。次
に、逆極性の小形のＮ−埋設層マスク５３として生成さ
れるＰ＋埋設層マスク６１が図５に示されるように適用
される（ステップ１０）。Ｐ＋埋設層６２を形成するた
めに高エネルギーのホウ素注入６０が行われる（ステッ
プ１１）。ホウ素注入６０のエネルギーはエピタキシャ
ル成長の間のオートドーピング (auto doping)を防ぐた
めに、酸化物６２を通って基を貫き、シリコンの表面下
に注入ピーク (peak) を形成するために充分に高くなけ
ればならない。また、Ｐ＋埋設層４９はコレクタ４９と
絶縁領域４０（Ｎ＋シンカ１９および埋設層１２）との
間の破壊性の劣化を防ぐために、側壁上のＮ＋埋設層１
２から充分に離さなければならない。
【００２８】注入されたホウ素を活性化させ、Ｐ＋埋設
層６３を拡散するための熱によるなまし焼きの後、オー
トドーピングを防ぐために高い成長率により単一ウェハ
のエピタキシャル反応装置の中でＰ−型エピタキシャル
層１０を成長させる（ステップ１２）。単一ウェハのエ
ピタキシャル反応装置により、＋若しくは−２％または
それ以上のオーダーの優れた薄さの均一性を得ることも
可能である。図５はＰ−エピタキシャル１０の成長の後
の構造図である。
【００２９】図４に戻って、本発明の垂直ＰＮＰトラン
ジスタの形成について詳述する。Ｐ−型エピタキシャル
層１０の成長の後、Ｎ−ウェル１３が通常のＣＭＯＳプ
ロセスと同様にヒ素表面および拡散により形成される
（ステップ１３）。Ｎ＋埋設層１２まで届く、深いＮ＋
シンカ拡散１９が厚い領域酸化１６の成長の前に行われ
る（ステップ１４、１５）。Ｎ＋シンカ１９およびＮ＋
埋設層１２は垂直ＰＮＰトランジスタ７４の側壁絶縁を
形成する。また、Ｎ−ウェル１３の絶縁領域４０とＰ−
型エピタキシャル１０との間の破壊性を改善するため
に、Ｎ＋シンカ拡散より大きい大きさの側壁絶縁領域１
９、１２に注入されうる。しかしながら、（文献３）に
示されるように高い集中度のＮ＋シンカ拡散１９なしに
側壁絶縁中に低い集中度のＮ−ウェル層１３のみを用い
ると、垂直ＰＮＰの動作をかなり制限することとなりう
る。また、（文献１）に説明されるように、垂直ＰＮＰ
トランジスタは通常、主トランジスタに関連する２つの
寄生トランジスタを有している。１つはＮ−ベース５１
からなるエミッタと、Ｐ＋埋設層４９およびＰ−型エピ
タキシャル１０からなるベースと、Ｎ−埋設層５０、Ｎ
＋埋設層１２、およびＮ＋シンカ１９からなるコレクタ
とによる寄生ＮＰＮトランジスタである。２番目の寄生
トランジスタはＰ＋埋設層４９およびＰ−型エピタキシ
ャル１０からなるエミッタと、Ｎ−埋設層５０、Ｎ＋埋
設層１２、およびＮ＋シンカ１９からなるベースと、Ｐ
−基盤１１およびＰ−型エピタキシャル１０からなるコ
レクタとによるＰＮＰである。垂直ＰＮＰ７４が飽和す
ると、まず、寄生ＮＰＮトランジスタが動作状態にな
る。その結果、寄生トランジスタＮＰＮのコレクタ電流
が絶縁領域４０を介して流れ始める。絶縁領域４０の集
中度が低いと、この抵抗における電圧降下により、エミ
ッタ−ベース接合の順方向バイアスのため、寄生ＰＮＰ
トランジスタを動作状態にせしめる。これにより垂直Ｐ
ＮＰ７４の性能は更に劣化する。
【００３０】本発明において、リン注入によるＮ−ベー
ス層５１の形成のために２つのオプションがある。第１
のオプション（ステップ１６〜１９）は高電圧の垂直Ｐ
ＮＰ（ＬＶＣＥＯ＞２５Ｖ）とするためにＮ＋シンカ１
９拡散に続くＮ−ベース層５１の形成である。本プロセ
スにおいてＮ−ベース５１は早い段階で形成されるの
で、Ｎ−ベース接合は垂直ＰＮＰ７４がより高い電圧を
維持するのに充分に深いものである。第２のオプション
（ステップ３５〜３８）では、Ｎ−ベース５１接合の深
さおよびそれによるＰＮＰ７４の帯域幅は減らされた蓄
熱のため、第１のオプションと比べるとより浅く、狭い
ので、垂直ＰＮＰ７４をより低電圧（５Ｖ）で、高速と
するために、Ｎ＋ベース層５１はＮ＋ソース２６、３３
およびドレイン２７、３４のヒ素注入の前の本プロセス
・フローの後の方のステップにおいて形成される。この
オプションを用いると、同じ注入物２５が垂直ＰＮＰ７
４のＮ−ベース５１およびポリ１ＮＭＯＳトランジスタ
６８の二重拡散されたＮ＋ソース２６およびドレイン２
７を同時に形成するために用いることができ、１つのマ
スク層を節約するように、Ｎ−リン注入２５（図２）の
分量を最適化することも可能となる。
【００３１】Ｎ−ベース５１の両オプションとも真性の
ベース４２およびエミッタ４３の領域の各々の形成のた
めに、同じＮ＋ソース／ドレイン注入物２０およびＰ＋
ソース−ドレイン注入物１５を用いる。垂直ＮＰＮトラ
ンジスタ６６の動作電圧に互換性をもたせるために、Ｐ
−ベース注入層１４の形成においても同様な２つの選択
肢による方法がとられる。
【００３２】厚い領域酸化物１６の生長（ステップ２
２）の前に、Ｐ−型（ホウ素）の領域注入４８が寄生領
域のしきい値電圧を増加させるために行われる（ステッ
プ２１）。垂直ＰＮＰ７４の場合、領域注入層４８はコ
レクタ４１とベース４２との間の破壊電圧を改善するた
めにＮ−ベース層５１から離される。厚いゲート酸化物
および薄いゲート酸化物７６および７７の形成、しきい
値調整のための注入、ポリシリコン・ゲートおよびイン
ターポリ誘電体形成およびＥＥＰＲＯＭ７５のためのト
ンネル注入４７およびトンネル・ウィンドウ４６などの
プロセスの残りのステップは通常のＣＭＯＳプロセスと
類似の方法により行われる。
【００３３】
【発明の効果】先行技術に比べ、本発明は次の効果をも
たらす。 1. ＥＥＰＲＯＭを備えた、ＢＩＣＭＯＳプロセスによ
る、低および／または高維持電圧の高性能垂直ＰＮＰの
製造方法。 2. Ｎ＋、Ｎ−、およびＰ＋の埋設層の形成のために２
つのドーパント基（ヒ素、ホウ素）のみしか使用してい
ないので、先行技術の３つの基（ヒ素、リン、ホウ素）
に比べ、エピタキシャルの前処理およびエピタキシャル
処理を簡単にすることができ、よりよい製造性をもたら
す。 3. 素子の速度／性能を制限してしまう、先行技術にお
けるＮ−ウェル層の、垂直ＰＮＰのＮ−ベースとしての
使用法に比べ、別個のＮ−ベース・マスクおよび注入を
用いることにより、異なる動作電圧の範囲に対して最適
なＮ−ベース・ドーパント断面および接合深度を形成す
ることができる。 4. 垂直ＰＮＰの側壁絶縁のために、Ｎ−ウェル注入を
Ｎ＋シンカおよびＮ＋埋設層と組み合わせて用いてお
り、これにより、高いコレクタと絶縁物との間の破壊電
圧および絶縁層の低い抵抗性を同時に達成することがで
きる。絶縁層の低い抵抗性は前述のように寄生ＰＮＰの
活動を押さえるので役立つ。 5. モジュラ・プロセスを用いることによって、同一基
盤上に高いおよび／または低い電圧のＰＮＰおよびＮＰ
Ｎトランジスタ、ラテラルＰＮＰおよび基盤ＰＮＰトラ
ンジスタ、５つの異なるタイプの注入された抵抗、３つ
の異なるタイプの薄いフィルム抵抗、そして、ＥＥＰＲ
ＯＭメモリの組み合わせを集積化することができ、上述
の素子のいずれを付加／削除しても、所定のプロセス・
シーケンスを用いて形成された他の素子の電気特性に与
える影響はあったとしても最小限のものである。
【図面の簡単な説明】
【図１】図１は本発明の絶縁垂直ＮＰＮおよびラテラル
ＰＮＰトランジスタの実施例の断面図である。
【図２】図２は本発明のポリ１ＮＭＯＳおよびＰＭＯＳ
トランジスタ、インターポリ、キャパシタ、およびＮ−
ウェル抵抗の実施例の断面図である。
【図３】図３は本発明のポリ２ＮＭＯＳおよびＰＭＯＳ
トランジスタおよびＰ−ベース抵抗の実施例の断面図で
ある。
【図４】図４は本発明の同一基盤上の絶縁垂直ＰＮＰお
よびＥＥＰＲＯＭセルの実施例の断面図である。
【図５】図５は本発明のプロセスの前終端におけるＮ
＋、Ｎ−、およびＰ＋埋設層の形成の図である。 表 １ プロセス・フローの要約 開始ウェハ： Ｐ−型 ＜１００＞ プロセス・フロー： 1. パッド酸化（５００Å） 2. 一面のＰ−型注入 3. 厚い酸化物の成長 4. Ｎ＋埋設層（Ｂ／Ｌ）マスキング＋エッチ 5. 薄いパッド酸化物 6. Ｎ−Ｂ／Ｌマスキング 7. Ｎ＋Ｂ／Ｌ注入＋レジスト・ストリップ 8. Ｎ−Ｂ／Ｌ注入 9. 埋設層ドライブ 10. Ｐ＋Ｂ／Ｌマスキング 11. Ｐ＋Ｂ／Ｌ注入＋なまし焼き 12. Ｐ−エピタキシー 13. 〔Ｎ−ウェル形成ステップ〕 14. シンカーマスク＋エッチ 15. シンカー設置／拡散 16. Ｎ−ベース・マスク（オプション１、高電圧垂直Ｐ
ＮＰのため） 17. Ｎ−ベース注入（オプション１、高電圧垂直ＰＮＰ
のため） 18. Ｐ−ベース・マスク（オプション１、高電圧垂直Ｎ
ＰＮのため） 19. Ｐ−ベース注入（オプション１、高電圧垂直ＮＰＮ
のため） 20. 窒化物設置 21. 活性マスクおよびエッチ 22. 領域注入マスク＋領域 23. 〔領域酸化、ゲート酸化（ポリ１）、ＶＴ＆トンネ
ル注入〕 24. ポリ１設置 25. ポリ１ドーピング 26 〔インターポリ誘電体形成ステップ〕 27. ポリ１マスキング＋エッチ 28. ポリ１エッジ酸化 29. アレイ保護マスク＋エッチ（ポリ２トランジスタ・
オプションのためにだけ） 30. 第２ゲート酸化（３００Å、ポリ２トランジスタ・
オプションのためにだけ） 31. ポリ２ＶＴ注入（ポリ２トランジスタ・オプション
のためにだけ） 32. ポリ２設置＋ドーピング 33. ポリ２マスク＋エッチ 34. 前ソース／ドレイン酸化 35. Ｎ−ベース・マスク（オプション２、低電圧垂直Ｐ
ＮＰのために） 36. Ｎ−ベース注入（オプション２、低電圧垂直ＰＮＰ
のために） 37. Ｐ−ベース・マスク（オプション２、低電圧垂直Ｎ
ＰＮのために） 38. Ｐ−ベース注入（オプション２、低電圧垂直ＮＰＮ
のために） 39. なまし焼き (anneal) 40. Ｎ−リン注入マスク＋注入（二重拡散ポリ１ＮＭＯ
Ｓのために） 41. Ｎ＋Ｓ／Ｄ（Ａｓ７５）注入マスク＋注入 42. ポリ２酸化 43. Ｐ＋Ｓ／Ｄ注入マスク＋注入（ＢＦ２） 44. ＢＰＳＧ（ホウリンケイ酸ガラス）、金属加工、管
および表面処理ステップ工程終了
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 8728−4Ｍ Ｈ０１Ｌ 27/10 ４３４

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 Ｐ基盤上に垂直ＰＮＰトランジスタを形
    成するための方法であって、 前記Ｐ基盤中にＮ埋設層を形成し、 前記Ｎ埋設層中にＰ埋設層を形成し、 前記埋設層上の全体にかけてＰエピタキシャル層を生長
    させ、 前記Ｐ埋設層上の全体にかけてＮベース領域を注入し、 前記Ｎベース領域中にＰ領域を注入し、 前記埋設層および前記エピタキシャル層の形成の後、Ｅ
    ＥＰＲＯＭトランジスタを形成するステップを含む方
    法。
  2. 【請求項２】 領域酸化層を形成するステップを更に含
    み、前記ＰＮＰトランジスタのための前記Ｎベースおよ
    びＮＰＮトランジスタのためのＰベースは高電圧のＰＮ
    ＰおよびＮＰＮトランジスタとするために前記領域酸化
    物を形成する前に形成される請求項１に記載の方法。
  3. 【請求項３】 領域酸化層を形成するステップを更に含
    み、前記ＰＮＰトランジスタのための前記Ｎベースおよ
    びＮＰＮトランジスタのためのＰベースは低電圧のＰＮ
    ＰおよびＮＰＮトランジスタとするために前領域酸化層
    を形成した後で、かつ、ＭＯＳトランジスタのためのソ
    ースおよびドレイン領域の形成の前に形成される請求項
    １に記載の方法。
  4. 【請求項４】 低抵抗性の外因性のベース領域を形成す
    るために、Ｎ＋領域を前記Ｎベース領域に注入するステ
    ップを更に含み、前記Ｎ＋注入ステップはまたＮＭＯＳ
    トランジスタのソースおよびドレイン領域を形成する請
    求項１に記載の方法。
  5. 【請求項５】 前記ＰＮＰトランジスタのコレクタとし
    て前記Ｐエピタキシャル層のためのＰ＋接触領域を形成
    するためにＰ＋の注入を行うステップを更に含み、前記
    Ｐ＋注入ステップはまたＰＭＯＳトランジスタのための
    ソースおよびドレイン領域を形成する請求項１に記載の
    方法。
  6. 【請求項６】 前記Ｎベース領域を注入するステップは
    ＮＭＯＳトランジスタのソースおよびドレイン領域のた
    めのＮ−注入と同時に行われ、前記ソースおよびドレイ
    ン領域のための分離されたＮ＋注入は前記ＮＭＯＳトラ
    ンジスタのための二重拡散をなすよう行われる請求項１
    に記載の方法。
  7. 【請求項７】 前記埋設層および前記Ｐエピタキシャル
    層の形成の後、ＭＯＳトランジスタを形成するステップ
    を更に含む請求項１に記載の方法。
  8. 【請求項８】 前記ＭＯＳトランジスタは厚いゲート酸
    化物により形成された高電圧のポリ (Poly) １トランジ
    スタおよび薄いゲート酸化物により形成された低電圧の
    ポリ２トランジスタを含む請求項７に記載の方法。
  9. 【請求項９】 前記厚いゲート酸化物は前記薄いゲート
    酸化物の前に形成される請求項８に記載の方法。
  10. 【請求項１０】 Ｐ基盤上の垂直ＰＮＰトランジスタで
    あって、 前記Ｐ基盤内のＮ−埋設層と、 前記Ｎ埋設層内のＰ埋設層と、 前記埋設層上のＰエピタキシャル層と、 前記Ｎ−埋設層の回わりの周囲Ｎ＋埋設層と、 前記Ｎ＋埋設層に下に向かって延びる周囲Ｎ＋シンカー
    (Sinker) 領域と、 前記Ｐ埋設層上のＮベース領域と、 前記Ｎベース領域内のＰ領域とを含み、 前記Ｎ＋およびＮ−の領域の両者はヒ素注入により形成
    される垂直ＰＮＰトランジスタ。
  11. 【請求項１１】 前記エピタキシャル層内に形成された
    ＥＥＰＲＯＭを更に含む請求項１０に記載のトランジス
    タ。
  12. 【請求項１２】 低抵抗の外因性 (extrinsic)ベース領
    域を形成するために前記Ｎベース領域の中に延びるＮ＋
    領域を更に含む請求項１０に記載のトランジスタ。
  13. 【請求項１３】 前記ＰＮＰトランジスタのコレクタと
    して前記エピタキシャル層のためのＰ＋接触領域を更に
    含む請求項１０に記載のトランジスタ。
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