JPH0523647B2 - - Google Patents
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- JPH0523647B2 JPH0523647B2 JP60180215A JP18021585A JPH0523647B2 JP H0523647 B2 JPH0523647 B2 JP H0523647B2 JP 60180215 A JP60180215 A JP 60180215A JP 18021585 A JP18021585 A JP 18021585A JP H0523647 B2 JPH0523647 B2 JP H0523647B2
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- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
Description
〔発明の技術分野〕
この発明は、論理回路に係わるもので、特にラ
ツチ回路およびこのラツチ回路を用いたフリツプ
フロツプ回路に関する。 〔発明の技術的背景とその問題点〕 従来、ラツチ回路（Transperent Latch）は、
例えば第２１図ａに示すように構成されている。
すなわち、入力データDIは、クロツク信号φで
制御されるクロツクドインバータ１１の入力端Ｄ
に供給される。このクロツクドインバータ１１の
出力端には、インバータ１２の入力端が接続され
るとともに、クロツク信号で制御されるクロツ
クドインバータ１３の出力端が接続される。そし
て、上記インバータ１２の出力端と上記クロツク
ドインバータ１３の入力端とが接続され、上記イ
ンバータ１２の出力端Ｑからラツチ出力DOを得
るようになつている。第２１図ｂに、上記第２１
図ａの回路のブロツク図を示す。 第２２図は、上記第２１図ａに示したラツチ回
路を２段縦列接続して構成したマスタースレーブ
型のＤ型フリツプフロツプ回路を示している。第
２３図は、クロツク信号φ，でそれぞれ制御さ
れるクロツクドインバータ１４1，１４2と、イン
バータ１５1，１５2とを継続接続して構成したＤ
型フリツプフロツプ回路を示しており、上記第２
２図におけるクロツクドインバータ１３1，１３2
を除去したものである。上記第２２図および第２
３図に示したフリツプフロツプ回路は、第２４図
に示すようなブロツク図で表わされる。このよう
なＤ型フリツプフロツプ回路を、第２５図に示す
ように複数段継続接続するとシフトレジスタが構
成できる。第２５図において、各Ｄ型フリツプフ
ロツプ１６1，１６2…１６ｎは、クロツク信号φ
の立ち下がりで順次次段にデータをシフトする。 上述したように、ラツチ回路はフリツプフロツ
プ回路やシフトレジスタ等の基本回路となつてい
る。 ところで、上述したＤ型フリツプフロツプ回路
は、コンピユータのレジスタ等に広く使用されて
いるが、コンピユータの動作速度の高速化に伴な
つて、上記Ｄ型フリツプフロツプ回路の高速化も
望まれている。特に、パイプライン処理で動作す
るスーパーコンピユータのステージを形成するレ
ジスタなどに対してはこのような要求が強い。 しかし、上記のような構成では、上述したよう
な高速化に充分答えられない欠点がある。これ
は、上記ラツチ回路やフリツプフロツプ回路を構
成するクロツクドインバータに問題がある。以
下、これについて詳述する。クロツクドインバー
タは、第２６図に示すように電源VDDとVSS間に
直列接続されたＰチヤネル形MOSトランジスタ
Q1，Q2およびＮチヤネル型MOSトランジスタ
Q3，Q4から構成されている。上記MOSトランジ
スタQ1，Q4のゲートにはクロツク信号φ，が
それぞれ供給され、上記MOSトランジスタQ2，
Q3のゲートには、入力データDIが供給される。
そして、上記MOSトランジスタQ2とQ3との接続
点から出力データDOを得る。 上記のような構成のクロツクドインバータを用
いて前記第２２図や第２３図に示すようなＤ型フ
リツプフロツプを構成した場合、入力データDI
をラツチするためには、クロツク信号φが“１”
レベル（は“０”レベル）の期間内にクロツク
ドインバータ１１1あるいは１４1の出力ノード
N1，N2がインバータ１２1あるいは１５1の回路
しきい値VMにそれぞれ達する必要がある。この
ため、クロツク信号φ，の周波数を高くするの
には限界がある。また、ノードN1，N2の電位が
たとえ回路しきい値VMに達したとしても、各ノ
ードN1，N2が充分にプリチヤージあるいはデイ
スチヤージされないうちにクロツク信号φが
“０”レベルとなると、次段のゲートを駆動する
のに時間がかかり、動作速度の低下の原因とな
る。さらには、クロツクドインバータを構成する
Ｐチヤネル形のMOSトランジスタQ1，Q2のしき
い値電圧が製造プロセス上の原因や使用時におい
て設定値よりも低くなつた場合（例えば−0.8V
の設定値に対して−1.5V程度に低下）、Ｐチヤネ
ルMOSトランジスタQ1，Q2のドライブ能力が著
しく低下し、出力ノードを短時間で“１”レベル
にすることができず、動作速度の低下と信頼性の
低下を招く。 〔発明の目的〕 この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、高速動作が可
能であり、且つ動作マージンが広く高信頼性を有
するラツチ回路およびこのラツチ回路を用いたフ
リツプフロツプ回路を提供することである。 〔発明の概要〕 すなわち、この発明においては、上記の目的を
達成するために、第１の発明であるラツチ回路
は、第１のクロツクドゲートと、この第１クロツ
クドゲートの入力端に出力端が接続されるととも
に出力端に入力端が接続され、上記第１クロツク
ドゲートと同じクロツク信号によつて制御される
第２のクロツクドゲートと、制御信号によつて制
御され上記第１クロツクドゲートの入力端にデー
タを供給する第１のデータ転送ゲートと、上記制
御信号によつて制御され上記第２クロツクドゲー
トの入力端に上記データと逆相のデータを供給す
る第２のデータ転送ゲートとを具備し、上記第
２、第１のクロツクドゲートの出力端から互いに
逆相のラツチ出力を得ることを特徴とする。 第２の発明であるフリツプフロツプ回路は、第
１のクロツク信号で制御される第１のクロツクド
ゲートと、この第１クロツクドゲートの入力端に
出力端が接続されるとともに出力端に入力端が接
続され、上記第１のクロツク信号によつて制御さ
れる第２のクロツクドゲートと、第１の制御信号
によつて制御され上記第１クロツクドゲートの入
力端にデータを供給する第１のデータ転送ゲート
と、上記第１の制御信号によつて制御され上記第
２クロツクドゲートの入力端に上記データと逆相
のデータを供給する第２のデータ転送ゲートと、
第２のクロツク信号で制御される第３のクロツク
ドゲートと、この第３のクロツクドゲートの入力
端に出力端が接続されるとともに出力端に入力端
が接続され、上記第２のクロツク信号によつて制
御される第４のクロツクドゲートと、第２の制御
信号によつて制御され、上記第２のクロツクドゲ
ートの出力端から出力される第１のラツチ信号を
上記第３クロツクドゲートの入力端に供給する第
３のデータ転送ゲートと、上記第２の制御信号に
よつて制御され、上記第１のクロツクドゲートの
出力端から出力される第２のラツチ信号を上記第
４クロツクドゲートの入力端に供給する第４のデ
ータ転送ゲートとを具備し、上記第４、第３クロ
ツクドゲートの出力端から互いに逆相の出力を得
ることを特徴とする。 〔発明の実施例〕 以下、この発明の一実施例について図面を参照
して説明する。第１図ａは、ラツチ回路の構成例
を、第１図ｂはそのブロツク図をそれぞれ示して
いる。クロツク信号φで制御されるクロツクドイ
ンバータ（データ転送ゲート）１７1，１７2の入
力端にはそれぞれ、逆相のデータDI，が供給
される。上記クロツクドインバータ１７1，１７2
の出力端間には、クロツク信号で制御されるク
ロツクドインバータ（クロツクドゲート）１８1
の入、出力端がそれぞれ接続されるとともに、ク
ロツク信号で制御されるクロツクドインバータ
（クロツクドゲート）１８2出、入力端がそれぞれ
接続される。そして、上記クロツクドインバータ
１８1，１８2の入力端と出力端との接続点N3、
出力端と入力端との接続点N4からそれぞれラツ
チ出力信号DO，を得るようにして成る。 上記のような構成において、クロツクドインバ
ータ１８1，１８2はセンスアンプ回路を構成して
おり、クロツクドインバータ１７1，１７2を介し
て入力されたデータDI，を増幅するようにな
つている。今、クロツク信号φが“１”レベルに
なつたとすると、データDI，はクロツクドイ
ンバータ１７1，１７2をそれぞれ介してノード
N3，N4に供給される。そして、クロツク信号
が“１”レベルとなると、ノードN3，N4の電位
がクロツクドインバータ１８1，１８2により増幅
されてラツチされる。この際、何らかの原因によ
りクロツクドインバータ１７1，１７2の回路しき
い値VMに変動があつたとしても、ノードN3，N4
の電位の大小関係が正しければ、これらのノード
N3，N4は、クロツクドインバータ１８1，１８2
により直ちに正しい電位に補正される。例えば、
各クロツクドインバータ１７1，１７2，１８1，
１８2の回路しきい値VMを2.5Vとし、入力データ
DI＝“０”（0V）、DI＝“１”（5V）を与え、クロツ
ク信号φが“１”レベルから“０”レベルに変化
した時、ノードN3，N4の電位がそれぞれ1.5V、
1.0Vとなつたとしても、この電位はクロツクド
インバータ１８1，１８2により直ちに5V、0Vに
補正され、これらのノードN3，N4に接続された
ノードにデータを与えることができる。なお、ク
ロツク信号φが“０”レベルの時は、クロツクド
インバータ１８1，１８2によりノードN3，N4の
データがスタテイツクに保持される。 従つて、このような構成によれば、クロツクド
インバータ１７1，１７2の少なくともいずれか一
方が充分にデータDIあるいはDIを取り込めば、他
方が正常に動作せずその出力ノードの電位が次段
に接続されるゲートの回路しきい値VMに達しな
くても正常動作が行なえ、高い信頼性が得られ
る。また、クロツクドインバータ１７1，１７2の
出力が完全に定まらなくても、その大小関係が決
まれば良いので、動作速度の高速化も図れる。 第２図ないし第７図はそれぞれ、上記第１図ａ
におけるクロツクドインバータ１８1，１８2から
成るセンスアンプ回路を回路シユミレーシヨン
SPICEを用いてシユミレーシヨンした結果を示
している。このシユミレーシヨンでは、第８図に
示すように回路構成している。このような回路を
CMOS化し、Ｎチヤネル形MOSトランジスタの
チヤネル幅Wnとチヤネル長Lnとの比をWn／Ln
＝15／1.2、Ｐチヤネル形MOSトランジスタのチ
ヤネル幅Wpとチヤネル長Lpとの比をWp／Lp＝
22／1.5にそれぞれ設定している。第２図は、Ａ
（第１図におけるノードN3に対応）を5V、Ｂ（第
１図におけるノードN4に対応）を0Vに初期設定
した後、クロツク信号を与えた場合のシユミレ
ーシヨン結果を示している。同様に、第３図はＡ
＝4V、Ｂ＝1V、第４図はＡ＝3V、Ｂ＝2V、第
５図はＡ＝2.6V、Ｂ＝2.4V、第６図はＡ＝2V、
Ｂ＝1V、および第７図はＡ＝1V、Ｂ＝0Vにそれ
ぞれ初期設定した後、クロツク信号を与えてい
る。図示するように、たとえ入力された信号Ａ，
Ｂのレベルがインバータ１９1，１９2の回路しき
い値電圧VMより低くても、クロツクドインバー
タ１８1，１８2の増幅動作により、最終的には
A′＝0V、B′＝5Vに設定される。このように、与
えられるデータの一方が不完全な値でも充分に動
作可能である。 次に、第９図に示すように、第８図におけるク
ロツクドインバータ１８1に代えてインバータ２
０を設け、同様な回路シユミレーシヨンを行なつ
た。この結果を第１０図および第１１図に示す。
第１０図においては、Ａ＝2.5Vに設定しており、
第１１図ではＡ＝2Vに初期設定した後、クロツ
ク信号を供給している。図示するように、第９
図に示すような回路構成では、入力信号Ａが
2.5Vであればこの電位をクロツクドインバータ
１８2とインバータ２０とによつて5Vに補正でき
るが、入力信号Ａが2Vでは0Vとなつてしまい補
正が不可能である。これに対し、前記第８図の回
路では、第６図および第７図に示したように、入
力信号Ａが2Vおよび1Vの場合でもこれを5Vに補
正してラツチできる。 第１２図ａは、この発明の他の実施例を示して
いる。図において、前記第１図と同一構成部には
同じ符号を付してその詳細な説明は省略する。す
なわち、前記第１図におけるクロツクドインバー
タ１８2に代えて、クロツクドナンドゲート２１
を設けており、このクロツクドナンドゲート２１
にゼツト信号を供給することにより、セツト可
能にしている。第１２図ｂに上記第１２図ａのブ
ロツク図を示す。 このような構成においても基本的には前記第１
図ａの回路と同様な動作を行ない、同じ効果が得
られる。 なお、上記各実施例では、データ転送ゲートと
してクロツクドインバータ１７1，１７2を用いた
が、第１３図に示すようにトランスフアゲート２
２1，２２2を設けるとともに、ノードN3，N4に
インバータ２３1，２３2を設け、これらインバー
タ２３1，２３2の出力端からラツチ出力DO，DOを
得るようにしても良い。 第１４図は、この発明の他の実施例を示すもの
で、前記第１図ａに示したラツチ回路を２段縦続
接続してマスタースレーブ型のＤ型フリツプフロ
ツプを構成している。クロツク信号（第１の制御
信号）で制御されるクロツクドインバータ１７1，
１７2の入力端にはそれぞれ、逆相のデータDI，DI
が供給される。上記各クロツクドインバータ１７
１，１７2の出力端間には、クロツク信号で制御
されるクロツクドインバータ１８1の入力端およ
び出力端が接続されるとともに、クロツク信号
で制御されるクロツクドインバータ１８2の出力
端および入力端がそれぞれ接続される。上記クロ
ツクドインバータ１８1の入力端とクロツクドイ
ンバータ１８2の出力端との接続点（ノードN3）
には、クロツク信号（第２の制御信号）で制御
されるクロツクドインバータ１７3の入力端が接
続される。また、上記クロツクドインバータ１８
２の入力端とクロツクドインバータ１８1の出力端
との接続点（ノードN4）には、クロツク信号
で制御されるクロツクドインバータ１７4の入力
端が接続される。上記各クロツクドインバータ１
７3，１７4の出力端間には、クロツク信号φで制
御されるクロツクドインバータ１８3の入力端お
よび出力端が接続されるとともに、クロツク信号
φで制御されるクロツクドインバータ１８4の出
力端および入力端がそれぞれ接続される。そし
て、上記クロツクドインバータ１８3の入力端と
クロツクドインバータ１８4の出力端との接続点
（ノードN5）から出力信号DOを得、上記クロツ
クドインバータ１８4の入力端とクロツクドイン
バータ１８3の出力端との接続点（ノードN6）か
ら出力信号DOを得るようにして成る。 上記のような構成において、クロツクドインバ
ータ１７1，１７2および１８1，１８2から成るラ
ツチ回路と、クロツクドインバータ１７3，１７4
および１８1，１８2から成るラツチ回路はそれぞ
れ、前記第１図ａの回路と全く同じ動作を行な
う。従つて、各々のラツチ回路は高速動作が可能
で且つ高信頼性を有しており、このようなラツチ
回路を縦続接続して構成したフリツプフロツプ回
路も高速動作が可能であり、動作マージンが広く
高信頼性が得られる。 第１５図は、前記第１４図に示したフリツプフ
ロツプ回路に対して、前述した回路シユミレーシ
ヨンSPICEを用いて動作シユミレーシヨンを行
なつた結果を示している。ここでは、前記第１４
図の回路をCMOS化し、Ｎチヤネル形MOSトラ
ンジスタのチヤネル幅Wnとチヤネル長Lnとの比
をWn／Ln＝15／1.2、Ｐチヤネル形MOSトラン
ジスタのチヤネル幅Wpとチヤネル長Lpとの比を
Wp／Lp＝15／1.2にそれぞれ設定しており、ク
ロツク信号φは333.33MHz（周期3nsec）にして
いる。図示するように、クロツク信号φが高周波
数であつても充分に動作可能であることがわか
る。 第１６図は、前記第１４図に示したフリツプフ
ロツプ回路のブロツク図を示している。このフリ
ツプフロツプ回路２４を、第１７図に示すように
入力端Ｄ，と出力端Ｑ，を各々接続して複数
段（ｎ段）縦続接続し、各クロツク入力端CKに
同じクロツク信号φを供給すると、シフトレジス
タが構成できる。 なお、第１８図に示すように、前記第１４図に
示したフリツプフロツプ回路におけるノードN3，
N4とクロツクドインバータ１７3，１７4の入力
端間、およびノードN2，N6にそれぞれインバー
タ２５1〜２５4を設け、インバータ２５3，２５4
から出力信号DO，DOを得るようにしても前記第１
４図の回路と同様な動作を行ない同じ効果が得ら
れる。 第１９図は、この発明の他の実施例を示すもの
で、前記第１８図におけるデータ転送ゲートとし
てのクロツクドインバータ１７1，１７4に代え
て、トランスフアゲート２６1〜２６4をそれぞれ
設けたものである。この回路は、前記第１３図に
示したラツチ回路を２段縦続接続したものに相当
する。 第２０図は、フリツプフロツプ回路のさらに他
の構成例を示している。すなわち、前記各実施例
ではクロツク信号φ，を用いたが、第２０図に
示す回路ではクロツク信号φ1，1およびφ2，2
をそれぞれ用いており、回路構成は前記第１４図
と同じになつている。 前記第１９図および第２０図に示したような構
成でも、基本的には前記第１４図および第１８図
の回路と同様な動作を行ない同じ効果が得られる
のはもちろんである。 〔発明の効果〕 以上説明したようにこの発明によれば、高速動
作が可能であり、且つ動作マージンが広く高信頼
性を有するラツチ回路およびこのラツチ回路を用
いたフリツプフロツプ回路が得られる。
ツチ回路およびこのラツチ回路を用いたフリツプ
フロツプ回路に関する。 〔発明の技術的背景とその問題点〕 従来、ラツチ回路（Transperent Latch）は、
例えば第２１図ａに示すように構成されている。
すなわち、入力データDIは、クロツク信号φで
制御されるクロツクドインバータ１１の入力端Ｄ
に供給される。このクロツクドインバータ１１の
出力端には、インバータ１２の入力端が接続され
るとともに、クロツク信号で制御されるクロツ
クドインバータ１３の出力端が接続される。そし
て、上記インバータ１２の出力端と上記クロツク
ドインバータ１３の入力端とが接続され、上記イ
ンバータ１２の出力端Ｑからラツチ出力DOを得
るようになつている。第２１図ｂに、上記第２１
図ａの回路のブロツク図を示す。 第２２図は、上記第２１図ａに示したラツチ回
路を２段縦列接続して構成したマスタースレーブ
型のＤ型フリツプフロツプ回路を示している。第
２３図は、クロツク信号φ，でそれぞれ制御さ
れるクロツクドインバータ１４1，１４2と、イン
バータ１５1，１５2とを継続接続して構成したＤ
型フリツプフロツプ回路を示しており、上記第２
２図におけるクロツクドインバータ１３1，１３2
を除去したものである。上記第２２図および第２
３図に示したフリツプフロツプ回路は、第２４図
に示すようなブロツク図で表わされる。このよう
なＤ型フリツプフロツプ回路を、第２５図に示す
ように複数段継続接続するとシフトレジスタが構
成できる。第２５図において、各Ｄ型フリツプフ
ロツプ１６1，１６2…１６ｎは、クロツク信号φ
の立ち下がりで順次次段にデータをシフトする。 上述したように、ラツチ回路はフリツプフロツ
プ回路やシフトレジスタ等の基本回路となつてい
る。 ところで、上述したＤ型フリツプフロツプ回路
は、コンピユータのレジスタ等に広く使用されて
いるが、コンピユータの動作速度の高速化に伴な
つて、上記Ｄ型フリツプフロツプ回路の高速化も
望まれている。特に、パイプライン処理で動作す
るスーパーコンピユータのステージを形成するレ
ジスタなどに対してはこのような要求が強い。 しかし、上記のような構成では、上述したよう
な高速化に充分答えられない欠点がある。これ
は、上記ラツチ回路やフリツプフロツプ回路を構
成するクロツクドインバータに問題がある。以
下、これについて詳述する。クロツクドインバー
タは、第２６図に示すように電源VDDとVSS間に
直列接続されたＰチヤネル形MOSトランジスタ
Q1，Q2およびＮチヤネル型MOSトランジスタ
Q3，Q4から構成されている。上記MOSトランジ
スタQ1，Q4のゲートにはクロツク信号φ，が
それぞれ供給され、上記MOSトランジスタQ2，
Q3のゲートには、入力データDIが供給される。
そして、上記MOSトランジスタQ2とQ3との接続
点から出力データDOを得る。 上記のような構成のクロツクドインバータを用
いて前記第２２図や第２３図に示すようなＤ型フ
リツプフロツプを構成した場合、入力データDI
をラツチするためには、クロツク信号φが“１”
レベル（は“０”レベル）の期間内にクロツク
ドインバータ１１1あるいは１４1の出力ノード
N1，N2がインバータ１２1あるいは１５1の回路
しきい値VMにそれぞれ達する必要がある。この
ため、クロツク信号φ，の周波数を高くするの
には限界がある。また、ノードN1，N2の電位が
たとえ回路しきい値VMに達したとしても、各ノ
ードN1，N2が充分にプリチヤージあるいはデイ
スチヤージされないうちにクロツク信号φが
“０”レベルとなると、次段のゲートを駆動する
のに時間がかかり、動作速度の低下の原因とな
る。さらには、クロツクドインバータを構成する
Ｐチヤネル形のMOSトランジスタQ1，Q2のしき
い値電圧が製造プロセス上の原因や使用時におい
て設定値よりも低くなつた場合（例えば−0.8V
の設定値に対して−1.5V程度に低下）、Ｐチヤネ
ルMOSトランジスタQ1，Q2のドライブ能力が著
しく低下し、出力ノードを短時間で“１”レベル
にすることができず、動作速度の低下と信頼性の
低下を招く。 〔発明の目的〕 この発明は上記のような事情に鑑みてなされた
もので、その目的とするところは、高速動作が可
能であり、且つ動作マージンが広く高信頼性を有
するラツチ回路およびこのラツチ回路を用いたフ
リツプフロツプ回路を提供することである。 〔発明の概要〕 すなわち、この発明においては、上記の目的を
達成するために、第１の発明であるラツチ回路
は、第１のクロツクドゲートと、この第１クロツ
クドゲートの入力端に出力端が接続されるととも
に出力端に入力端が接続され、上記第１クロツク
ドゲートと同じクロツク信号によつて制御される
第２のクロツクドゲートと、制御信号によつて制
御され上記第１クロツクドゲートの入力端にデー
タを供給する第１のデータ転送ゲートと、上記制
御信号によつて制御され上記第２クロツクドゲー
トの入力端に上記データと逆相のデータを供給す
る第２のデータ転送ゲートとを具備し、上記第
２、第１のクロツクドゲートの出力端から互いに
逆相のラツチ出力を得ることを特徴とする。 第２の発明であるフリツプフロツプ回路は、第
１のクロツク信号で制御される第１のクロツクド
ゲートと、この第１クロツクドゲートの入力端に
出力端が接続されるとともに出力端に入力端が接
続され、上記第１のクロツク信号によつて制御さ
れる第２のクロツクドゲートと、第１の制御信号
によつて制御され上記第１クロツクドゲートの入
力端にデータを供給する第１のデータ転送ゲート
と、上記第１の制御信号によつて制御され上記第
２クロツクドゲートの入力端に上記データと逆相
のデータを供給する第２のデータ転送ゲートと、
第２のクロツク信号で制御される第３のクロツク
ドゲートと、この第３のクロツクドゲートの入力
端に出力端が接続されるとともに出力端に入力端
が接続され、上記第２のクロツク信号によつて制
御される第４のクロツクドゲートと、第２の制御
信号によつて制御され、上記第２のクロツクドゲ
ートの出力端から出力される第１のラツチ信号を
上記第３クロツクドゲートの入力端に供給する第
３のデータ転送ゲートと、上記第２の制御信号に
よつて制御され、上記第１のクロツクドゲートの
出力端から出力される第２のラツチ信号を上記第
４クロツクドゲートの入力端に供給する第４のデ
ータ転送ゲートとを具備し、上記第４、第３クロ
ツクドゲートの出力端から互いに逆相の出力を得
ることを特徴とする。 〔発明の実施例〕 以下、この発明の一実施例について図面を参照
して説明する。第１図ａは、ラツチ回路の構成例
を、第１図ｂはそのブロツク図をそれぞれ示して
いる。クロツク信号φで制御されるクロツクドイ
ンバータ（データ転送ゲート）１７1，１７2の入
力端にはそれぞれ、逆相のデータDI，が供給
される。上記クロツクドインバータ１７1，１７2
の出力端間には、クロツク信号で制御されるク
ロツクドインバータ（クロツクドゲート）１８1
の入、出力端がそれぞれ接続されるとともに、ク
ロツク信号で制御されるクロツクドインバータ
（クロツクドゲート）１８2出、入力端がそれぞれ
接続される。そして、上記クロツクドインバータ
１８1，１８2の入力端と出力端との接続点N3、
出力端と入力端との接続点N4からそれぞれラツ
チ出力信号DO，を得るようにして成る。 上記のような構成において、クロツクドインバ
ータ１８1，１８2はセンスアンプ回路を構成して
おり、クロツクドインバータ１７1，１７2を介し
て入力されたデータDI，を増幅するようにな
つている。今、クロツク信号φが“１”レベルに
なつたとすると、データDI，はクロツクドイ
ンバータ１７1，１７2をそれぞれ介してノード
N3，N4に供給される。そして、クロツク信号
が“１”レベルとなると、ノードN3，N4の電位
がクロツクドインバータ１８1，１８2により増幅
されてラツチされる。この際、何らかの原因によ
りクロツクドインバータ１７1，１７2の回路しき
い値VMに変動があつたとしても、ノードN3，N4
の電位の大小関係が正しければ、これらのノード
N3，N4は、クロツクドインバータ１８1，１８2
により直ちに正しい電位に補正される。例えば、
各クロツクドインバータ１７1，１７2，１８1，
１８2の回路しきい値VMを2.5Vとし、入力データ
DI＝“０”（0V）、DI＝“１”（5V）を与え、クロツ
ク信号φが“１”レベルから“０”レベルに変化
した時、ノードN3，N4の電位がそれぞれ1.5V、
1.0Vとなつたとしても、この電位はクロツクド
インバータ１８1，１８2により直ちに5V、0Vに
補正され、これらのノードN3，N4に接続された
ノードにデータを与えることができる。なお、ク
ロツク信号φが“０”レベルの時は、クロツクド
インバータ１８1，１８2によりノードN3，N4の
データがスタテイツクに保持される。 従つて、このような構成によれば、クロツクド
インバータ１７1，１７2の少なくともいずれか一
方が充分にデータDIあるいはDIを取り込めば、他
方が正常に動作せずその出力ノードの電位が次段
に接続されるゲートの回路しきい値VMに達しな
くても正常動作が行なえ、高い信頼性が得られ
る。また、クロツクドインバータ１７1，１７2の
出力が完全に定まらなくても、その大小関係が決
まれば良いので、動作速度の高速化も図れる。 第２図ないし第７図はそれぞれ、上記第１図ａ
におけるクロツクドインバータ１８1，１８2から
成るセンスアンプ回路を回路シユミレーシヨン
SPICEを用いてシユミレーシヨンした結果を示
している。このシユミレーシヨンでは、第８図に
示すように回路構成している。このような回路を
CMOS化し、Ｎチヤネル形MOSトランジスタの
チヤネル幅Wnとチヤネル長Lnとの比をWn／Ln
＝15／1.2、Ｐチヤネル形MOSトランジスタのチ
ヤネル幅Wpとチヤネル長Lpとの比をWp／Lp＝
22／1.5にそれぞれ設定している。第２図は、Ａ
（第１図におけるノードN3に対応）を5V、Ｂ（第
１図におけるノードN4に対応）を0Vに初期設定
した後、クロツク信号を与えた場合のシユミレ
ーシヨン結果を示している。同様に、第３図はＡ
＝4V、Ｂ＝1V、第４図はＡ＝3V、Ｂ＝2V、第
５図はＡ＝2.6V、Ｂ＝2.4V、第６図はＡ＝2V、
Ｂ＝1V、および第７図はＡ＝1V、Ｂ＝0Vにそれ
ぞれ初期設定した後、クロツク信号を与えてい
る。図示するように、たとえ入力された信号Ａ，
Ｂのレベルがインバータ１９1，１９2の回路しき
い値電圧VMより低くても、クロツクドインバー
タ１８1，１８2の増幅動作により、最終的には
A′＝0V、B′＝5Vに設定される。このように、与
えられるデータの一方が不完全な値でも充分に動
作可能である。 次に、第９図に示すように、第８図におけるク
ロツクドインバータ１８1に代えてインバータ２
０を設け、同様な回路シユミレーシヨンを行なつ
た。この結果を第１０図および第１１図に示す。
第１０図においては、Ａ＝2.5Vに設定しており、
第１１図ではＡ＝2Vに初期設定した後、クロツ
ク信号を供給している。図示するように、第９
図に示すような回路構成では、入力信号Ａが
2.5Vであればこの電位をクロツクドインバータ
１８2とインバータ２０とによつて5Vに補正でき
るが、入力信号Ａが2Vでは0Vとなつてしまい補
正が不可能である。これに対し、前記第８図の回
路では、第６図および第７図に示したように、入
力信号Ａが2Vおよび1Vの場合でもこれを5Vに補
正してラツチできる。 第１２図ａは、この発明の他の実施例を示して
いる。図において、前記第１図と同一構成部には
同じ符号を付してその詳細な説明は省略する。す
なわち、前記第１図におけるクロツクドインバー
タ１８2に代えて、クロツクドナンドゲート２１
を設けており、このクロツクドナンドゲート２１
にゼツト信号を供給することにより、セツト可
能にしている。第１２図ｂに上記第１２図ａのブ
ロツク図を示す。 このような構成においても基本的には前記第１
図ａの回路と同様な動作を行ない、同じ効果が得
られる。 なお、上記各実施例では、データ転送ゲートと
してクロツクドインバータ１７1，１７2を用いた
が、第１３図に示すようにトランスフアゲート２
２1，２２2を設けるとともに、ノードN3，N4に
インバータ２３1，２３2を設け、これらインバー
タ２３1，２３2の出力端からラツチ出力DO，DOを
得るようにしても良い。 第１４図は、この発明の他の実施例を示すもの
で、前記第１図ａに示したラツチ回路を２段縦続
接続してマスタースレーブ型のＤ型フリツプフロ
ツプを構成している。クロツク信号（第１の制御
信号）で制御されるクロツクドインバータ１７1，
１７2の入力端にはそれぞれ、逆相のデータDI，DI
が供給される。上記各クロツクドインバータ１７
１，１７2の出力端間には、クロツク信号で制御
されるクロツクドインバータ１８1の入力端およ
び出力端が接続されるとともに、クロツク信号
で制御されるクロツクドインバータ１８2の出力
端および入力端がそれぞれ接続される。上記クロ
ツクドインバータ１８1の入力端とクロツクドイ
ンバータ１８2の出力端との接続点（ノードN3）
には、クロツク信号（第２の制御信号）で制御
されるクロツクドインバータ１７3の入力端が接
続される。また、上記クロツクドインバータ１８
２の入力端とクロツクドインバータ１８1の出力端
との接続点（ノードN4）には、クロツク信号
で制御されるクロツクドインバータ１７4の入力
端が接続される。上記各クロツクドインバータ１
７3，１７4の出力端間には、クロツク信号φで制
御されるクロツクドインバータ１８3の入力端お
よび出力端が接続されるとともに、クロツク信号
φで制御されるクロツクドインバータ１８4の出
力端および入力端がそれぞれ接続される。そし
て、上記クロツクドインバータ１８3の入力端と
クロツクドインバータ１８4の出力端との接続点
（ノードN5）から出力信号DOを得、上記クロツ
クドインバータ１８4の入力端とクロツクドイン
バータ１８3の出力端との接続点（ノードN6）か
ら出力信号DOを得るようにして成る。 上記のような構成において、クロツクドインバ
ータ１７1，１７2および１８1，１８2から成るラ
ツチ回路と、クロツクドインバータ１７3，１７4
および１８1，１８2から成るラツチ回路はそれぞ
れ、前記第１図ａの回路と全く同じ動作を行な
う。従つて、各々のラツチ回路は高速動作が可能
で且つ高信頼性を有しており、このようなラツチ
回路を縦続接続して構成したフリツプフロツプ回
路も高速動作が可能であり、動作マージンが広く
高信頼性が得られる。 第１５図は、前記第１４図に示したフリツプフ
ロツプ回路に対して、前述した回路シユミレーシ
ヨンSPICEを用いて動作シユミレーシヨンを行
なつた結果を示している。ここでは、前記第１４
図の回路をCMOS化し、Ｎチヤネル形MOSトラ
ンジスタのチヤネル幅Wnとチヤネル長Lnとの比
をWn／Ln＝15／1.2、Ｐチヤネル形MOSトラン
ジスタのチヤネル幅Wpとチヤネル長Lpとの比を
Wp／Lp＝15／1.2にそれぞれ設定しており、ク
ロツク信号φは333.33MHz（周期3nsec）にして
いる。図示するように、クロツク信号φが高周波
数であつても充分に動作可能であることがわか
る。 第１６図は、前記第１４図に示したフリツプフ
ロツプ回路のブロツク図を示している。このフリ
ツプフロツプ回路２４を、第１７図に示すように
入力端Ｄ，と出力端Ｑ，を各々接続して複数
段（ｎ段）縦続接続し、各クロツク入力端CKに
同じクロツク信号φを供給すると、シフトレジス
タが構成できる。 なお、第１８図に示すように、前記第１４図に
示したフリツプフロツプ回路におけるノードN3，
N4とクロツクドインバータ１７3，１７4の入力
端間、およびノードN2，N6にそれぞれインバー
タ２５1〜２５4を設け、インバータ２５3，２５4
から出力信号DO，DOを得るようにしても前記第１
４図の回路と同様な動作を行ない同じ効果が得ら
れる。 第１９図は、この発明の他の実施例を示すもの
で、前記第１８図におけるデータ転送ゲートとし
てのクロツクドインバータ１７1，１７4に代え
て、トランスフアゲート２６1〜２６4をそれぞれ
設けたものである。この回路は、前記第１３図に
示したラツチ回路を２段縦続接続したものに相当
する。 第２０図は、フリツプフロツプ回路のさらに他
の構成例を示している。すなわち、前記各実施例
ではクロツク信号φ，を用いたが、第２０図に
示す回路ではクロツク信号φ1，1およびφ2，2
をそれぞれ用いており、回路構成は前記第１４図
と同じになつている。 前記第１９図および第２０図に示したような構
成でも、基本的には前記第１４図および第１８図
の回路と同様な動作を行ない同じ効果が得られる
のはもちろんである。 〔発明の効果〕 以上説明したようにこの発明によれば、高速動
作が可能であり、且つ動作マージンが広く高信頼
性を有するラツチ回路およびこのラツチ回路を用
いたフリツプフロツプ回路が得られる。
第１図はこの発明の一実施例に係わるラツチ回
路を示す図、第２図ないし第７図はそれぞれ上記
第１図の回路の動作を説明するために行なつたシ
ミユレーシヨン結果を示す図、第８図は上記第２
図ないし第７図のシユミレーションに用いた回路
を示す図、第１９図は別のシユミレーションに用
いた回路を示す図、第１０図および第１１図はそ
れぞれ上記第９図の回路におけるシユミレーショ
ン結果を示す図、第１２図および第１３図はそれ
ぞれこの発明の他の実施例に係わるラツチ回路を
示す図、第１４図は上記第１図のラツチ回路を用
いて構成したフリツプフロツプ回路を示す図、第
１５図は上記第１４図のフリツプフロツプ回路の
シユミレーション結果を示す図、第１６図は上記
第１４図のフリツプフロツプ回路のブロツク図、
第１７図は上記第１６図のフリツプフロツプ回路
を用いて構成したシフトレジスタを示す図、第１
８図ないし第２０図はそれぞれ上記第１４図のフ
リツプフロツプ回路の他の構成例を示す図、第２
１図は従来のラツチ回路を示す図、第２２図は上
記第２１図のラツチ回路を用いて構成した従来の
フリツプフロツプ回路を示す図、第２３図は従来
のフリツプフロツプ回路の他の構成例を示す図、
第２４図は上記第２２図および第２３図のフリツ
プフロツプ回路のブロツク図、第２５図は上記第
２４図のフリツプフロツプ回路を用いて構成した
シフトレジスタを示す図、第２６図はクロツクド
インバータの構成例を示す回路図である。 １８1，１８2…クロツクドインバータ（第１、
第２のクロツクドゲート）、…クロツク信号、
１７1，１７2…クロツクドインバータ（第１、第
２のデータ転送ゲート）、φ…クロツク信号（制
御信号）、DI，DI…入力データ、DO，DO…出力信
号。
路を示す図、第２図ないし第７図はそれぞれ上記
第１図の回路の動作を説明するために行なつたシ
ミユレーシヨン結果を示す図、第８図は上記第２
図ないし第７図のシユミレーションに用いた回路
を示す図、第１９図は別のシユミレーションに用
いた回路を示す図、第１０図および第１１図はそ
れぞれ上記第９図の回路におけるシユミレーショ
ン結果を示す図、第１２図および第１３図はそれ
ぞれこの発明の他の実施例に係わるラツチ回路を
示す図、第１４図は上記第１図のラツチ回路を用
いて構成したフリツプフロツプ回路を示す図、第
１５図は上記第１４図のフリツプフロツプ回路の
シユミレーション結果を示す図、第１６図は上記
第１４図のフリツプフロツプ回路のブロツク図、
第１７図は上記第１６図のフリツプフロツプ回路
を用いて構成したシフトレジスタを示す図、第１
８図ないし第２０図はそれぞれ上記第１４図のフ
リツプフロツプ回路の他の構成例を示す図、第２
１図は従来のラツチ回路を示す図、第２２図は上
記第２１図のラツチ回路を用いて構成した従来の
フリツプフロツプ回路を示す図、第２３図は従来
のフリツプフロツプ回路の他の構成例を示す図、
第２４図は上記第２２図および第２３図のフリツ
プフロツプ回路のブロツク図、第２５図は上記第
２４図のフリツプフロツプ回路を用いて構成した
シフトレジスタを示す図、第２６図はクロツクド
インバータの構成例を示す回路図である。 １８1，１８2…クロツクドインバータ（第１、
第２のクロツクドゲート）、…クロツク信号、
１７1，１７2…クロツクドインバータ（第１、第
２のデータ転送ゲート）、φ…クロツク信号（制
御信号）、DI，DI…入力データ、DO，DO…出力信
号。
Claims (1)
- 【特許請求の範囲】 １ 第１のクロツクドゲートと、この第１クロツ
クドゲートの入力端に出力端が接続されるととも
に出力端に入力端が接続され、上記第１クロツク
ドゲートと同じクロツク信号によつて制御される
第２のクロツクドゲートと、制御信号によつて制
御され上記第１クロツクドゲートの入力端にデー
タを供給する第１のデータ転送ゲートと、上記制
御信号によつて制御され上記第２クロツクドゲー
トの入力端に上記データと逆相のデータを供給す
る第２のデータ転送ゲートとを具備し、上記第
２、第１のクロツクドゲートの出力端から互いに
逆相のラツチ出力を得ることを特徴とするラツチ
回路。 ２ 前記第１、第２のクロツクドゲートはそれぞ
れ、クロツクドインバータから成ることを特徴と
する特許請求の範囲第１項記載のラツチ回路。 ３ 前記第１、第２のデータ転送ゲートはそれぞ
れ、クロツクドインバータから成ることを特徴と
する特許請求の範囲第１項記載のラツチ回路。 ４ 第１のクロツク信号で制御される第１のクロ
ツクドゲートと、この第１クロツクドゲートの入
力端に出力端が接続されるとともに出力端に入力
端が接続され、上記第１のクロツク信号によつて
制御される第２のクロツクドゲートと、第１の制
御信号によつて制御され上記第１クロツクドゲー
トの入力端にデータを供給する第１のデータ転送
ゲートと、上記第１の制御信号によつて制御され
上記第２クロツクドゲートの入力端に上記データ
と逆相のデータを供給する第２のデータ転送ゲー
トと、第２のクロツク信号で制御される第３のク
ロツクドゲートと、この第３のクロツクドゲート
の入力端に出力端が接続されるとともに出力端に
入力端が接続され、上記第２のクロツク信号によ
つて制御される第４のクロツクドゲートと、第２
の制御信号によつて制御され、上記第２のクロツ
クドゲートの出力端から出力される第１のラツチ
信号を上記第３クロツクドゲートの入力端に供給
する第３のデータ転送ゲートと、上記第２の制御
信号によつて制御され、上記第１のクロツクドゲ
ートの出力端から出力される第２のラツチ信号を
上記第４クロツクドゲートの入力端に供給する第
４のデータ転送ゲートとを具備し、上記第４、第
３のクロツクドゲートの出力端から互いに逆相の
出力を得ることを特徴とするフリツプフロツプ回
路。 ５ 前記第１ないし第４のクロツクドゲートはそ
れぞれ、クロツクドインバータから成ることを特
徴とする特許請求の範囲第４項記載のフリツプフ
ロツプ回路。 ６ 前記第１ないし第４のデータ転送ゲートはそ
れぞれ、クロツクドインバータから成ることを特
徴とする特許請求の範囲第４項記載のフリツプフ
ロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60180215A JPS6240816A (ja) | 1985-08-16 | 1985-08-16 | ラツチ回路およびこのラツチ回路を用いたフリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60180215A JPS6240816A (ja) | 1985-08-16 | 1985-08-16 | ラツチ回路およびこのラツチ回路を用いたフリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6240816A JPS6240816A (ja) | 1987-02-21 |
| JPH0523647B2 true JPH0523647B2 (ja) | 1993-04-05 |
Family
ID=16079413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60180215A Granted JPS6240816A (ja) | 1985-08-16 | 1985-08-16 | ラツチ回路およびこのラツチ回路を用いたフリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6240816A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248820A (ja) * | 1988-03-30 | 1989-10-04 | Oki Electric Ind Co Ltd | フリップフロップ回路 |
| DE10031084C2 (de) * | 1999-07-06 | 2003-06-12 | Fujitsu Ltd | Verriegelungsschaltung mit reduzierter Eingabe/Ausgabelast |
| DE10250866B4 (de) * | 2002-10-31 | 2009-01-02 | Qimonda Ag | D-Flipflop |
| JP5284211B2 (ja) | 2009-07-23 | 2013-09-11 | 株式会社東芝 | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59105713A (ja) * | 1982-12-10 | 1984-06-19 | Toshiba Corp | 多入力ラツチ回路 |
-
1985
- 1985-08-16 JP JP60180215A patent/JPS6240816A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6240816A (ja) | 1987-02-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |