[go: up one dir, main page]

JPH05218296A - ハイブリッドｉｃ - Google Patents

ハイブリッドｉｃ

Info

Publication number
JPH05218296A
JPH05218296A JP3315898A JP31589891A JPH05218296A JP H05218296 A JPH05218296 A JP H05218296A JP 3315898 A JP3315898 A JP 3315898A JP 31589891 A JP31589891 A JP 31589891A JP H05218296 A JPH05218296 A JP H05218296A
Authority
JP
Japan
Prior art keywords
substrate
heat dissipating
dissipating plate
glass epoxy
hybrid
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP3315898A
Other languages
English (en)
Inventor
Kazuharu Ishihama
和治 石浜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3315898A priority Critical patent/JPH05218296A/ja
Publication of JPH05218296A publication Critical patent/JPH05218296A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 【目的】ＬＣＣ型有機ハイブリッドＩＣに搭載した電力
素子の放熱効果を向上させる。 【構成】ガラスエポキシ基板１に設けた貫通孔内に金属
製の放熱板２を嵌込み、この放熱板２の上にパワートラ
ンジスタペレット４をマウントする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はハイブリッドＩＣに関
し、特に大電力素子を搭載する表面実装用のハイブリッ
ドＩＣに関する。
【０００２】
【従来の技術】従来のハイブリッドＩＣは、パワートラ
ンジスタ，サイリスタ等の大電力素子を搭載する手段と
してパワーミニモード形状またはＭＰ−３（ＳＣ−６
３）形状のもののコレクタフィンをセラミック基板上に
設けた厚膜導体層へ半田付けする事により、放熱をはか
る構造、もしくは、ペレットの状態でセラミック基板上
の厚膜導体層の上に直接高融点半田あるいは導電性接着
剤によりマウントした後、セラミック基板の裏面に放熱
板を貼り付ける構造を有していた。
【０００３】
【発明が解決しようとする課題】従来の高耐熱ガラスエ
ポキシ基板等の有機絶縁基板を用いるハイブリッドＩＣ
では、一般に熱抵抗は同一の厚さを有するセラミック基
板を用いた場合に比較すると２〜３倍程度となるため、
電力用素子やバイポーラＥＣＬ等の高速論理素子を搭載
する事には不向きであった。
【０００４】
【課題を解決するための手段】本発明のハイブリッドＩ
Ｃは、ＬＣＣ（Ｌｅａｄｌｅｓｓ Ｃｈｉｐ Ｃａｒｒ
ｉｅｒ）基板と呼ばれる外側面に外部端子を有する有機
絶縁基板の素子搭載部に貫通孔を設けて金属製の放熱板
を嵌込み、この放熱板上に半導体ペレットを搭載して構
成される。
【０００５】
【実施例】次に、本発明の実施例を図面を参照して説明
する。
【０００６】図１（ａ），（ｂ）は本発明の一実施例を
示す平面図及びＡ−Ａ′線断面図である。
【０００７】図１（ａ），（ｂ）に示すように、厚さ
１．２ｍｍの高耐熱のガラスエポキシ基板１の側面に
０．６ｍｍピッチにて８０個の外部端子８を設け、ガラ
スエポキシ基板１の素子搭載部に貫通孔を設け、この貫
通孔内に円錐台状の銅板にＮｉ−Ａｕめっきを施した放
熱板２を嵌込みＬＣＣ基板を構成する。
【０００８】このＬＣＣ基板の表面に導電性エポキシ接
着剤をディスペンサにより塗布した後、ＩＣペレット３
及びパワートランジスタペレット４を搭載してして熱硬
化させる。次に、ＩＣペレット３及びパワートランジス
タペレット４の電極とＬＣＣ基板上の配線との間をＡｕ
線５で接続しＬＣＣ基板上に設けた樹脂枠７内にチップ
コート剤６を塗布して硬化させ、ハイブリッドＩＣを構
成する。
【０００９】ここで、パワートランジスタペレット４は
放熱板２の上にマウントされており、パワートランジス
タのジャンクション部から放熱板２の裏面迄の熱抵抗
は、２℃／Ｗ以下で実現可能となり、放熱板２からの放
熱抵抗約４０℃／Ｗを加味して１Ｗ程度の電力損失が可
能となる。
【００１０】なお、放熱板２の上に複数の素子を搭載し
ても良い。
【００１１】
【発明の効果】以上説明したように本発明は、ガラスエ
ポキシ製ＬＣＣ基板に銅製の放熱板を内蔵させたことに
より、従前の約２００℃／Ｗの熱抵抗を約５０℃／Ｗ程
度まで押さえる事が可能となり、従来２００〜３００ｍ
Ｗ程度に押さえられていた許容損失を約１Ｗ程度まで向
上させる事が可能となった。また、従来の厚膜ハイブリ
ッドＩＣに比較して十分に薄型を保持したまま電力用素
子や高速用素子が搭載可能となりハイブリッドＩＣの応
用範囲をさらに広げることができる。
【図面の簡単な説明】
【図１】本発明の一実施例を示す平面図及びＡ−Ａ′線
断面図。
【符号の説明】
１ ガラスエポキシ基板 ２ 放熱板 ３ ＩＣペレット ４ パワートランジスタペレット ５ Ａｕ線 ６ チップコート剤 ７ 樹脂枠 ８ 外部端子

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 有機絶縁基板の一部に設けた貫通孔と、
    前記貫通孔内に嵌込んで設けた放熱板と、前記放熱板上
    にマウントした半導体ペレットとを含むことを特徴とす
    るハイブリッドＩＣ。
  2. 【請求項２】 放熱板が表面にＮｉ−Ａｕめっき層を設
    けた銅板からなる請求項１記載のハイブリッドＩＣ。
JP3315898A 1991-11-29 1991-11-29 ハイブリッドｉｃ Withdrawn JPH05218296A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3315898A JPH05218296A (ja) 1991-11-29 1991-11-29 ハイブリッドｉｃ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3315898A JPH05218296A (ja) 1991-11-29 1991-11-29 ハイブリッドｉｃ

Publications (1)

Publication Number Publication Date
JPH05218296A true JPH05218296A (ja) 1993-08-27

Family

ID=18070937

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3315898A Withdrawn JPH05218296A (ja) 1991-11-29 1991-11-29 ハイブリッドｉｃ

Country Status (1)

Country Link
JP (1) JPH05218296A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7612448B2 (en) 2004-12-13 2009-11-03 Daikin Industries, Ltd. Power module having a cooling device and semiconductor devices mounted on a resin substrate, method of producing same, and air conditioner

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7612448B2 (en) 2004-12-13 2009-11-03 Daikin Industries, Ltd. Power module having a cooling device and semiconductor devices mounted on a resin substrate, method of producing same, and air conditioner

Similar Documents

Publication Publication Date Title
JP3160496B2 (ja) ダイヤモンド放熱子を備えた集積回路パッケージ
JPH08500469A (ja) 多重チップ・モジュールを組み込んだ金属電子パッケージ
JP2590521B2 (ja) チップキャリア
JP2002057238A (ja) 集積回路パッケージ
JPH05218296A (ja) ハイブリッドｉｃ
JPH03174749A (ja) 半導体装置
US20060055029A1 (en) Integrated heatspreader for use in wire bonded ball grid array semiconductor packages
JPH07176664A (ja) 半導体装置およびその製造方法
JP3314574B2 (ja) 半導体装置の製造方法
JPH08274214A (ja) 半導体装置
JP2004087700A (ja) 半導体装置およびその製造方法
JPH09186272A (ja) 外部露出型ヒートシンクが付着された薄型ボールグリッドアレイ半導体パッケージ
JPH06132441A (ja) 樹脂封止型半導体装置及びその製造方法
JPS6066842A (ja) 半導体装置
JPH06252315A (ja) 半導体装置
JP2521624Y2 (ja) 半導体装置
JP2778790B2 (ja) 半導体装置の実装構造及び実装方法
KR100481926B1 (ko) 일반칩형반도체패키지및플립칩형반도체패키지와그제조방법
JPH0817974A (ja) 放熱構造を持つｂｇａ型ｌｓｉパッケージ
JPS60206673A (ja) サ−マルヘツド
JPH0685102A (ja) 半導体集積回路装置
JPH04179298A (ja) 混成集積回路装置
JPS59224149A (ja) 発熱電子素子の取付構造
JPH11163229A (ja) 半導体装置およびその製造方法
JPH0351992Y2 (ja)

Legal Events

Date Code Title Description
A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19990204