JPH05198181A - ランダムアクセスメモリおよび情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＲＡＭにて、任意アドレスでの特定ビットデ
ータの更新、または任意連続アドレス空間での全データ
の同一データ状態への更新を速やかに行うこと。 【構成】 ＲＡＭ外部からの情報にもとづき制御ブロッ
ク23では、通常のデータ書込／読出処理とは別に、メモ
リセル11ー1,11ー2、12ー1,12ー2の何れか１つを選択的にプ
リセット／リセットするか、またはアドレス0対応のセ
ル11ー1,11ー2、アドレス1対応のセル12ー1,12ー2の何れか一
方、あるいは双方を同時にプリセット／リセットするこ
とによって、特殊な処理を行う上でのデータ書換更新処
理性能の向上が図られるようにしたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路として構成さ
れたランダムアクセスメモリに係り、特に任意アドレス
での任意ビットが高速にプリセット／リセット可された
ランダムアクセスメモリ、あるいは連続したアドレスで
の全ビットが同時にプリセット／リセット可とされたラ
ンダムアクセスメモリ、更にはこれらランダムアクセス
メモリを主記憶メモリ、あるいはバッファメモリとして
具備してなる情報処理装置に関するものである。

【０００２】

【従来の技術】これまで、ランダムアクセスメモリ一般
については、「ＬＳＩによる論理設計」（奥川峻史著、
１９８７年、共立出版発行）の１４０〜１４４ページに
記載されているように、ランダムアクセスメモリに対し
ては、書込／読出モードを書込イネーブル信号によって
指定した上、アクセスアドレスを入力せしめることによ
って、そのアクセスアドレスにデータを書き込んだり、
そのアクセスアドレスからはデータが読み出されるよう
になっている。

【０００３】

【発明が解決しようとする課題】ところで、情報処理装
置一般においては各種の処理が行われているが、ランダ
ムアクセスメモリを計算機の主メモリとして使用する場
合、処理の種別如何によっては、任意の連続したアドレ
ス空間に亘ってその空間内での全アドレスでのデータを
プリセット／リセットしたり、あるいは特定のアドレス
での特定ビットデータをプリセット／リセットする処理
が頻繁に行われるものとなっている。このような処理が
頻繁に行われるものとしては、例えば画像処理が挙げら
れるが、そのような処理は可及的迅速に行われることが
処理能力の性能上、望ましいものとなっている。しかし
ながら、これまでのランダムアクセスメモリ一般では、
アドレス各々でのデータ、あるいは特定ビットデータの
更新は通常、プログラム処理によってアドレス単位に行
われているだけとなっている。即ち、あるアドレスでの
データをプリセット／リセットするには、書込データと
してのオール“１”／“０”をそのアドレスに書込むこ
とによって、初めてアドレスでのデータの更新が行われ
ているものである。したがって、任意の連続したアドレ
ス空間での全データをプリセット／リセットする必要が
ある場合には、これまでにあっては、書込アドレスを更
新しつつ書込アドレスに書込アクセスを行う必要があっ
たものである。書込アドレスの数が少ない場合は特に問
題は生じないが、アドレスの数が多い程に、書込処理に
要される時間は長くなるというものである。例えばメモ
リアドレス空間として、アドレス０〜１０２３のランダ
ムアクセスメモリを想定し、その全アドレスでのデータ
をリセットする場合には、１アドレス当りの書込サイク
ルが５００ｎｓとして、５１２μｓ（＝１０２４×５０
０ｎｓ）もの時間が要されるというものである。これが
ためにリアルタイム性処理が要求される場合には、それ
に対処し得ないでいるのが実情である。

【０００４】本発明の第１の目的は、任意アドレスでの
特定ビットデータを更新するに際して、その更新が通常
の書込処理によることなく速やかに行われるを可とした
ランダムアクセスメモリを供するにある。本発明の第２
の目的は、任意連続アドレス空間での全データをオール
“１”／“０”に更新するに際して、その更新が通常の
書込処理によることなく速やかに行われるを可としたラ
ンダムアクセスメモリを供するにある。本発明の第３の
目的は、外部からの切替要求に応じて、任意アドレスで
の特定ビットデータの更新、または任意連続アドレス空
間での全データのオール“１”／“０”への更新が通常
の書込処理によることなく速やかに行われるを可とした
ランダムアクセスメモリを供するにある。本発明の第４
の目的は、少なくともランダムアクセスメモリにおける
任意アドレスでの特定ビットデータの更新、または任意
連続アドレス空間での全データのオール“１”／“０”
への更新が通常の書込処理によることなく速やかに行わ
れるを可とした情報処理装置を供するにある。

【０００５】

【課題を解決するための手段】上記第１の目的は、集積
回路化構成のランダムアクセスメモリに、メモリセル各
々はプリセット可、リセット可として、外部からのプリ
セット／リセットされるべき任意アドレスでのビットア
ドレスにもとづき、該任意アドレスでのビットアドレス
対応のメモリセルに対し、プリセット／リセット信号を
発生する制御回路を内蔵せしめることで達成される。上
記第２の目的はまた、集積回路化構成のランダムアクセ
スメモリに、メモリセル各々はプリセット可、リセット
可として、外部からのプリセット／リセットされるべき
開始アドレスおよび終了アドレスにもとづき、該開始ア
ドレスから該終了アドレスまでの全メモリセルに対し、
プリセット／リセット信号を同時に発生する制御回路を
内蔵せしめることで達成される。更に上記第３の目的
は、集積回路化構成のランダムアクセスメモリに、メモ
リセル各々はプリセット可、リセット可として、外部か
らのプリセット／リセットされるべき任意アドレスでの
ビットアドレスにもとづき、該任意アドレスでのビット
アドレス対応のメモリセルに対し、プリセット／リセッ
ト信号を発生する第１の制御回路と、外部からのプリセ
ット／リセットされるべき開始アドレスおよび終了アド
レスにもとづき、該開始アドレスから該終了アドレスま
での全メモリセルに対し、プリセット／リセット信号を
同時に発生する第２の制御回路とを内蔵せしめた上、上
記第１の制御回路、第２の制御回路の何れかを外部から
の切替モード信号に応じて選択的に動作せしめることで
達成される。更にまた、上記第４の目的は、少なくとも
集積回路化構成のランダムアクセスメモリに、メモリセ
ル各々はプリセット可、リセット可として、外部からの
プリセット／リセットされるべき任意アドレスでのビッ
トアドレスにもとづき、該任意アドレスでのビットアド
レス対応のメモリセルに対し、プリセット／リセット信
号を発生する第１の制御回路か、または外部からのプリ
セット／リセットされるべき開始アドレスおよび終了ア
ドレスにもとづき、該開始アドレスから該終了アドレス
までの全メモリセルに対し、プリセット／リセット信号
を同時に発生する第２の制御回路を内蔵せしめた上、こ
れを主記憶メモリ、あるいはバッファメモリとして具備
せしめることで達成される。

【０００６】

【作用】要は、集積回路化構成のランダムアクセスメモ
リに、メモリセル各々を所望にプリセット／リセットす
るための制御回路を内蔵せしめるべく構成したものであ
る。即ち、外部からプリセット／リセットされるべき任
意アドレスでのビットアドレスが指定された場合には、
その任意アドレスでのビットアドレス対応のメモリセル
に対し制御回路からはプリセット／リセット信号が発生
されることによって、任意アドレスでのビットアドレス
対応のメモリセルは所望にプリセット／リセットされる
ものである。また、外部からプリセット／リセットされ
るべき開始アドレスおよび終了アドレスにもとづき、そ
の開始アドレスから終了アドレスまでの全メモリセルに
対し、制御回路からプリセット／リセット信号を同時に
発生せしめる場合は、それらメモリセルは所望にプリセ
ット／リセットされ得るものである。更に、前者を第１
の制御回路、後者を第２の制御回路として、これらをと
もに内蔵せしめた上、何れかを外部からの指定によって
選択的に動作せしめる場合には、必要に応じて何れかの
態様でメモリセルをプリセット／リセットし得るもので
ある。

【０００７】ところで、ランダムアクセスメモリに第１
の制御回路、第２の制御回路がともに内蔵せしめられる
場合、これら制御回路は具体的にはマイクロプロセッサ
として構成されるのが望ましいものとなっている。何れ
にしても、それら制御回路ののうち、少なくとも何れか
が内蔵せしめられたランダムアクセスメモリが情報処理
装置に主メモリ、あるいはバッファメモリとして具備せ
しめられる場合には、情報処理装置では特殊な処理を行
うに際し、処理効率の向上が可能となっているものであ
る。

【０００８】

【実施例】以下、本発明を各種の実施例にもとづき図１
から図１０により説明する。 実施例：その１ 図１は連続した複数のアドレス各々での全メモリセルが
同時にプリセット／リセット可とされた一例でのランダ
ムアクセスメモリの構成を示したものである。本例では
メモリアドレス空間がアドレス０〜３、１アドレスに１
メモリセルが割付された場合、即ち、アドレス数が４、
１アドレス分のデータ幅が１ビットの場合が想定された
ものとなっている。メモリセルとしてのフリップフロッ
プ（以下、ＦＦと称す）１１〜１４各々はアドレス０〜
３対応に設けられたものであるが、図示のように、ＦＦ
１１〜１４各々に対しては外部からの１ビットデータ入
力１が書込可とされている他、制御ブロック１０からの
ＦＦ１１〜１４対応のプリセット／リセット信号Ｓ×／
Ｒ×（×＝０〜３）が入力されるものとなっている。通
常時にあっては、ＦＦ１１〜１４各々には選択的に外部
からの１ビットデータ入力１が書込可とされ、しかもＦ
Ｆ１１〜１４各々に書込された１ビットデータは外部か
らの読出アドレス９によって外部に読み出されるように
なっているものであるが、非通常時にあっては、ＦＦ１
１〜１４各々は制御ブロック１０からのプリセット／リ
セット信号Ｓ×／Ｒ×によって強制的にプリセット／リ
セットされているものである。

【０００９】先ず通常時での書込／読出動作について説
明すれば以下のようである。即ち、通常時での書込は外
部からのデータ入力１がＦＦ１１〜１４各々に共通に入
力せしめられた状態で、外部からの書込アドレス３はア
ドレスデコーダ２でデコードされることによって行われ
るものとなっている。通常の書込では、外部からのライ
トイネーブル信号４によってアドレスデコーダ２でのデ
コード動作は許容されているが、アドレスデコーダ２か
らのデコード出力はクロックとしてＦＦ１１〜１４の何
れかに選択的に与えられることによって、書込アドレス
３対応のＦＦに書込されるものである。一方、読出にお
いては、外部からの読出アドレス９は選択出力制御信号
としてセレクタ１５に与えられることによって、ＦＦ１
１〜１４各々からのＱ出力が入力せしめられているセレ
クタ１５からは、読出アドレス９対応のＦＦのＱ出力が
データ出力として外部に出力されるようになっているも
のである。

【００１０】一方、連続したアドレスでのデータがプリ
セット／リセットされる場合には、制御ブロック１０に
よってＦＦ１１〜１４は所望にプリセット／リセットさ
れるものとなっている。図示のように、制御ブロック１
０には外部からＳＡ（開始アドレス）５、ＳＴＡ（終了
アドレス）６、リセットモード信号７、（プリ）セット
モード信号８およびＥＮ（動作イネーブル信号）１６が
入力せしめられているが、動作イネーブル信号１６が動
作を許容している場合のみ、制御ブロック１０からはＳ
Ａ（開始アドレス）５、ＳＴＡ（終了アドレス）６、リ
セットモード信号７およびセットモード信号８にもとづ
き所定にプリセット／リセット信号Ｓ×／Ｒ×が発生さ
れるものとなっている。図２はその制御ブロック１０の
一例での具体的構成を示したものである。図示のよう
に、外部からのＳＡ（ＳＡ₁ＳＡ₀）５およびＳＴＡ（Ｓ
ＴＡ₁ＳＴＡ₀）６はデコーダ１０ー１によってデコード
されることによって、プリセット／リセットされるべき
アドレス範囲が識別されるようになっている。通常はＳ
Ａ＜ＳＴＡとしてＳＡ，ＳＴＡが外部から指定される
が、本例ではアドレス３とアドレス０は連続しているも
のとして、しかもＳＡ≧ＳＴＡの場合も許容されるよう
になっている。即ち、ＳＡ＝ＳＴＡの場合には開始アド
レス１アドレス分のみに対しプリセット／リセット制御
が行われるものである。また、ＳＴＡ＜ＳＡの場合、例
えばＳＡ＝アドレス２、ＳＴＡ＝アドレス０にはアドレ
ス２，３，０の３アドレス分に対しプリセット／リセッ
ト制御が行われるようになっているものである。図示の
ように、動作イネーブル信号１６が動作を許容している
場合のみデコータ１０ー１ではＳＡとＳＴＡの全ての組
合せが識別された上、その旨のデコード出力が出力され
ているが、それらデコード出力はアドレス０〜３対応に
設けられた多入力オアゲート１０ー６〜１０ー９でエン
コードされることによって、対としてのアンドゲート１
０ー１０，１０ー１１、１０ー１２１０，１０ー１３、
１０ー１４，１０ー１５、１０ー１６，１０ー１７の１
対以上が活性化状態におかれるものとなっている。一
方、リセットモード信号７およびセットモード信号８は
これら同時入力がインバータ１０ー２，１０ー３および
アンドゲート１０ー４，１０ー５で相互にインヒビット
された上、上記対としてのアンドゲートのうち、何れか
一方のみが活性化状態におかれるようになっている。結
局なところ、多入力オアゲート１０ー６〜１０ー９およ
びアンドゲート１０ー４，１０ー５によって最終的に活
性化されているアンドゲートにより、ＳＡおよびＳＴＡ
によって規定されるアドレス範囲での全ＦＦがプリセッ
ト／リセットされるようになっているものである。例え
ばＳＡ＝アドレス２、ＳＴＡ＝アドレス０として、外部
からプリセット動作が指定されている場合には、アンド
ゲート１０ー１４，１０ー１６，１０ー１０が同時に活
性化され、アンドゲート１０ー１４，１０ー１６，１０
ー１０各々からはプリセット信号Ｓ２，Ｓ３，Ｓ０が発
生されることで、ＦＦ１２，１４，１１は同時にプリセ
ットされ得るものである。なお、本例では１アドレスで
のメモリセルは１個とされているが、２個以上の場合に
も適用可となっている。制御ブロック１０からのプリセ
ット／リセット信号Ｓ×／Ｒ×をそれらメモリセルに共
通に与えればよいものである。

【００１１】実施例：その２ 図３はまた、アドレス数が２、１アドレスが２ビットよ
りなる場合に、外部から任意に指定されたアドレスでの
全メモリセルがプリセット／リセット可とされた一例で
のランダムアクセスメモリの構成を示したものである。
既述の実施例：その１ではＳＡ＝ＳＴＡが許容されてい
ることから、実施例：その１でのランダムアクセスメモ
リの構成がより一般的なものとなっているが、特に１ア
ドレス単位にのみプリセット／リセット可とする場合で
の構成を敢えて示したものである。これによる場合、通
常時での書込は外部からの２ビットデータ入力１のう
ち、下位１ビットはＦＦ１１ー１，１２ー１各々に、ま
た、上位１ビットはＦＦ１１ー２，１２ー２各々に共通
に入力せしめられた状態で、外部からの書込アドレス３
はアドレスデコーダ２でデコードされることによって行
われるものとなっている。通常の書込では、外部からの
ライトイネーブル信号４によってアドレスデコーダ２で
のデコード動作は許容されているが、アドレスデコーダ
２からのデコード出力はクロックとしてＦＦ１１ー１，
１１ー２か、またはＦＦ１２ー１，１２ー２に選択的に
与えられることによって、書込アドレス３対応の２個の
ＦＦにデータ入力が同時に書込されるものである。一
方、読出においては、外部からの読出アドレス９は選択
出力制御信号としてセレクタ１５ー１，１５ー２に与え
られることによって、ＦＦ１１ー１，１１ー２，１２ー
１，１２ー２各々からのＱ出力が入力せしめられている
セレクタ１５ー１，１５ー２各々からは、読出アドレス
９対応のデータ出力が外部に出力されるようになってい
るものである。

【００１２】一方、外部からの任意アドレスでのデータ
がプリセット／リセットされる場合には、制御ブロック
１７によってＦＦ１１ー１，１１ー２、１２ー１，１２
ー２は所望にプリセット／リセットされるものとなって
いる。図示のように、制御ブロック１７には外部からプ
リセット／リセット対象としてのアドレス１８、セット
／リセットモード信号１９およびＥＮ（動作イネーブル
信号）１６が入力せしめられているが、動作イネーブル
信号１６が動作を許容している場合のみ、制御ブロック
１７からはアドレス１８およびセット／リセットモード
信号１９にもとづき所定にプリセット／リセット信号Ｓ
００〜Ｓ１１，Ｒ００〜Ｓ１１が発生されるものとなっ
ている。図４はその制御ブロック１７の一例での具体的
構成を示したものである。図示のように、アドレス１８
はデコーダ１７ー１，１７ー２各々にてデコード可され
ているが、デコードの可否は動作イネーブル信号１６お
よびセット／リセットモード信号１９によるものとなっ
ている。アドレス１８とともに入力される動作イネーブ
ル信号１６によってデコーダ１７ー１，１７ー２はとも
にデコード動作が許容されようとするが、その際でのデ
コード動作はまた、セット／リセットモード信号１９に
よっても制御されているものである。結局、セット／リ
セットモード信号１９がリセットモードにある場合に
は、デコーダ１７ー１でのデコード動作が許容され、そ
れがセットモードにある場合は、デコーダ１７ー２での
デコード動作が許容されているものである。この結果と
して、例えばアドレス１でのデータがプリセットされる
べきことが指定されている場合には、デコーダ１７ー２
からはプリセット信号Ｓ１０，Ｓ１１が発生された上、
ＦＦ１２ー１，１２ー２がともにプリセットされるもの
である。

【００１３】実施例：その３ 図５はアドレス数が２、１アドレスが２ビットよりなる
場合に、外部から任意に指定されたアドレスでの任意メ
モリセルがプリセット／リセット可とされた一例でのラ
ンダムアクセスメモリの構成を示したものである。これ
による場合、通常時での書込／読出動作は実施例：その
２でのものに同様であるので、これ以上の説明は特に要
しない。ここで、外部から任意に指定されたアドレスで
の任意メモリセルが制御ブロック２０によってプリセッ
ト／リセットされる場合での動作について説明すれば、
制御ブロック２０からは外部からの書込アドレス３、ビ
ットアドレス２１、セット／リセットモード信号２２お
よび動作イネーブル信号１６にもとづき、書込アドレス
３でのビットアドレス２１対応のメモリセルに対して
は、プリセット／リセット信号が発生されるものとなっ
ている。図６はその制御ブロック２０の一例での具体的
な構成を示したものである。これによる場合、ビットア
ドレス１８はデコーダ２０ー１，２０ー２各々にてデコ
ード可されているが、デコードの可否は動作イネーブル
信号１６およびセット／リセットモード信号２２による
ものとなっている。ビットアドレス２１とともに入力さ
れる動作イネーブル信号１６によってデコーダ２０ー
１，２０ー２はともにデコード動作が許容されようとす
るが、その際でのデコード動作はまた、セット／リセッ
トモード信号２２によっても制御されているものであ
る。結局、セット／リセットモード信号２２がリセット
モードにある場合には、デコーダ２０ー１でのデコード
動作が許容され、それがセットモードにある場合は、デ
コーダ２０ー２でのデコード動作が許容されているもの
である。デコーダ２０ー１，２０ー２からのデコード出
力Ｒ０，Ｒ１，Ｓ０，Ｓ１各々は更に、書込アドレス３
を振分け制御信号としてデマルチプレクサ２０ー３〜２
０ー６から振分けされるものとなっている。この結果と
して、例えばアドレス１でのビットアドレス１がプリセ
ットされるべきことが指定されている場合には、デコー
ダ２０ー２からはビットアドレス１対応のプリセット信
号Ｓ１が発生されるが、このプリセット信号Ｓ１は更に
書込アドレス３によってデマルチプレクサ２０ー６から
プリセット信号Ｓ１１として得られることから、ＦＦ１
２ー２がプリセットされるところとなるものである。 実施例：その４ 図７はアドレス数が２、１アドレスが２ビットよりなる
場合に、連続した複数のアドレス各々での全メモリセル
が同時にプリセット／リセットされる場合、外部から任
意に指定されたアドレスでの任意メモリセルがプリセッ
ト／リセットされる場合の何れかが選択可とされた一例
でのランダムアクセスメモリの構成を示したものであ
る。通常時での書込／読出動作については既述の説明よ
りして容易に理解されるところであるから、特にこれ以
上の説明は要しない。ここで、本例での制御ブロック２
３について説明すれば、制御ブロック２３は既述の制御
ブロック１０，２３にほぼ同様な機能を有したものとし
て構成されたものとなっている。図８には制御ブロック
２３の概要構成が示されているが、これからも判るよう
に、制御ブロック２３ー１は既述の制御ブロック２０と
して、また、制御ブロック２３ー２は既述の制御ブロッ
ク１０に類似したものとして構成された上、制御ブロッ
ク２３ー１，２３ー２各々からの出力はその何れかが、
外部からの切替モード信号２４による制御下に、セレク
タ２３ー３より選択出力されるものとなっている。

【００１４】実施例：その５ 図９は実施例：その４での制御ブロックの殆どの部分を
マイクロプロセッサに置換した場合での構成を示したも
のである。図示のように、本例での制御ブロック２５に
は外部からのアドレスバス２６、双方向性データバス２
７および制御バス２８各々を介し必要な情報を採り込ま
れた上、所定にアドレス演算が行われることによって、
ＦＦ１１ー１，１１ー２、１２ー１，１２ー２各々に対
するプリセット／リセット信号が発生されるものとなっ
ている。図１０はその制御ブロック２５の概要構成を示
したものである。図示のように、制御ブロック２５はマ
イクロプロセッサ２５ー１を主体として構成され、マイ
クロプロセッサ２５ー１からの３ビットアドレス演算結
果はデータバス２７上に設けられているデコーダ２５ー
２によってデコードされることによって、ＦＦ１１ー
１，１１ー２、１２ー１，１２ー２各々に対するプリセ
ット／リセット信号が発生されるようになっている。

【００１５】以上、本発明による集積回路化構成のラン
ダムアクセスメモリについて説明したが、これを特殊処
理を行う情報処理装置に主メモリ、あるいはバッファメ
モリとして具備せしめる場合には、その特殊処理が効率
的に行われ、処理性能の向上が図られるものである。

【００１６】

【発明の効果】以上、説明したように、請求項１による
場合は、任意アドレスでの特定ビットデータを更新する
に際して、その更新が通常の書込処理によることなく速
やかに行われるを可としたランダムアクセスメモリが、
また、請求項２による場合には、任意連続アドレス空間
での全データをオール“１”／“０”に更新するに際し
て、その更新が通常の書込処理によることなく速やかに
行われるを可としたランダムアクセスメモリが、更に請
求項３，４によれば、外部からの切替要求に応じて、任
意アドレスでの特定ビットデータの更新、または任意連
続アドレス空間での全データのオール“１”／“０”へ
の更新が通常の書込処理によることなく速やかに行われ
るを可としたランダムアクセスメモリがそれぞれ得られ
るものとなっている。更にまた、請求項５〜８による場
合にはまた、少なくともランダムアクセスメモリにおけ
る任意アドレスでの特定ビットデータの更新、または任
意連続アドレス空間での全データのオール“１”／
“０”への更新が通常の書込処理によることなく速やか
に行われるを可とした情報処理装置が得られるものとな
っている。

【図面の簡単な説明】

【図１】図１は、連続した複数のアドレス各々での全メ
モリセルが同時にプリセット／リセット可とされた一例
でのランダムアクセスメモリの構成を示す図

【図２】図２は、その要部としての制御ブロックの一例
での具体的構成を示す図

【図３】図３は、外部から任意に指定されたアドレスで
の全メモリセルがプリセット／リセット可とされた一例
でのランダムアクセスメモリの構成を示す図

【図４】図４は、その要部としての制御ブロックの一例
での具体的構成を示す図

【図５】図５は、外部から任意に指定されたアドレスで
の任意メモリセルがプリセット／リセット可とされた一
例でのランダムアクセスメモリの構成を示す図

【図６】図６は、その要部としての制御ブロックの一例
での具体的構成を示す図

【図７】図７は、連続した複数のアドレス各々での全メ
モリセルが同時にプリセット／リセットされる場合、外
部から任意に指定されたアドレスでの任意メモリセルが
プリセット／リセットされる場合の何れかが選択可とさ
れた一例でのランダムアクセスメモリの構成を示す図

【図８】図８は、その要部としての制御ブロックの一例
での概要構成を示す図

【図９】図９は、連続した複数のアドレス各々での全メ
モリセルが同時にプリセット／リセットされる場合、外
部から任意に指定されたアドレスでの任意メモリセルが
プリセット／リセットされる場合の何れかが選択可とさ
れた一例でのランダムアクセスメモリの構成を示す図。

【図１０】図１０は、その要部としての制御ブロックの
概要構成を示す図

【符号の説明】

２…デコーダ、１０，１７，２０，２３，２５…制御ブ
ロック、１１〜１４、１１ー１，１１ー２、１２ー１，
１２ー２…フリップフロップ（メモリセル）、１５，１
５ー１，１５ー２…セレクタ

Claims (8)

【特許請求の範囲】
1. 【請求項１】 外部からのアクセスアドレスおよび書込
   ／読出モードにもとづき、該アドレス対応のＮ（Ｎ：１
   以上の整数、以下、同様）個のメモリセルに同時にＮ個
   のビットデータが書込み可とされる一方では、該Ｎ個の
   メモリセルからは同時にＮ個のビットデータが同時に読
   出し可とされてなる、Ｍ（Ｍ：１以上の整数、以下、同
   様）×Ｎビット容量の集積回路化構成のランダムアクセ
   スメモリであって、メモリセル各々はプリセット可、リ
   セット可として、外部からのプリセット／リセットされ
   るべき任意アドレスでのビットアドレスにもとづき、該
   任意アドレスでのビットアドレス対応のメモリセルに対
   し、プリセット／リセット信号を発生する制御回路が具
   備されてなるランダムアクセスメモリ。
2. 【請求項２】 外部からのアクセスアドレスおよび書込
   ／読出モードにもとづき、該アドレス対応のＮ個のメモ
   リセルに同時にＮ個のビットデータが書込み可とされる
   一方では、該Ｎ個のメモリセルからは同時にＮ個のビッ
   トデータが同時に読出し可とされてなる、Ｍ×Ｎビット
   容量の集積回路化構成のランダムアクセスメモリであっ
   て、メモリセル各々はプリセット可、リセット可とし
   て、外部からのプリセット／リセットされるべき開始ア
   ドレスおよび終了アドレスにもとづき、該開始アドレス
   から該終了アドレスまでの全メモリセルに対し、プリセ
   ット／リセット信号を同時に発生する制御回路が具備さ
   れてなるランダムアクセスメモリ。
3. 【請求項３】 外部からのアクセスアドレスおよび書込
   ／読出モードにもとづき、該アドレス対応のＮ個のメモ
   リセルに同時にＮ個のビットデータが書込み可とされる
   一方では、該Ｎ個のメモリセルからは同時にＮ個のビッ
   トデータが同時に読出し可とされてなる、Ｍ×Ｎビット
   容量の集積回路化構成のランダムアクセスメモリであっ
   て、メモリセル各々はプリセット可、リセット可とし
   て、外部からのプリセット／リセットされるべき任意ア
   ドレスでのビットアドレスにもとづき、該任意アドレス
   でのビットアドレス対応のメモリセルに対し、プリセッ
   ト／リセット信号を発生する第１の制御回路と、外部か
   らのプリセット／リセットされるべき開始アドレスおよ
   び終了アドレスにもとづき、該開始アドレスから該終了
   アドレスまでの全メモリセルに対し、プリセット／リセ
   ット信号を同時に発生する第２の制御回路とが具備せし
   められた上、上記第１の制御回路、第２の制御回路の何
   れかが外部からの切替モード信号に応じて選択的に動作
   せしめらる構成のランダムアクセスメモリ。
4. 【請求項４】 外部からのアクセスアドレスおよび書込
   ／読出モードにもとづき、該アドレス対応のＮ個のメモ
   リセルに同時にＮ個のビットデータが書込み可とされる
   一方では、該Ｎ個のメモリセルからは同時にＮ個のビッ
   トデータが同時に読出し可とされてなる、Ｍ×Ｎビット
   容量の集積回路化構成のランダムアクセスメモリであっ
   て、メモリセル各々はプリセット可、リセット可とし
   て、外部からのプリセット／リセットされるべき任意ア
   ドレスでのビットアドレスにもとづき、該任意アドレス
   でのビットアドレス対応のメモリセルに対し、プリセッ
   ト／リセット信号を発生する第１の制御回路と、外部か
   らのプリセット／リセットされるべき開始アドレスおよ
   び終了アドレスにもとづき、該開始アドレスから該終了
   アドレスまでの全メモリセルに対し、プリセット／リセ
   ット信号を同時に発生する第２の制御回路とが具備せし
   められに際し、上記第１の制御回路、第２の制御回路は
   外部からの各種制御信号による制御下に、外部からの各
   種アドレス信号を演算することによって、所望のメモリ
   セルに対しプリセット／リセット信号を発生する単一の
   マイクロプロセッサとして構成されてなるランダムアク
   セスメモリ。
5. 【請求項５】 外部からのアクセスアドレスおよび書込
   ／読出モードにもとづき、該アドレス対応のＮ個のメモ
   リセルに同時にＮ個のビットデータが書込み可とされる
   一方では、該Ｎ個のメモリセルからは同時にＮ個のビッ
   トデータが同時に読出し可とされてなる、Ｍ（Ｍ：１以
   上の整数、以下、同様）×Ｎビット容量の集積回路化構
   成のランダムアクセスメモリであって、メモリセル各々
   はプリセット可、リセット可として、外部からのプリセ
   ット／リセットされるべき任意アドレスでのビットアド
   レスにもとづき、該任意アドレスでのビットアドレス対
   応のメモリセルに対し、プリセット／リセット信号を発
   生する制御回路が具備されてなるランダムアクセスメモ
   リを、主メモリ、あるいはバッファメモリとして具備し
   てなる情報処理装置。
6. 【請求項６】 外部からのアクセスアドレスおよび書込
   ／読出モードにもとづき、該アドレス対応のＮ個のメモ
   リセルに同時にＮ個のビットデータが書込み可とされる
   一方では、該Ｎ個のメモリセルからは同時にＮ個のビッ
   トデータが同時に読出し可とされてなる、Ｍ×Ｎビット
   容量の集積回路化構成のランダムアクセスメモリであっ
   て、メモリセル各々はプリセット可、リセット可とし
   て、外部からのプリセット／リセットされるべき開始ア
   ドレスおよび終了アドレスにもとづき、該開始アドレス
   から該終了アドレスまでの全メモリセルに対し、プリセ
   ット／リセット信号を同時に発生する制御回路が具備さ
   れてなるランダムアクセスメモリを、主メモリ、あるい
   はバッファメモリとして具備してなる情報処理装置。
7. 【請求項７】 外部からのアクセスアドレスおよび書込
   ／読出モードにもとづき、該アドレス対応のＮ個のメモ
   リセルに同時にＮ個のビットデータが書込み可とされる
   一方では、該Ｎ個のメモリセルからは同時にＮ個のビッ
   トデータが同時に読出し可とされてなる、Ｍ×Ｎビット
   容量の集積回路化構成のランダムアクセスメモリであっ
   て、メモリセル各々はプリセット可、リセット可とし
   て、外部からのプリセット／リセットされるべき任意ア
   ドレスでのビットアドレスにもとづき、該任意アドレス
   でのビットアドレス対応のメモリセルに対し、プリセッ
   ト／リセット信号を発生する第１の制御回路と、外部か
   らのプリセット／リセットされるべき開始アドレスおよ
   び終了アドレスにもとづき、該開始アドレスから該終了
   アドレスまでの全メモリセルに対し、プリセット／リセ
   ット信号を同時に発生する第２の制御回路とが具備せし
   められた上、上記第１の制御回路、第２の制御回路の何
   れかが外部からの切替モード信号に応じて選択的に動作
   せしめらる構成のランダムアクセスメモリを、主メモ
   リ、あるいはバッファメモリとして具備してなる情報処
   理装置。
8. 【請求項８】 外部からのアクセスアドレスおよび書込
   ／読出モードにもとづき、該アドレス対応のＮ個のメモ
   リセルに同時にＮ個のビットデータが書込み可とされる
   一方では、該Ｎ個のメモリセルからは同時にＮ個のビッ
   トデータが同時に読出し可とされてなる、Ｍ×Ｎビット
   容量の集積回路化構成のランダムアクセスメモリであっ
   て、メモリセル各々はプリセット可、リセット可とし
   て、外部からのプリセット／リセットされるべき任意ア
   ドレスでのビットアドレスにもとづき、該任意アドレス
   でのビットアドレス対応のメモリセルに対し、プリセッ
   ト／リセット信号を発生する第１の制御回路と、外部か
   らのプリセット／リセットされるべき開始アドレスおよ
   び終了アドレスにもとづき、該開始アドレスから該終了
   アドレスまでの全メモリセルに対し、プリセット／リセ
   ット信号を同時に発生する第２の制御回路とが具備せし
   められに際し、上記第１の制御回路、第２の制御回路は
   外部からの各種制御信号による制御下に、外部からの各
   種アドレス信号を演算することによって、所望のメモリ
   セルに対しプリセット／リセット信号を発生する単一の
   マイクロプロセッサとして構成されてなるランダムアク
   セスメモリを、主メモリ、あるいはバッファメモリとし
   て具備してなる情報処理装置。