JPH05166397A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH05166397A JPH05166397A JP3328606A JP32860691A JPH05166397A JP H05166397 A JPH05166397 A JP H05166397A JP 3328606 A JP3328606 A JP 3328606A JP 32860691 A JP32860691 A JP 32860691A JP H05166397 A JPH05166397 A JP H05166397A
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- memory device
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- semiconductor memory
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- 239000004065 semiconductor Substances 0.000 title claims description 39
- 230000006870 function Effects 0.000 claims description 2
- 230000002411 adverse Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 15
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000000523 sample Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【構成】 ダミービットライン４は、通常メモリセルア
レイ１の近辺に配置され、メモリセルと同形状を有する
ダミーメモリセル５が接続されている。かかるダミービ
ットラインの終端に接続されるオペアンプ６により、ダ
ミービットラインの電位あるいは振幅値が制御信号１１
をゲート入力信号とするＭＯＳＦＥＴ９を介して、通常
の出力データと衝突しない期間に、出力端子７から出力
される。よって、ダミービットラインの電位あるいは振
幅値を簡単に、且つ速やかに観測することができる。 【効果】 半導体メモリ装置の本来のメモリデータ以外
の情報を簡単に、且つ速やかに、更にユーザーが半導体
メモリ装置を使用する時に何ら影響を与えない方法で出
力することができる。結果として、半導体メモリ装置を
安価に且つ適時にユーザーに提供することが可能にな
る。
レイ１の近辺に配置され、メモリセルと同形状を有する
ダミーメモリセル５が接続されている。かかるダミービ
ットラインの終端に接続されるオペアンプ６により、ダ
ミービットラインの電位あるいは振幅値が制御信号１１
をゲート入力信号とするＭＯＳＦＥＴ９を介して、通常
の出力データと衝突しない期間に、出力端子７から出力
される。よって、ダミービットラインの電位あるいは振
幅値を簡単に、且つ速やかに観測することができる。 【効果】 半導体メモリ装置の本来のメモリデータ以外
の情報を簡単に、且つ速やかに、更にユーザーが半導体
メモリ装置を使用する時に何ら影響を与えない方法で出
力することができる。結果として、半導体メモリ装置を
安価に且つ適時にユーザーに提供することが可能にな
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、データ出力端子を制御するための端子あるい
は半導体メモリ装置をスタンバイ状態に設定するための
端子を有する半導体メモリ装置に関する。
し、特に、データ出力端子を制御するための端子あるい
は半導体メモリ装置をスタンバイ状態に設定するための
端子を有する半導体メモリ装置に関する。
【０００２】
【従来の技術】近年、半導体メモリ装置において、記憶
容量の大容量化および加工寸法の微細化が急速に進んで
いる。それに伴い、半導体製造メーカーにおいて設計時
に考慮すべきパラメータも多様でかつ複雑になる一方で
ある。設計時に各種シミュレーターを駆使しても、なお
製造時の各種パラメータの変動等により、半導体メモリ
装置の内部回路情報がシミュレーション時の結果と異な
る値を示すことが起こる。その結果として、特性の良く
ない半導体メモリ装置が製造されることになり、それが
製造歩留りの低下と開発期間の長期化を招き、安価な半
導体メモリ装置を、かつ適時にユーザーに供給すること
ができなくなる。この時、半導体製造メーカーは、特性
の良くない半導体メモリ装置の内部回路情報を探針する
ことにより観測し、シミュレーション時の結果と比較す
る。更に、内部回路情報を補正するように再設計を行
い、半導体メモリ装置の製造歩留りの安定化と開発期間
の短縮を図る。
容量の大容量化および加工寸法の微細化が急速に進んで
いる。それに伴い、半導体製造メーカーにおいて設計時
に考慮すべきパラメータも多様でかつ複雑になる一方で
ある。設計時に各種シミュレーターを駆使しても、なお
製造時の各種パラメータの変動等により、半導体メモリ
装置の内部回路情報がシミュレーション時の結果と異な
る値を示すことが起こる。その結果として、特性の良く
ない半導体メモリ装置が製造されることになり、それが
製造歩留りの低下と開発期間の長期化を招き、安価な半
導体メモリ装置を、かつ適時にユーザーに供給すること
ができなくなる。この時、半導体製造メーカーは、特性
の良くない半導体メモリ装置の内部回路情報を探針する
ことにより観測し、シミュレーション時の結果と比較す
る。更に、内部回路情報を補正するように再設計を行
い、半導体メモリ装置の製造歩留りの安定化と開発期間
の短縮を図る。
【０００３】
【発明が解決しようとする課題】しかしながら、半導体
メモリ装置の本来のメモリデータ以外の情報を探針する
ことは、加工寸法の微細化が急速に進んだ近年において
は、非常に多大な時間を要することが多い。結果とし
て、半導体メモリ装置を適時にユーザーに提供すること
が不可能になるという問題があった。更に、従来の半導
体メモリ装置において、本来のメモリデータ以外の情報
を出力する必要が生じた場合にも、それを実現する手段
が存在しなかった。
メモリ装置の本来のメモリデータ以外の情報を探針する
ことは、加工寸法の微細化が急速に進んだ近年において
は、非常に多大な時間を要することが多い。結果とし
て、半導体メモリ装置を適時にユーザーに提供すること
が不可能になるという問題があった。更に、従来の半導
体メモリ装置において、本来のメモリデータ以外の情報
を出力する必要が生じた場合にも、それを実現する手段
が存在しなかった。
【０００４】本発明はこのような現状に鑑みて成された
ものであり、その目的は、半導体メモリ装置の本来のメ
モリデータ以外の情報を、探針のような多大な時間を要
する方法によらず、簡単に観測できる手段を提供するこ
とである。
ものであり、その目的は、半導体メモリ装置の本来のメ
モリデータ以外の情報を、探針のような多大な時間を要
する方法によらず、簡単に観測できる手段を提供するこ
とである。
【０００５】
【課題を解決するための手段】本発明の半導体メモリ装
置は、データ出力端子を出力可能状態あるいはハイイン
ピーダンス状態に切り替える機能を持つ制御用端子を有
する半導体メモリ装置であって、データ出力端子をハイ
インピーダンス状態に設定するための制御回路と、半導
体メモリ装置の本来のメモリデータ以外の情報をデータ
出力端子から出力するための制御回路と、上記制御用端
子を非アクティブ状態に設定した後、データ保持時間よ
り後で出力フローティング時間より前の期間を生成する
制御回路とを備え、上記期間に半導体メモリ装置の本来
のメモリデータ以外の情報をデータ出力端子から出力す
る構成としたものである。
置は、データ出力端子を出力可能状態あるいはハイイン
ピーダンス状態に切り替える機能を持つ制御用端子を有
する半導体メモリ装置であって、データ出力端子をハイ
インピーダンス状態に設定するための制御回路と、半導
体メモリ装置の本来のメモリデータ以外の情報をデータ
出力端子から出力するための制御回路と、上記制御用端
子を非アクティブ状態に設定した後、データ保持時間よ
り後で出力フローティング時間より前の期間を生成する
制御回路とを備え、上記期間に半導体メモリ装置の本来
のメモリデータ以外の情報をデータ出力端子から出力す
る構成としたものである。
【０００６】
【作用】このように本発明によれば、半導体メモリ装置
の本来のメモリデータ以外の情報を簡単に、且つ速やか
に観測することができる。更に、データ保持時間と出力
フローティング時間の間のユーザーにとってデータ不安
の時間に、半導体メモリ装置の本来のメモリデータ以外
の情報をデータ出力端子に出力するので、ユーザーが半
導体メモリ装置を使用する時に何ら影響を与えない。
の本来のメモリデータ以外の情報を簡単に、且つ速やか
に観測することができる。更に、データ保持時間と出力
フローティング時間の間のユーザーにとってデータ不安
の時間に、半導体メモリ装置の本来のメモリデータ以外
の情報をデータ出力端子に出力するので、ユーザーが半
導体メモリ装置を使用する時に何ら影響を与えない。
【０００７】
【実施例】以下、本発明の実施例を図面に従って説明す
る。
る。
【０００８】図１は本発明の一実施例のブロック概略
図、図２は出力制御用端子に本発明を実施した場合の動
作の一例を示す波形図、図３は出力制御用端子に本発明
を実施するためのブロック概略図、図４はスタンバイモ
ード制御用端子に本発明を実施した場合の動作の一例を
示す波形図、図５はスタンバイモード制御用端子に本発
明を実施するためのブロック概略図である。図におい
て、１はメモリセルアレイ、２はビットライン、３はセ
ンスアンプ、４はダミービットライン、５はダミーメモ
リセル、６はオペアンプ、７は出力端子、１００と１０
３はパルス発生回路、１０１と１０４と１０６は遅延回
路、１０２と１０５は反転回路を示す。
図、図２は出力制御用端子に本発明を実施した場合の動
作の一例を示す波形図、図３は出力制御用端子に本発明
を実施するためのブロック概略図、図４はスタンバイモ
ード制御用端子に本発明を実施した場合の動作の一例を
示す波形図、図５はスタンバイモード制御用端子に本発
明を実施するためのブロック概略図である。図におい
て、１はメモリセルアレイ、２はビットライン、３はセ
ンスアンプ、４はダミービットライン、５はダミーメモ
リセル、６はオペアンプ、７は出力端子、１００と１０
３はパルス発生回路、１０１と１０４と１０６は遅延回
路、１０２と１０５は反転回路を示す。
【０００９】図１は本発明の一実施例のブロック概略図
であり、メモリセルアレイ１のビットライン２をシミュ
レートするためのダミービットライン４の電位の変化を
観測することを目的とした場合の実施例である。半導体
メモリ装置においてビットラインの電位振幅は非常に小
さい値であり、それをセンスアンプ３で増幅し、しかる
のち制御信号２１をゲート入力信号とするＭＯＳＦＥＴ
８を介して、出力端子７から所定のデータを出力する。
ここで、ビットライン２の電位および振幅値は半導体メ
モリ装置の動作において非常に重要なパラメーターであ
り、ダミービットライン４はビットラインの電位の変化
をシミュレートするための回路であり、半導体メーカー
とって最も観測する必要性の高い回路の一つである。ダ
ミービットライン４は、通常メモリセルアレイ１の近辺
に配置され、メモリセルと同形状を有するダミーメモリ
セル５が接続されている。かかるダミービットラインの
終端に接続されるオペアンプ６により、ダミービットラ
インの電位あるいは振幅値が制御信号１１をゲート入力
信号とするＭＯＳＦＥＴ９を介して、通常の出力データ
と衝突しない期間に、出力端子７から出力される。よっ
て、ダミービットラインの電位あるいは振幅値を簡単
に、且つ速やかに観測することができる。
であり、メモリセルアレイ１のビットライン２をシミュ
レートするためのダミービットライン４の電位の変化を
観測することを目的とした場合の実施例である。半導体
メモリ装置においてビットラインの電位振幅は非常に小
さい値であり、それをセンスアンプ３で増幅し、しかる
のち制御信号２１をゲート入力信号とするＭＯＳＦＥＴ
８を介して、出力端子７から所定のデータを出力する。
ここで、ビットライン２の電位および振幅値は半導体メ
モリ装置の動作において非常に重要なパラメーターであ
り、ダミービットライン４はビットラインの電位の変化
をシミュレートするための回路であり、半導体メーカー
とって最も観測する必要性の高い回路の一つである。ダ
ミービットライン４は、通常メモリセルアレイ１の近辺
に配置され、メモリセルと同形状を有するダミーメモリ
セル５が接続されている。かかるダミービットラインの
終端に接続されるオペアンプ６により、ダミービットラ
インの電位あるいは振幅値が制御信号１１をゲート入力
信号とするＭＯＳＦＥＴ９を介して、通常の出力データ
と衝突しない期間に、出力端子７から出力される。よっ
て、ダミービットラインの電位あるいは振幅値を簡単
に、且つ速やかに観測することができる。
【００１０】図２は出力制御用端子に本発明を実施した
場合の動作の一例を示す波形図である。図において、ｔ
OHはデータ保持時間、ｔOHZは出力フローティング時間
である。出力制御用端子の入力信号を非アクティブにす
ると、同じタイミングで制御信号２１が非アクティブに
なり、ＭＯＳＦＥＴ８をオフさせる。その結果、出力デ
ータはｔOHの間、出力端子７に保持される。また、出力
制御用信号が非アクティブになってから、ｔOH以上が経
過した時点で、制御信号１１がアクティブになりＭＯＳ
ＦＥＴ９をオンさせて、ダミービットライン４の電位あ
るいは振幅値を所定の時間、出力端子７から出力する。
更に、出力制御用端子の入力信号を非アクティブにする
と、ｔOHZの後、出力端子７はハイインピーダンス状態
になる。制御信号１１はかかるｔOHZより以前に非アク
ティブになり、ＭＯＳＦＥＴ９をオフさせるように期間
を設定する。即ち、半導体メモリ装置の回路内部情報
は、ｔOHより後でよりｔOHZ前の時間ｔ1の間だけ出力端
子７から出力される。
場合の動作の一例を示す波形図である。図において、ｔ
OHはデータ保持時間、ｔOHZは出力フローティング時間
である。出力制御用端子の入力信号を非アクティブにす
ると、同じタイミングで制御信号２１が非アクティブに
なり、ＭＯＳＦＥＴ８をオフさせる。その結果、出力デ
ータはｔOHの間、出力端子７に保持される。また、出力
制御用信号が非アクティブになってから、ｔOH以上が経
過した時点で、制御信号１１がアクティブになりＭＯＳ
ＦＥＴ９をオンさせて、ダミービットライン４の電位あ
るいは振幅値を所定の時間、出力端子７から出力する。
更に、出力制御用端子の入力信号を非アクティブにする
と、ｔOHZの後、出力端子７はハイインピーダンス状態
になる。制御信号１１はかかるｔOHZより以前に非アク
ティブになり、ＭＯＳＦＥＴ９をオフさせるように期間
を設定する。即ち、半導体メモリ装置の回路内部情報
は、ｔOHより後でよりｔOHZ前の時間ｔ1の間だけ出力端
子７から出力される。
【００１１】図３は出力制御用端子に本発明を実施する
ためのブロック概略図であり、出力制御用端子が非アク
ティブになると、それを受けてｔ1の幅のパルスを発生
させるパルス発生回路１００と、ｔOH分の遅延を発生さ
せる遅延回路１０１とを経て、所定の制御信号１１を生
成する。また、出力制御用端信号が非アクティブになる
と、同じタイミングで制御信号２１が非アクティブにな
るような反転回路１０２が備えられている。
ためのブロック概略図であり、出力制御用端子が非アク
ティブになると、それを受けてｔ1の幅のパルスを発生
させるパルス発生回路１００と、ｔOH分の遅延を発生さ
せる遅延回路１０１とを経て、所定の制御信号１１を生
成する。また、出力制御用端信号が非アクティブになる
と、同じタイミングで制御信号２１が非アクティブにな
るような反転回路１０２が備えられている。
【００１２】図４はスタンバイモード制御端子に本発明
を実施した場合の動作の一例を示す波形図である。図５
はスタンバイモード制御端子に本発明を実施するための
ブロック概略図である。スタンバイモード制御端子が非
アクティブになると、ｔOHの後、ｔOHZまでの間、出力
端子７に半導体メモリ装置の本来のメモリデータ以外の
情報を出力する。その時点までは半導体メモリ装置の内
部回路がスタンバイ状態にならないように、スタンバイ
モード制御端子の入力信号から所定の遅延時間を有する
内部信号を遅延回路１０６で生成する。
を実施した場合の動作の一例を示す波形図である。図５
はスタンバイモード制御端子に本発明を実施するための
ブロック概略図である。スタンバイモード制御端子が非
アクティブになると、ｔOHの後、ｔOHZまでの間、出力
端子７に半導体メモリ装置の本来のメモリデータ以外の
情報を出力する。その時点までは半導体メモリ装置の内
部回路がスタンバイ状態にならないように、スタンバイ
モード制御端子の入力信号から所定の遅延時間を有する
内部信号を遅延回路１０６で生成する。
【００１３】上記実施例においては、半導体メモリ装置
の回路内部情報をダミービットラインの電位あるいは振
幅値として説明したが、本発明による半導体メモリ装置
は、それ以外にも内部クロック信号あるいはセンスアン
プ出力信号等半導体メモリ装置の回路内部情報として重
要な信号はすべて出力することが可能である。更に、本
発明による半導体メモリ装置は、本来のメモリデータ以
外の情報として、セキュリティ用の情報、あるいは通信
用の同期信号等重要な信号を出力することも可能であ
る。
の回路内部情報をダミービットラインの電位あるいは振
幅値として説明したが、本発明による半導体メモリ装置
は、それ以外にも内部クロック信号あるいはセンスアン
プ出力信号等半導体メモリ装置の回路内部情報として重
要な信号はすべて出力することが可能である。更に、本
発明による半導体メモリ装置は、本来のメモリデータ以
外の情報として、セキュリティ用の情報、あるいは通信
用の同期信号等重要な信号を出力することも可能であ
る。
【００１４】
【発明の効果】以上のように、本発明によれば、半導体
メモリ装置の本来のメモリデータ以外の情報を簡単に、
且つ速やかに、更に、ユーザーが半導体メモリ装置を使
用する時に何ら影響を与えない方法で、出力することが
できる。結果として、半導体メモリ装置を安価に且つ適
時にユーザーに提供することが可能になる。
メモリ装置の本来のメモリデータ以外の情報を簡単に、
且つ速やかに、更に、ユーザーが半導体メモリ装置を使
用する時に何ら影響を与えない方法で、出力することが
できる。結果として、半導体メモリ装置を安価に且つ適
時にユーザーに提供することが可能になる。
【図１】本発明の一実施例のブロック概略図である。
【図２】出力制御用端子に本発明を実施した場合の動作
の一例を示す波形図である。
の一例を示す波形図である。
【図３】出力制御用端子に本発明を実施するためのブロ
ック概略図である。
ック概略図である。
【図４】スタンバイモード制御用端子に本発明を実施し
た場合の動作の一例を示す波形図である。
た場合の動作の一例を示す波形図である。
【図５】スタンバイモード制御用端子に本発明を実施す
るためのブロック概略図である。
るためのブロック概略図である。
１ メモリセルアレイ ２ ビットライン ３ センスアンプ ４ ダミービットライン ５ ダミーメモリセル ６ オペアンプ ７ 出力端子 ８，９ ＭＯＳＦＥＴ １１．２１ 制御信号 １００，１０３ パルス発生回路 １０１，１０４，１０６ 遅延回路 １０２，１０５ 反転回路
Claims (1)
- 【請求項１】 データ出力端子を出力可能状態あるいは
ハイインピーダンス状態に切り替える機能を有する制御
用端子を内蔵する半導体メモリ装置において、 上記データ出力端子をハイインピーダンス状態に設定す
るための制御回路と、半導体メモリ装置の本来のメモリ
データ以外の情報を上記データ出力端子から出力するた
めの制御回路と、上記制御用端子を非アクティブ状態に
設定した後、データ保持時間より後で出力フローティン
グ時間より前の期間を生成する制御回路とを備え、上記
期間に半導体メモリ装置の本来のメモリデータ以外の情
報を上記データ出力端子から出力する構成としたことを
特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3328606A JPH05166397A (ja) | 1991-12-12 | 1991-12-12 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3328606A JPH05166397A (ja) | 1991-12-12 | 1991-12-12 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166397A true JPH05166397A (ja) | 1993-07-02 |
Family
ID=18212153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3328606A Pending JPH05166397A (ja) | 1991-12-12 | 1991-12-12 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05166397A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003217282A (ja) * | 2001-11-02 | 2003-07-31 | Hynix Semiconductor Inc | モニターリング回路を有する半導体メモリ装置 |
| JP2004171633A (ja) * | 2002-11-18 | 2004-06-17 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2008148285A (ja) * | 2006-10-26 | 2008-06-26 | Intel Corp | デュアルレール電圧発生器 |
| US8629667B2 (en) | 2006-12-19 | 2014-01-14 | Intel Corporation | Pulse width modulator with an adjustable waveform generator for controlling duty cycle of a pulse width modulated signal |
-
1991
- 1991-12-12 JP JP3328606A patent/JPH05166397A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003217282A (ja) * | 2001-11-02 | 2003-07-31 | Hynix Semiconductor Inc | モニターリング回路を有する半導体メモリ装置 |
| JP2004171633A (ja) * | 2002-11-18 | 2004-06-17 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2008148285A (ja) * | 2006-10-26 | 2008-06-26 | Intel Corp | デュアルレール電圧発生器 |
| US8629667B2 (en) | 2006-12-19 | 2014-01-14 | Intel Corporation | Pulse width modulator with an adjustable waveform generator for controlling duty cycle of a pulse width modulated signal |
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