JPH05160825A - 同期回路 - Google Patents
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- JPH05160825A JPH05160825A JP3319398A JP31939891A JPH05160825A JP H05160825 A JPH05160825 A JP H05160825A JP 3319398 A JP3319398 A JP 3319398A JP 31939891 A JP31939891 A JP 31939891A JP H05160825 A JPH05160825 A JP H05160825A
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Links
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 ポインタを用いてフレームの同期をとる同期
回路に関し、消費電力を低減し得る同期回路を提供する
ことを目的とする。 【構成】 監視制御データ部と情報データ部とに分離さ
れ、情報データ部の先頭位置が監視制御データ部内のポ
インタによって示されるフレームフォーマットのデータ
が第１のクロックと共に入力される同期回路において、
比較回路１６よりの情報データ部の先頭位置検出信号に
よりリセットされるＶＣカウンタ１７が、第１のクロッ
クを１／Ｎ分周器２０で分周して得た第２のクロックを
計数するよう構成する。ＶＣカウンタ１７のカウンタ値
が所定値になったことを検出する検出回路１８の出力パ
ルスのパルス幅をパルス幅短縮回路１９で短縮し、フレ
ームパルスとして出力させる。
回路に関し、消費電力を低減し得る同期回路を提供する
ことを目的とする。 【構成】 監視制御データ部と情報データ部とに分離さ
れ、情報データ部の先頭位置が監視制御データ部内のポ
インタによって示されるフレームフォーマットのデータ
が第１のクロックと共に入力される同期回路において、
比較回路１６よりの情報データ部の先頭位置検出信号に
よりリセットされるＶＣカウンタ１７が、第１のクロッ
クを１／Ｎ分周器２０で分周して得た第２のクロックを
計数するよう構成する。ＶＣカウンタ１７のカウンタ値
が所定値になったことを検出する検出回路１８の出力パ
ルスのパルス幅をパルス幅短縮回路１９で短縮し、フレ
ームパルスとして出力させる。
Description
【０００１】
【産業上の利用分野】本発明は同期回路に係り、特にポ
インタを用いてフレームの同期をとる同期回路に関す
る。
インタを用いてフレームの同期をとる同期回路に関す
る。
【０００２】ディジタル信号伝送方式の分野では、同期
多重方式が広く用いられている。例えば、ディジタル光
通信の分野では、国際電信電話諮問委員会（ＣＣＩＴ
Ｔ）の勧告Ｇ．７０７，７０８，７０９により、５０Ｍ
ｂｐｓ単位のディジタルデータをフレーム単位で多重化
して数Ｇｂｐｓのデータ伝送を可能にするため、図９に
示す如きフレームフォーマットが規定されている。
多重方式が広く用いられている。例えば、ディジタル光
通信の分野では、国際電信電話諮問委員会（ＣＣＩＴ
Ｔ）の勧告Ｇ．７０７，７０８，７０９により、５０Ｍ
ｂｐｓ単位のディジタルデータをフレーム単位で多重化
して数Ｇｂｐｓのデータ伝送を可能にするため、図９に
示す如きフレームフォーマットが規定されている。
【０００３】同図中、１フレームは９Ｎ（ただし、Ｎは
自然数）バイトのオーバーヘッド１と、２６１Ｎバイト
のペイロード２からなる行が全部で９行からなる。オー
バーヘッド１には監視制御情報が配置され、ペイロード
２には実際に伝送したい情報、すなわちバーチャルコン
テナ（ＶＣ）３が配置される。
自然数）バイトのオーバーヘッド１と、２６１Ｎバイト
のペイロード２からなる行が全部で９行からなる。オー
バーヘッド１には監視制御情報が配置され、ペイロード
２には実際に伝送したい情報、すなわちバーチャルコン
テナ（ＶＣ）３が配置される。
【０００４】バーチャルコンテナ３の先頭位置はオーバ
ーヘッド１内にあるポインタＨ１，Ｈ２により指示され
る。この図９のフレームフーマットは１５５．５２Ｍｂ
ｐｓのＮ倍の伝送速度のフレームのフォーマットで、Ｓ
ＴＭ（シンクロナス・トランスポート・モジュール）−
Ｎと称される。上述のＣＣＩＴＴ勧告の規定では、ＳＴ
Ｍ−Ｎのフレームフォーマット中に複数のバーチャルコ
ンテナ３をもち、オーバーヘッド１内にＨ１，Ｈ２の如
く複数のポインタをもつものと、それらを１つのみもつ
ものとがある。本発明は後者（コンカチネーションと呼
ぶ）のフォーマットを受信して同期化する回路に関す
る。
ーヘッド１内にあるポインタＨ１，Ｈ２により指示され
る。この図９のフレームフーマットは１５５．５２Ｍｂ
ｐｓのＮ倍の伝送速度のフレームのフォーマットで、Ｓ
ＴＭ（シンクロナス・トランスポート・モジュール）−
Ｎと称される。上述のＣＣＩＴＴ勧告の規定では、ＳＴ
Ｍ−Ｎのフレームフォーマット中に複数のバーチャルコ
ンテナ３をもち、オーバーヘッド１内にＨ１，Ｈ２の如
く複数のポインタをもつものと、それらを１つのみもつ
ものとがある。本発明は後者（コンカチネーションと呼
ぶ）のフォーマットを受信して同期化する回路に関す
る。
【０００５】
【従来の技術】図１０は従来の同期回路の一例のブロッ
ク図を示す。同図中、同期回路はフレーム同期部１０
１、フレームカウンタ１０２、デコーダ１０３、ポイン
タラッチ１０４、ペイロードカウンタ１０５、比較回路
１０６、ＶＣカウンタ１０７及び０検出部１０８からな
り、外部からの図１１（Ａ）に示す如きクロックがフレ
ーム同期部１０１、フレームカウンタ１０２、ポインタ
ラッチ１０４、ペイロードカウンタ１０５及びＶＣカウ
ンタ１０７に夫々入力される構成とされている。
ク図を示す。同図中、同期回路はフレーム同期部１０
１、フレームカウンタ１０２、デコーダ１０３、ポイン
タラッチ１０４、ペイロードカウンタ１０５、比較回路
１０６、ＶＣカウンタ１０７及び０検出部１０８からな
り、外部からの図１１（Ａ）に示す如きクロックがフレ
ーム同期部１０１、フレームカウンタ１０２、ポインタ
ラッチ１０４、ペイロードカウンタ１０５及びＶＣカウ
ンタ１０７に夫々入力される構成とされている。
【０００６】図９に示したフレームフォーマットのデー
タはフレーム同期部１０１に入力され、オーバーヘッド
１にある同期パターンが検出される。同期パターンの検
出により、フレームカウンタ１０２は動作を開始し、Ｓ
ＴＭ−Ｎのフレーム内のバイト数をカウントし始める。
デコーダ１０３はフレームカウンタ１０２のカウンタ値
をデコードし、図９のペイロード２の区間のみペイロー
ドカウンタ１０５を動作させるデータイネーブル信号
（図１１（Ｃ）に示す）を出力する一方、ポインタＨ
１，Ｈ２のカウンタ値のときにラッチタイミングパルス
をポインタラッチ１０４へ出力する。
タはフレーム同期部１０１に入力され、オーバーヘッド
１にある同期パターンが検出される。同期パターンの検
出により、フレームカウンタ１０２は動作を開始し、Ｓ
ＴＭ−Ｎのフレーム内のバイト数をカウントし始める。
デコーダ１０３はフレームカウンタ１０２のカウンタ値
をデコードし、図９のペイロード２の区間のみペイロー
ドカウンタ１０５を動作させるデータイネーブル信号
（図１１（Ｃ）に示す）を出力する一方、ポインタＨ
１，Ｈ２のカウンタ値のときにラッチタイミングパルス
をポインタラッチ１０４へ出力する。
【０００７】ポインタラッチ１０４はオーバーヘッド１
中のポインタＨ１，Ｈ２を、上記ラッチタイミングパル
スでラッチし、そのラッチしたポインタ値を比較回路１
０６へ出力する。比較回路１０６は入力データのペイロ
ード２の部分のみをカウントしているペイロードカウン
タ１０５のカウンタ値が、ポインタラッチ１０４よりの
ポインタ値と一致した時に、ＶＣカウンタ１０７へリセ
ットパルスを出力する。
中のポインタＨ１，Ｈ２を、上記ラッチタイミングパル
スでラッチし、そのラッチしたポインタ値を比較回路１
０６へ出力する。比較回路１０６は入力データのペイロ
ード２の部分のみをカウントしているペイロードカウン
タ１０５のカウンタ値が、ポインタラッチ１０４よりの
ポインタ値と一致した時に、ＶＣカウンタ１０７へリセ
ットパルスを出力する。
【０００８】このＶＣカウンタ１０７のリセットによ
り、０検出部１０８はＶＣカウンタ１０７の計数値
「０」を検出し、フレームパルスを出力する。このフレ
ームパルスは図１１（Ｄ）に示す如く、同部（Ｂ）に示
す入力データのＶＣの先頭位置を示しており、次段へ出
力される。ＶＣカウンタ１０７はＶＣ３のバイト数を計
数しており、１フレーム周期でリセットされる。
り、０検出部１０８はＶＣカウンタ１０７の計数値
「０」を検出し、フレームパルスを出力する。このフレ
ームパルスは図１１（Ｄ）に示す如く、同部（Ｂ）に示
す入力データのＶＣの先頭位置を示しており、次段へ出
力される。ＶＣカウンタ１０７はＶＣ３のバイト数を計
数しており、１フレーム周期でリセットされる。
【０００９】
【発明が解決しようとする課題】しかるに、上記の同期
回路では、フレーム伝送速度が６２２．０８Ｍｂｐｓの
ＳＴＭ−４や、フレーム伝送速度が２．４８８３２Ｇｂ
ｐｓのＳＴＭ−１６といった高速の信号を受信して同期
化するためには、高速で動作する大規模半導体集積回路
（ＬＳＩ）が各回路部に必要となる。
回路では、フレーム伝送速度が６２２．０８Ｍｂｐｓの
ＳＴＭ−４や、フレーム伝送速度が２．４８８３２Ｇｂ
ｐｓのＳＴＭ−１６といった高速の信号を受信して同期
化するためには、高速で動作する大規模半導体集積回路
（ＬＳＩ）が各回路部に必要となる。
【００１０】しかし、例えばガリウム砒素などの化合物
半導体等を基板に用いた高速動作用のＬＳＩは、ＣＭＯ
Ｓなどを用いた低速のＬＳＩに比べて消費電力が大きい
ため、上記の従来回路は消費電力が大であるという問題
がある。
半導体等を基板に用いた高速動作用のＬＳＩは、ＣＭＯ
Ｓなどを用いた低速のＬＳＩに比べて消費電力が大きい
ため、上記の従来回路は消費電力が大であるという問題
がある。
【００１１】本発明は上記の点に鑑みなされたもので、
高速動作回路部の回路規模を少なくすることにより、上
記の課題を解決した同期回路を提供することを目的とす
る。
高速動作回路部の回路規模を少なくすることにより、上
記の課題を解決した同期回路を提供することを目的とす
る。
【００１２】
【課題を解決するための手段】本発明になる同期回路
は、監視制御データ部と情報データ部とに分離され、情
報データ部の先頭位置が監視制御部データ部内のポイン
タによって示されるフレームフォーマットのデータが第
１のクロックと共に入力され、監視制御データ部内の同
期パターンを検出するフレーム同期部と、フレーム同期
部の検出動作に同期してフレーム内のバイト数をカウン
トするフレームカウンタと、フレームカウンタの出力値
に基づいてポインタを保持する保持手段と、フレームカ
ウンタの出力値に基づいて入力データの情報データ部の
バイト数のみをカウントする計数手段と、比較回路、カ
ウンタ及び検出回路を有する同期回路において、少なく
とも前記カウンタを第１のクロックの１／Ｎ倍（ただ
し、Ｎは２以上の自然数）の周波数の第２のクロックを
計数させる構成としたものである。
は、監視制御データ部と情報データ部とに分離され、情
報データ部の先頭位置が監視制御部データ部内のポイン
タによって示されるフレームフォーマットのデータが第
１のクロックと共に入力され、監視制御データ部内の同
期パターンを検出するフレーム同期部と、フレーム同期
部の検出動作に同期してフレーム内のバイト数をカウン
トするフレームカウンタと、フレームカウンタの出力値
に基づいてポインタを保持する保持手段と、フレームカ
ウンタの出力値に基づいて入力データの情報データ部の
バイト数のみをカウントする計数手段と、比較回路、カ
ウンタ及び検出回路を有する同期回路において、少なく
とも前記カウンタを第１のクロックの１／Ｎ倍（ただ
し、Ｎは２以上の自然数）の周波数の第２のクロックを
計数させる構成としたものである。
【００１３】ここで、上記比較回路は上記保持手段及び
計数手段の両出力カウンタ値の差が所定値になったこと
を検出し、また上記カウンタは比較回路の出力検出信号
によりリセットされる。また、上記検出回路はカウンタ
のカウンタ値が所定値になったことを検出して前記入力
データの情報データ部の先頭位置に同期したパルスを出
力する。
計数手段の両出力カウンタ値の差が所定値になったこと
を検出し、また上記カウンタは比較回路の出力検出信号
によりリセットされる。また、上記検出回路はカウンタ
のカウンタ値が所定値になったことを検出して前記入力
データの情報データ部の先頭位置に同期したパルスを出
力する。
【００１４】
【作用】本発明は少なくとも上記カウンタが、フレーム
同期回路等に供給される第１のクロックよりも低周波数
の第２のクロックにより動作するため、従来、第１のク
ロックで動作していたカウンタを従来より低速で動作さ
せることができる。
同期回路等に供給される第１のクロックよりも低周波数
の第２のクロックにより動作するため、従来、第１のク
ロックで動作していたカウンタを従来より低速で動作さ
せることができる。
【００１５】また、上記カウンタだけでなく、計数手
段、保持手段、フレームカウンタなども第２のクロック
で動作させるよう構成することもできる。
段、保持手段、フレームカウンタなども第２のクロック
で動作させるよう構成することもできる。
【００１６】
【実施例】図１は本発明になる同期回路の第１実施例の
構成図を示す。本実施例は高速動作部１０ａと低速動作
部１０ｂとに分離した構成とした点に特徴がある。ここ
で、高速動作部１０ａは従来と同一の周波数の第１のク
ロックで動作するのに対し、低速動作部１０ｂは第１の
クロックを１／Ｎ分周器２０で１／Ｎ分周して得た第２
のクロックで動作する。
構成図を示す。本実施例は高速動作部１０ａと低速動作
部１０ｂとに分離した構成とした点に特徴がある。ここ
で、高速動作部１０ａは従来と同一の周波数の第１のク
ロックで動作するのに対し、低速動作部１０ｂは第１の
クロックを１／Ｎ分周器２０で１／Ｎ分周して得た第２
のクロックで動作する。
【００１７】高速動作部１０ａは、フレーム同期部１
１、カウンタ１２、ポインタラッチ１３、デコーダ１
４、ペイロードカウンタ１５、比較回路１６、パルス幅
短縮回路１９、及び１／Ｎ分周器２０よりなる。また、
低速動作部１０ｂはＶＣカウンタ１７及び検出回路１８
よりなる。
１、カウンタ１２、ポインタラッチ１３、デコーダ１
４、ペイロードカウンタ１５、比較回路１６、パルス幅
短縮回路１９、及び１／Ｎ分周器２０よりなる。また、
低速動作部１０ｂはＶＣカウンタ１７及び検出回路１８
よりなる。
【００１８】上記の入力データはディジタル多重化され
たデータであって、例えば図２に示す如く、監視制御デ
ータ部を構成するオーバーヘッド２１と、情報データ部
を構成するペイロード２２とに分離され、ペイロード２
２で伝送される情報であるバーチャルコンテナ（ＶＣ）
２３のフレーム先頭位置が、オーバーヘッド２１内にあ
るポインタ２４によって指し示されるフレームフォーマ
ットとされている。なお、ポインタ２４は次のフレーム
のＶＣ２３のフレーム先頭位置を指し示す。ＣＣＩＴＴ
勧告Ｇ．７０７，７０８，７０９で規定されているフレ
ームフォーマットは、前述したように１行当り９Ｎバイ
トのオーバーヘッド２１と１行当り２６１Ｎバイトのペ
イロード２２とが９行からなる。ここでは、ポインタ２
４はオーバーヘッド２１内に１つのみある。
たデータであって、例えば図２に示す如く、監視制御デ
ータ部を構成するオーバーヘッド２１と、情報データ部
を構成するペイロード２２とに分離され、ペイロード２
２で伝送される情報であるバーチャルコンテナ（ＶＣ）
２３のフレーム先頭位置が、オーバーヘッド２１内にあ
るポインタ２４によって指し示されるフレームフォーマ
ットとされている。なお、ポインタ２４は次のフレーム
のＶＣ２３のフレーム先頭位置を指し示す。ＣＣＩＴＴ
勧告Ｇ．７０７，７０８，７０９で規定されているフレ
ームフォーマットは、前述したように１行当り９Ｎバイ
トのオーバーヘッド２１と１行当り２６１Ｎバイトのペ
イロード２２とが９行からなる。ここでは、ポインタ２
４はオーバーヘッド２１内に１つのみある。
【００１９】低速動作部１０６内のＶＣカウンタ１７は
前記１／Ｎ分周器２０からの第２のクロックを計数す
る。また、検出回路１０ｂはＶＣカウンタ１７のカウン
タ値「０」の１クロック前の値を検出する。ここでは、
ＶＣカウンタ１７はＶＣ２３のバイト数を数えるから、
そのカウンタ値は「０」から「９×２６１Ｎ−１」まで
変化するため、検出回路１８はカウンタ値「９×２６１
Ｎ−１」を検出するよう構成されている。
前記１／Ｎ分周器２０からの第２のクロックを計数す
る。また、検出回路１０ｂはＶＣカウンタ１７のカウン
タ値「０」の１クロック前の値を検出する。ここでは、
ＶＣカウンタ１７はＶＣ２３のバイト数を数えるから、
そのカウンタ値は「０」から「９×２６１Ｎ−１」まで
変化するため、検出回路１８はカウンタ値「９×２６１
Ｎ−１」を検出するよう構成されている。
【００２０】パルス幅短縮回路１９は前記第１のクロッ
クと検出回路１８の出力パルスとが供給され、検出回路
１８の出力パルスのパルス幅を第１のクロックの一周期
以下のパルス幅に変換する回路で、例えば図３に示す如
き回路構成とされている。
クと検出回路１８の出力パルスとが供給され、検出回路
１８の出力パルスのパルス幅を第１のクロックの一周期
以下のパルス幅に変換する回路で、例えば図３に示す如
き回路構成とされている。
【００２１】図３において、Ｄ型フリップフロップ３１
はデータ入力端子には検出回路１８の出力パルス（以
下、低速パルスともいう）が入力され、クロック入力端
子には前記第１のクロックからラッチパルス生成回路３
２で生成したラッチパルスが入力される。図４（Ａ）は
上記の第１のクロックを示し、同図（Ｃ）は低速パル
ス、同図（Ｄ）は上記ラッチパルスを示す。上記低速パ
ルスのパルス幅は、図４（Ｂ）に示す前記第２のクロッ
クの一周期である。
はデータ入力端子には検出回路１８の出力パルス（以
下、低速パルスともいう）が入力され、クロック入力端
子には前記第１のクロックからラッチパルス生成回路３
２で生成したラッチパルスが入力される。図４（Ａ）は
上記の第１のクロックを示し、同図（Ｃ）は低速パル
ス、同図（Ｄ）は上記ラッチパルスを示す。上記低速パ
ルスのパルス幅は、図４（Ｂ）に示す前記第２のクロッ
クの一周期である。
【００２２】また、第１のクロックはゲートパルス生成
回路３３に入力され、ここで図４（Ｆ）に示す如く、第
２のクロックと立上りが一致し、かつ、パルス幅が第１
のクロックのそれと等しいゲートパルスに変換された
後、２入力ＡＮＤゲート３４に入力され、ここでＤ型フ
リップフロップ３１のＱ出力パルスと論理積をとられ
る。
回路３３に入力され、ここで図４（Ｆ）に示す如く、第
２のクロックと立上りが一致し、かつ、パルス幅が第１
のクロックのそれと等しいゲートパルスに変換された
後、２入力ＡＮＤゲート３４に入力され、ここでＤ型フ
リップフロップ３１のＱ出力パルスと論理積をとられ
る。
【００２３】Ｄ型フリップフロップ３１のＱ出力パルス
は、前記ラッチパルスの立下りエッジで前記低速パルス
をラッチして得た、図４（Ｅ）に示す如きパルスであ
る。従って、ＡＮＤゲート３４の出力パルス（以下高速
パルスともいう）は、上記ゲートパルスとＤ型フリップ
フロップ３１のＱ出力パルスがいずれもハイレベルのと
きのみハイレベルの、図４（Ｇ）に示す如き波形とされ
る。
は、前記ラッチパルスの立下りエッジで前記低速パルス
をラッチして得た、図４（Ｅ）に示す如きパルスであ
る。従って、ＡＮＤゲート３４の出力パルス（以下高速
パルスともいう）は、上記ゲートパルスとＤ型フリップ
フロップ３１のＱ出力パルスがいずれもハイレベルのと
きのみハイレベルの、図４（Ｇ）に示す如き波形とされ
る。
【００２４】このＡＮＤゲート３４の出力パルス（高速
パルス）のパルス幅は、第１のクロックのパルス幅に略
等しい。このようにして、前記低速パルスは、パルス幅
短縮回路１９により、パルス幅が短縮された（短くされ
た）高速パルスを出力する。次に図１の実施例の動作に
ついて図５のタイムチャートを併せ参照して説明する。
高速動作部１０ａに図２に示したフレームフォーマット
のデータが第１のクロックと共に入力される。この第１
のクロックは図５（Ａ）に示す方形波であり、また上記
入力データは図５（Ｃ）に１バイト単位で模式的に示す
如く、第１のクロックに位相同期して入力される。
パルス）のパルス幅は、第１のクロックのパルス幅に略
等しい。このようにして、前記低速パルスは、パルス幅
短縮回路１９により、パルス幅が短縮された（短くされ
た）高速パルスを出力する。次に図１の実施例の動作に
ついて図５のタイムチャートを併せ参照して説明する。
高速動作部１０ａに図２に示したフレームフォーマット
のデータが第１のクロックと共に入力される。この第１
のクロックは図５（Ａ）に示す方形波であり、また上記
入力データは図５（Ｃ）に１バイト単位で模式的に示す
如く、第１のクロックに位相同期して入力される。
【００２５】フレーム同期部１１はオーバーヘッド２１
内の同期パターンを検出すると、その検出出力をフレー
ムカウンタ１２に供給して、第１のクロックの計数動作
を開始させる。前記したように、第１のクロックは入力
データの１バイト伝送期間に同期しているため、フレー
ムカウンタ１２のカウンタ値はフレーム内のバイト数を
示している。
内の同期パターンを検出すると、その検出出力をフレー
ムカウンタ１２に供給して、第１のクロックの計数動作
を開始させる。前記したように、第１のクロックは入力
データの１バイト伝送期間に同期しているため、フレー
ムカウンタ１２のカウンタ値はフレーム内のバイト数を
示している。
【００２６】デコーダ１４はこのフレームカウンタ１２
のカウンタ値をデコードし、１行当り２６１×Ｎバイト
のペイロード２２の期間と１行当り９Ｎバイトのオーバ
ーヘッド２１の期間とで異なる論理値の図５（Ｄ）に示
す如き、データイネーブルを発生してペイロードカウン
タ１５に印加して、ペイロード２２の期間のみこのペイ
ロードカウンタ１５を動作させる共に、オーバーヘッド
２１内のポインタ２４の位置を示すカウンタ値を検出し
てラッチタイミングパルスをポインタラッチ１３へ出力
する。
のカウンタ値をデコードし、１行当り２６１×Ｎバイト
のペイロード２２の期間と１行当り９Ｎバイトのオーバ
ーヘッド２１の期間とで異なる論理値の図５（Ｄ）に示
す如き、データイネーブルを発生してペイロードカウン
タ１５に印加して、ペイロード２２の期間のみこのペイ
ロードカウンタ１５を動作させる共に、オーバーヘッド
２１内のポインタ２４の位置を示すカウンタ値を検出し
てラッチタイミングパルスをポインタラッチ１３へ出力
する。
【００２７】ポインタラッチ１３は上記ラッチタイミン
グパルスで入力データをラッチする。これにより、ポイ
ンタラッチ１３は前記ポインタ２４を保持する。ペイロ
ードカウンタ１５はペイロード２２の伝送期間のみ動作
するよう制御されるため、ペイロードカウンタ１５のカ
ウンタ値はペイロード２２のバイト数を示している。比
較回路１６は、上記のポインタ値とペイロード２２のバ
イト数とを比較し、両者の差が零のとき（両者が一致し
たとき）、ＶＣカウンタ１７へリセットパルスを送出す
る。ＶＣカウンタ１７はリセット後、図５（Ｂ）に示す
第２のクロックを計数する。
グパルスで入力データをラッチする。これにより、ポイ
ンタラッチ１３は前記ポインタ２４を保持する。ペイロ
ードカウンタ１５はペイロード２２の伝送期間のみ動作
するよう制御されるため、ペイロードカウンタ１５のカ
ウンタ値はペイロード２２のバイト数を示している。比
較回路１６は、上記のポインタ値とペイロード２２のバ
イト数とを比較し、両者の差が零のとき（両者が一致し
たとき）、ＶＣカウンタ１７へリセットパルスを送出す
る。ＶＣカウンタ１７はリセット後、図５（Ｂ）に示す
第２のクロックを計数する。
【００２８】ＶＣカウンタ１７がカウンタ値「９×２６
１Ｎ−１」となった時刻ｔ1 で、検出回路１８からハイ
レベルの図５（Ｅ）及び図４（Ｃ）に示す低速パルス
（検出信号）が取り出される。この低速パルスは図５
（Ｅ）及び図４（Ｃ）に示す如く、時刻ｔ1 より第２の
クロックの１クロック後の時刻ｔ2 （すなわち、ＶＣカ
ウンタ１７がカウンタ値「０」となった時刻）でハイレ
ベルからローレベルへ変化する。
１Ｎ−１」となった時刻ｔ1 で、検出回路１８からハイ
レベルの図５（Ｅ）及び図４（Ｃ）に示す低速パルス
（検出信号）が取り出される。この低速パルスは図５
（Ｅ）及び図４（Ｃ）に示す如く、時刻ｔ1 より第２の
クロックの１クロック後の時刻ｔ2 （すなわち、ＶＣカ
ウンタ１７がカウンタ値「０」となった時刻）でハイレ
ベルからローレベルへ変化する。
【００２９】従って、パルス幅短縮回路１９からはＶＣ
カウンタ１７のカウンタ値が「０」になった時刻ｔ2 に
同期して、パルス幅が第１のクロックのパルス幅に略等
しい図５（Ｆ）及び図４（Ｇ）に示す如き高速パルスが
取り出され、フレームパルスとして次段へ出力される。
カウンタ１７のカウンタ値が「０」になった時刻ｔ2 に
同期して、パルス幅が第１のクロックのパルス幅に略等
しい図５（Ｆ）及び図４（Ｇ）に示す如き高速パルスが
取り出され、フレームパルスとして次段へ出力される。
【００３０】このように、本実施例によれば、高速動作
部１０ａがデータ（主信号）と同速度で動作して１ビッ
ト単位で処理する一方、入力データより遅い速度の動作
でかまわないＶＣカウンタ１７及び検出回路１８による
低速動作部１０ｂを構成している。このため、従来に比
し、低速動作部１０ｂを構成する回路１７，１８の消費
電力を低減することができる。
部１０ａがデータ（主信号）と同速度で動作して１ビッ
ト単位で処理する一方、入力データより遅い速度の動作
でかまわないＶＣカウンタ１７及び検出回路１８による
低速動作部１０ｂを構成している。このため、従来に比
し、低速動作部１０ｂを構成する回路１７，１８の消費
電力を低減することができる。
【００３１】次に、本発明の第２実施例について図６の
構成図と共に説明する。図６中、図１と同一構成部分に
は同一符号を付し、その説明を省略する。図６におい
て、高速動作部６０ａはフレーム同期部１１、フレーム
カウンタ１２、ポインタラッチ１３、デコーダ１４、パ
ルス幅短縮回路１９及び１／Ｎ分周器２０よりなる。一
方、低速動作部６０ｂはペイロードカウンタ１５’，比
較回路１６’が、低速動作部１０ｂに追加された構成と
されている。
構成図と共に説明する。図６中、図１と同一構成部分に
は同一符号を付し、その説明を省略する。図６におい
て、高速動作部６０ａはフレーム同期部１１、フレーム
カウンタ１２、ポインタラッチ１３、デコーダ１４、パ
ルス幅短縮回路１９及び１／Ｎ分周器２０よりなる。一
方、低速動作部６０ｂはペイロードカウンタ１５’，比
較回路１６’が、低速動作部１０ｂに追加された構成と
されている。
【００３２】ペイロードカウンタ１５’はペイロード伝
送期間のみ第２のクロックの計数を行なう。比較回路１
６’はこのペイロードカウンタ１５’のカウンタ値とポ
インタ値との差が所定値となった時（換言すると、ペイ
ロードカウンタ１５’のカウンタ値が、ポインタ値で示
される値と実質的に同一となった時）に、リセットパル
スをＶＣカウンタ１７へ送出する。
送期間のみ第２のクロックの計数を行なう。比較回路１
６’はこのペイロードカウンタ１５’のカウンタ値とポ
インタ値との差が所定値となった時（換言すると、ペイ
ロードカウンタ１５’のカウンタ値が、ポインタ値で示
される値と実質的に同一となった時）に、リセットパル
スをＶＣカウンタ１７へ送出する。
【００３３】本実施例によれば、ペイロードカウンタ１
５’及び比較回路１６’も低速動作させるようにしたた
め、第１実施例に比し、更に消費電力を低減することが
できる。
５’及び比較回路１６’も低速動作させるようにしたた
め、第１実施例に比し、更に消費電力を低減することが
できる。
【００３４】次に本発明の第３実施例について図７の構
成図と共に説明する。図７中、図６と同一構成部分には
同一符号を付し、その説明を省略する。本実施例は第２
実施例に比し、低速動作部７０ｂにフレームカウンタ１
２’、デコーダ１４を移し、高速動作部７０ａにパルス
幅短縮回路７１及び７２を設けた点に特徴を有する。図
７において、フレームカウンタ１２’は第２のクロック
を計数する。デコーダ１４’はこのフレームカウンタ１
２’のカウンタ値をデコードしてラッチタイミングパル
スをパルス幅短縮回路７１に入力する一方、停止／動作
制御信号をペイロードカウンタ１５’及びパルス幅短縮
回路７２に夫々入力する。パルス幅短縮回路７１及び７
２は夫々パルス幅短縮回路１９と同様の回路構成であっ
て、第１のクロックの一周期より小なるパルス幅のパル
スを入力パルスに同期して出力する。
成図と共に説明する。図７中、図６と同一構成部分には
同一符号を付し、その説明を省略する。本実施例は第２
実施例に比し、低速動作部７０ｂにフレームカウンタ１
２’、デコーダ１４を移し、高速動作部７０ａにパルス
幅短縮回路７１及び７２を設けた点に特徴を有する。図
７において、フレームカウンタ１２’は第２のクロック
を計数する。デコーダ１４’はこのフレームカウンタ１
２’のカウンタ値をデコードしてラッチタイミングパル
スをパルス幅短縮回路７１に入力する一方、停止／動作
制御信号をペイロードカウンタ１５’及びパルス幅短縮
回路７２に夫々入力する。パルス幅短縮回路７１及び７
２は夫々パルス幅短縮回路１９と同様の回路構成であっ
て、第１のクロックの一周期より小なるパルス幅のパル
スを入力パルスに同期して出力する。
【００３５】パルス幅短縮回路７１の出力パルスはラッ
チタイミングパルスとしてポインタラッチ１３に入力さ
れる一方、パルス幅短縮回路７２の出力パルスはデータ
イネーブル信号として外部へ出力される。
チタイミングパルスとしてポインタラッチ１３に入力さ
れる一方、パルス幅短縮回路７２の出力パルスはデータ
イネーブル信号として外部へ出力される。
【００３６】本実施例によれば、第２実施例に比しフレ
ームカウンタ１２’及びデコーダ１４’も低速動作部７
０ｂ内に設けるようにしたので、第２実施例に比し更に
消費電力を低減することができる。
ームカウンタ１２’及びデコーダ１４’も低速動作部７
０ｂ内に設けるようにしたので、第２実施例に比し更に
消費電力を低減することができる。
【００３７】図８は本発明の第４実施例の構成図を示
す。同図中、図７と同一構成部分には同一符号を付し、
その説明を省略する。本実施例は第３実施例に比し、低
速動作夫々８０ｂにポインタラッチ１３’を移し、高速
動作部８０ａにラッチ８１を設けパルス幅短縮回路７１
を削除した点に特徴を有する。
す。同図中、図７と同一構成部分には同一符号を付し、
その説明を省略する。本実施例は第３実施例に比し、低
速動作夫々８０ｂにポインタラッチ１３’を移し、高速
動作部８０ａにラッチ８１を設けパルス幅短縮回路７１
を削除した点に特徴を有する。
【００３８】図８において、ラッチ８１は入力データＮ
バイト毎に１バイトを抽出してポインタラッチ１３’へ
供給する。ポインタラッチ１３’はラッチ８１からのデ
ータ中に含まれているポインタ値をラッチする。従っ
て、本実施例では第３実施例で必要としたパルス幅短縮
回路７１を不要にできる。
バイト毎に１バイトを抽出してポインタラッチ１３’へ
供給する。ポインタラッチ１３’はラッチ８１からのデ
ータ中に含まれているポインタ値をラッチする。従っ
て、本実施例では第３実施例で必要としたパルス幅短縮
回路７１を不要にできる。
【００３９】本実施例によれば、第３実施例に比し、ポ
インタラッチ１３’を低速動作部８０ｂへ移しているの
で、第３実施例よりも消費電力を低減することができ
る。
インタラッチ１３’を低速動作部８０ｂへ移しているの
で、第３実施例よりも消費電力を低減することができ
る。
【００４０】
【発明の効果】上述の如く、本発明によれば、フレーム
カウンタ、ポインタ保持手段、入力データの情報データ
部のバイト数の計数手段、ポインタと計数手段の出力値
との比較回路よりの検出信号によりリセットされるカウ
ンタなどの、クロックが入力される回路部のうち、少な
くとも上記カウンタを従来より低周波数のクロックで動
作するよう構成したため、低速動作用ＬＳＩを使用でき
ることから従来に比べて消費電力を低減できる等の特長
を有するものである。
カウンタ、ポインタ保持手段、入力データの情報データ
部のバイト数の計数手段、ポインタと計数手段の出力値
との比較回路よりの検出信号によりリセットされるカウ
ンタなどの、クロックが入力される回路部のうち、少な
くとも上記カウンタを従来より低周波数のクロックで動
作するよう構成したため、低速動作用ＬＳＩを使用でき
ることから従来に比べて消費電力を低減できる等の特長
を有するものである。
【図１】本発明の第１実施例の構成図である。
【図２】本発明回路の入力データのフレームフォーマッ
トを示す図である。
トを示す図である。
【図３】パルス幅短縮回路の一例の回路図である。
【図４】図３の動作説明用タイムチャートである。
【図５】図１の動作説明用タイムチャートである。
【図６】本発明の第２実施例の構成図である。
【図７】本発明の第３実施例の構成図である。
【図８】本発明の第４実施例の構成図である。
【図９】フレームフォーマットの一例を示す図である。
【図１０】従来の一例のブロック図である。
【図１１】図１０の動作説明用タイムチャートである。
１０ａ，６０ａ，７０ａ，８０ａ 高速動作部 １０ｂ，６０ｂ，７０ｂ，８０ｂ 低速動作部 １１ フレーム同期部 １２，１２’ フレームカウンタ １３，１３’ ポインタッチ １４，１４’ デコーダ １５，１５’ ペイロードカウンタ １６，１６’ 比較回路 １７ ＶＣカウンタ １８ 検出回路 １９，７１，７２ パルス幅短縮回路 ２０ １／Ｎ分周器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 近藤 竜一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 脇坂 孝明 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (4)
- 【請求項１】 監視制御データ部と情報データ部とに分
離され、該情報データ部の先頭位置が監視制御データ部
内のポインタによって示されるフレームフォーマットの
データが第１のクロックと共に入力され、該監視制御デ
ータ部内の同期パターンを検出するフレーム同期部（１
１）と、 該フレーム同期部（１１）の検出動作に同期してフレー
ム内のバイト数をカウントするフレームカウンタ（１
２）と、 該フレームカウンタ（１２）の出力カウンタ値に基づい
て、前記ポインタを保持する保持手段（１３，１４）
と、 該フレームカウンタ（１２）の出力カウンタ値に基づい
て前記入力データの情報データ部のバイト数のみをカウ
ントする計数手段（１４，１５）と、 該保持手段（１３，１４）及び計数手段（１４，１５）
の両出力カウンタ値の差が所定値になったことを検出す
る比較回路（１６）と、 該比較回路（１６）よりの検出信号によりリセットされ
るカウンタ（１７）と、 該カウンタ（１７）のカウンタ値が所定値になったこと
を検出して前記入力データの情報データ部の先頭位置に
同期したパルスを出力する検出回路（１８）とを有する
同期回路において、 前記カウンタ（１７）は前記第１のクロックの１／Ｎ倍
（ただし、Ｎは２以上の自然数）の周波数の第２のクロ
ックを計数するよう構成すると共に、 前記検出回路（１８）の出力パルスと前記第１のクロッ
クとが入力され、パルス幅が短縮され、かつ、位相が前
記入力データの情報データ部の先頭位置に同期したフレ
ームパルスを出力するパルス幅短縮回路（１９）を設け
たことを特徴とする同期回路。 - 【請求項２】 前記計数手段（１４，１５’）は前記第
２のクロックを、前記入力データの情報データ部の期間
のみカウントし、 前記比較回路（１６）は前記第１のクロックで動作する
前記保持手段（１３，１４）と該計数手段（１４，１
５’）の両出力カウンタ値の差が所定値になったことを
検出するよう構成したことを特徴とする請求項１記載の
同期回路。 - 【請求項３】 前記フレームカウンタ（１２’）は前記
第２のクロックに基づいてフレーム内のバイト数をカウ
ントするよう構成し、 前記保持手段（１３，１４’，７１）は、該フレームカ
ウンタ（１２’）の出力カウンタ値が所定値になったと
きのタイミングで、かつ、パルス幅が前記第１のクロッ
クの一周期以下のパルス幅に短縮されたラッチタイミン
グパルスを生成し、該ラッチタイミングパルスで前記入
力データ中のポインタをラッチすることを特徴とする請
求項２記載の同期回路。 - 【請求項４】 前記フレームカウンタ（１２’）は前記
第２のクロックに基づいてフレーム内のバイト数をカウ
ントするよう構成し、 前記保持手段（１３’，１４’）は、前記入力データを
前記第２のクロックに基づいてラッチするラッチ（８
１）を有し、前記フレームカウンタ（１２’）の出力カ
ウンタ値が所定値になったときのタイミングで、前記ラ
ッチ（８１）からの１／Ｎ倍の伝送速度とされた入力デ
ータ中のポインタをラッチする構成であることを特徴と
する請求項２記載の同期回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3319398A JPH05160825A (ja) | 1991-12-03 | 1991-12-03 | 同期回路 |
| EP92120586A EP0545392B1 (en) | 1991-12-03 | 1992-12-02 | Synchronous circuit |
| CA002084364A CA2084364C (en) | 1991-12-03 | 1992-12-02 | Synchronous circuit |
| DE69229668T DE69229668T2 (de) | 1991-12-03 | 1992-12-02 | Synchrone Schaltung |
| US07/984,925 US5282206A (en) | 1991-12-03 | 1992-12-03 | Synchronization circuit for establishing frame synchronism using pointers in a digital transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3319398A JPH05160825A (ja) | 1991-12-03 | 1991-12-03 | 同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160825A true JPH05160825A (ja) | 1993-06-25 |
Family
ID=18109737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3319398A Pending JPH05160825A (ja) | 1991-12-03 | 1991-12-03 | 同期回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5282206A (ja) |
| EP (1) | EP0545392B1 (ja) |
| JP (1) | JPH05160825A (ja) |
| CA (1) | CA2084364C (ja) |
| DE (1) | DE69229668T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7401286B1 (en) * | 1993-12-02 | 2008-07-15 | Discovery Communications, Inc. | Electronic book electronic links |
| US7835989B1 (en) * | 1992-12-09 | 2010-11-16 | Discovery Communications, Inc. | Electronic book alternative delivery systems |
| US7509270B1 (en) * | 1992-12-09 | 2009-03-24 | Discovery Communications, Inc. | Electronic Book having electronic commerce features |
| US7298851B1 (en) * | 1992-12-09 | 2007-11-20 | Discovery Communications, Inc. | Electronic book security and copyright protection system |
| US7336788B1 (en) * | 1992-12-09 | 2008-02-26 | Discovery Communicatoins Inc. | Electronic book secure communication with home subsystem |
| US7865567B1 (en) | 1993-12-02 | 2011-01-04 | Discovery Patent Holdings, Llc | Virtual on-demand electronic book |
| US7861166B1 (en) | 1993-12-02 | 2010-12-28 | Discovery Patent Holding, Llc | Resizing document pages to fit available hardware screens |
| US6334219B1 (en) | 1994-09-26 | 2001-12-25 | Adc Telecommunications Inc. | Channel selection for a hybrid fiber coax network |
| TW250616B (en) * | 1994-11-07 | 1995-07-01 | Discovery Communicat Inc | Electronic book selection and delivery system |
| US5809091A (en) * | 1996-06-04 | 1998-09-15 | Ericsson, Inc. | Timing signal generator for digital communication system |
| US5854794A (en) * | 1996-12-16 | 1998-12-29 | Ag Communication Systems Corporation | Digital transmission framing system |
| KR19990043119A (ko) * | 1997-11-28 | 1999-06-15 | 이계철 | 데이터 통신 채널의 클럭 발생 장치 |
| IT1314145B1 (it) * | 1999-12-21 | 2002-12-04 | Cit Alcatel | Metodo e dispositivo per convertire un segnale stm-1 in un segnale sub-stm-1 e vice-versa in trasmissioni radio |
| US7013348B1 (en) * | 2001-12-21 | 2006-03-14 | Nortel Networks Limited | Switch subtending in a synchronous transmission system |
| CN102256118B (zh) * | 2011-08-15 | 2014-03-26 | 成都市广达电子电讯技术开发有限公司 | 一种ts码流同步电路及方法 |
| US9489009B2 (en) * | 2014-02-20 | 2016-11-08 | Samsung Electronics Co., Ltd. | System on chip, bus interface and method of operating the same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4453260A (en) * | 1982-06-15 | 1984-06-05 | Tokyo Shibaura Denki Kabushiki Kaisha | Synchronizing circuit for detecting and interpolating sync signals contained in digital signal |
| DE3336555A1 (de) * | 1983-10-07 | 1985-05-02 | Siemens AG, 1000 Berlin und 8000 München | Verfahren zur rahmensynchronisierung von demultiplexern |
| NZ220548A (en) * | 1986-06-18 | 1990-05-28 | Fujitsu Ltd | Tdm frame synchronising circuit |
| JPH0828691B2 (ja) * | 1988-03-14 | 1996-03-21 | 富士通株式会社 | フレーム同期方式 |
| US4835768A (en) * | 1988-04-14 | 1989-05-30 | Bell Communications Research, Inc. | High speed digital signal framer-demultiplexer |
| FR2657741B1 (fr) * | 1990-01-29 | 1992-04-03 | Cit Alcatel | Interface de restructuration de trames pour trains numeriques multiplexes par multiplexage temporel d'affluents numeriques a differents debits. |
| JPH0440125A (ja) * | 1990-06-06 | 1992-02-10 | Advantest Corp | パターン同期回路 |
-
1991
- 1991-12-03 JP JP3319398A patent/JPH05160825A/ja active Pending
-
1992
- 1992-12-02 EP EP92120586A patent/EP0545392B1/en not_active Expired - Lifetime
- 1992-12-02 DE DE69229668T patent/DE69229668T2/de not_active Expired - Fee Related
- 1992-12-02 CA CA002084364A patent/CA2084364C/en not_active Expired - Fee Related
- 1992-12-03 US US07/984,925 patent/US5282206A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CA2084364C (en) | 1998-04-14 |
| EP0545392A2 (en) | 1993-06-09 |
| US5282206A (en) | 1994-01-25 |
| EP0545392A3 (en) | 1993-07-14 |
| EP0545392B1 (en) | 1999-07-28 |
| DE69229668D1 (de) | 1999-09-02 |
| DE69229668T2 (de) | 1999-12-16 |
| CA2084364A1 (en) | 1993-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970506 |