JPH05160068A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05160068A JPH05160068A JP14250891A JP14250891A JPH05160068A JP H05160068 A JPH05160068 A JP H05160068A JP 14250891 A JP14250891 A JP 14250891A JP 14250891 A JP14250891 A JP 14250891A JP H05160068 A JPH05160068 A JP H05160068A
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Landscapes
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Abstract
(57)【要約】
【目的】 Ｔｉのシリサイド化反応を抑えてＴｉＮ膜を
十分な厚さに形成する。 【構成】 コンタクトホール８を形成後、Ｔｉ膜１０堆
積する。その後、基板をスパッタリング装置から取り出
して大気中にさらし、Ｔｉ膜１０の表面に自然酸化膜１
２を形成する。基板上に再びＴｉ膜１４を堆積する。そ
の後、熱処理を施す。熱処理条件は最初６５０℃程度で
行ない、その後７５０℃程度で行なう。Ｔｉ膜の中間に
は自然酸化膜が形成されているので、高温アニール時の
Ｔｉのシリサイド化スピードが低下し、その分Ｔｉ窒化
膜の厚さが増えて十分なＴｉＮ膜１６が形成される。
十分な厚さに形成する。 【構成】 コンタクトホール８を形成後、Ｔｉ膜１０堆
積する。その後、基板をスパッタリング装置から取り出
して大気中にさらし、Ｔｉ膜１０の表面に自然酸化膜１
２を形成する。基板上に再びＴｉ膜１４を堆積する。そ
の後、熱処理を施す。熱処理条件は最初６５０℃程度で
行ない、その後７５０℃程度で行なう。Ｔｉ膜の中間に
は自然酸化膜が形成されているので、高温アニール時の
Ｔｉのシリサイド化スピードが低下し、その分Ｔｉ窒化
膜の厚さが増えて十分なＴｉＮ膜１６が形成される。
Description
【０００１】
【産業上の利用分野】本発明はシリコン基板を用いた半
導体装置を製造する方法に関し、特にシリコン基板の拡
散領域などにメタル配線を接続するコンタクトの形成工
程に特徴をもつ半導体装置の製造方法に関するものであ
る。
導体装置を製造する方法に関し、特にシリコン基板の拡
散領域などにメタル配線を接続するコンタクトの形成工
程に特徴をもつ半導体装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】メタル配線としてアルミニウム配線を用
いる場合、シリコン基板にアルミニウムが直接接触する
と熱処理によりアロイ・スパイクが発生して拡散層を突
き抜ける不具合が発生することがある。特に微細化が進
んで拡散層が浅くなるとこの問題は顕著になる。
いる場合、シリコン基板にアルミニウムが直接接触する
と熱処理によりアロイ・スパイクが発生して拡散層を突
き抜ける不具合が発生することがある。特に微細化が進
んで拡散層が浅くなるとこの問題は顕著になる。
【０００３】そこで、このアロイ・スパイクによる拡散
層の突き抜けを防ぐ１つの方法として、シリコン基板と
アルミニウム配線の間にバリアメタルを介在させるコン
タクト方法が採用されている。バリアメタルを形成する
方法としては、ＭｏＳｉ2、ＷＳｉ2、ＴｉＷなどをスパ
ッタリング法で堆積する方法や、Ｔｉをスパッタリング
法で堆積した後アニール処理を施してＴｉＳｉ2を形成
する方法、又はＴｉを含窒素雰囲気中でスパッタリング
することによりスパッタリング中の反応によりＴｉＮ膜
を堆積する反応性スパッタリング法などが行なわれてい
る。ＴｉＮ膜の形成方法としては、他にＴｉ膜を堆積し
た後窒素やアンモニアなどの含窒素雰囲気中で熱処理し
てＴｉ表面を窒化させてＴｉＮ膜とする方法も行なわれ
ている。
層の突き抜けを防ぐ１つの方法として、シリコン基板と
アルミニウム配線の間にバリアメタルを介在させるコン
タクト方法が採用されている。バリアメタルを形成する
方法としては、ＭｏＳｉ2、ＷＳｉ2、ＴｉＷなどをスパ
ッタリング法で堆積する方法や、Ｔｉをスパッタリング
法で堆積した後アニール処理を施してＴｉＳｉ2を形成
する方法、又はＴｉを含窒素雰囲気中でスパッタリング
することによりスパッタリング中の反応によりＴｉＮ膜
を堆積する反応性スパッタリング法などが行なわれてい
る。ＴｉＮ膜の形成方法としては、他にＴｉ膜を堆積し
た後窒素やアンモニアなどの含窒素雰囲気中で熱処理し
てＴｉ表面を窒化させてＴｉＮ膜とする方法も行なわれ
ている。
【０００４】
【発明が解決しようとする課題】バリアメタルとしてＴ
ｉＮ膜を用いる場合、その形成方法としてＴｉ膜を窒素
中やアンモニア中で窒化する方法においては、コンタク
トホール形成後Ｔｉ膜を１０００Å程度に堆積し、ラン
プアニール装置やファーネス炉にて窒素やアンモニア雰
囲気中で熱処理を施してＴｉ表面を窒化させる。その
際、熱処理によりＴｉ表面ではＴｉＮ膜が形成される
が、同時にシリコン基板とＴｉ膜との接触面ではＴｉの
シリサイド化反応が進行し、ＴｉＳｉｘが同時に形成さ
れる。ＴｉＳｉｘ反応は低温（６５０℃程度）ではＴｉ
ＳｉやＴｉ3Ｓｉ5などが形成され、コンタクト抵抗が低
下しない。そのため、低抵抗のＴｉＳｉ2を形成するに
は熱処理温度が７５０℃以上であることが必要とされて
いる。しかし、７５０℃以上で熱処理を行なうと、Ｔｉ
の窒化反応速度に比べてＴｉのシリサイド化反応の方が
速いために窒化されるＴｉ量が減少し、ＴｉＮ膜の膜厚
が薄くなってバリア層としての効果が十分に得られな
い。
ｉＮ膜を用いる場合、その形成方法としてＴｉ膜を窒素
中やアンモニア中で窒化する方法においては、コンタク
トホール形成後Ｔｉ膜を１０００Å程度に堆積し、ラン
プアニール装置やファーネス炉にて窒素やアンモニア雰
囲気中で熱処理を施してＴｉ表面を窒化させる。その
際、熱処理によりＴｉ表面ではＴｉＮ膜が形成される
が、同時にシリコン基板とＴｉ膜との接触面ではＴｉの
シリサイド化反応が進行し、ＴｉＳｉｘが同時に形成さ
れる。ＴｉＳｉｘ反応は低温（６５０℃程度）ではＴｉ
ＳｉやＴｉ3Ｓｉ5などが形成され、コンタクト抵抗が低
下しない。そのため、低抵抗のＴｉＳｉ2を形成するに
は熱処理温度が７５０℃以上であることが必要とされて
いる。しかし、７５０℃以上で熱処理を行なうと、Ｔｉ
の窒化反応速度に比べてＴｉのシリサイド化反応の方が
速いために窒化されるＴｉ量が減少し、ＴｉＮ膜の膜厚
が薄くなってバリア層としての効果が十分に得られな
い。
【０００５】その対策としては２ステップアニール法が
試みられている。２ステップアニール法では、まず６５
０℃前後で熱処理を行なってＴｉＮ膜を形成し、続いて
７５０℃で熱処理を行なってＴｉＳｉ2膜を形成させて
いる。しかし、シリサイド化の量を増やさないためには
７５０℃での熱処理時間は１５秒程度と短く設定されて
おり、そのためＴｉＮ膜が十分に形成されないという不
具合がある。
試みられている。２ステップアニール法では、まず６５
０℃前後で熱処理を行なってＴｉＮ膜を形成し、続いて
７５０℃で熱処理を行なってＴｉＳｉ2膜を形成させて
いる。しかし、シリサイド化の量を増やさないためには
７５０℃での熱処理時間は１５秒程度と短く設定されて
おり、そのためＴｉＮ膜が十分に形成されないという不
具合がある。
【０００６】バリアメタル層としてはＴｉＳｉ2膜自体
も用いられている。ＴｉＳｉ2膜の形成方法では、コン
タクトホール形成後全面にＴｉ膜をスパッタリング法な
どで堆積し、熱処理してＴｉＳｉ2を形成させている
が、熱処理の際にコンタクトホールの底部から層間絶縁
膜とシリコン基板表面の界面に沿ってシリサイド化反応
が横方向に速い速度で進む。バリア効果を高めるにはＴ
ｉＳｉ2膜の膜厚を厚くした方がよいが、膜厚を厚くし
ようとすればそれだけ横方向の広がりも大きくなるた
め、ＴｉＳｉ2膜をあまり厚くすることができない。
も用いられている。ＴｉＳｉ2膜の形成方法では、コン
タクトホール形成後全面にＴｉ膜をスパッタリング法な
どで堆積し、熱処理してＴｉＳｉ2を形成させている
が、熱処理の際にコンタクトホールの底部から層間絶縁
膜とシリコン基板表面の界面に沿ってシリサイド化反応
が横方向に速い速度で進む。バリア効果を高めるにはＴ
ｉＳｉ2膜の膜厚を厚くした方がよいが、膜厚を厚くし
ようとすればそれだけ横方向の広がりも大きくなるた
め、ＴｉＳｉ2膜をあまり厚くすることができない。
【０００７】本発明はＴｉＮ膜を含むバリア層を形成す
る方法では、Ｔｉのシリサイド化反応を抑えてＴｉＮ膜
を十分な厚さに形成することのできる方法を提供するこ
とを目的とするものである。ＴｉＳｉ2膜をバリア層と
する方法では、コンタクトホール底部から横方向へのＴ
ｉＳｉ2広がりを抑えてバリア効果の高いＴｉＳｉ2膜を
形成することを目的とするものである。
る方法では、Ｔｉのシリサイド化反応を抑えてＴｉＮ膜
を十分な厚さに形成することのできる方法を提供するこ
とを目的とするものである。ＴｉＳｉ2膜をバリア層と
する方法では、コンタクトホール底部から横方向へのＴ
ｉＳｉ2広がりを抑えてバリア効果の高いＴｉＳｉ2膜を
形成することを目的とするものである。
【０００８】
【課題を解決するための手段】本発明では、シリコン基
板上に層間絶縁膜を形成し、シリコン基板とコンタクト
を形成すべき領域の前記層間絶縁膜にコンタクトホール
を形成し、そのコンタクトホールにＴｉＮ膜を含むバリ
ア層を介してメタル配線を形成する工程において、バリ
ア層を次の工程（Ａ）から（Ｄ）により形成する。
（Ａ）Ｔｉ膜を堆積する工程、（Ｂ）前記Ｔｉ膜を大気
中にさらして自然酸化膜を形成する工程、（Ｃ）その自
然酸化膜上にさらにＴｉ膜を堆積する工程、（Ｄ）含窒
素雰囲気中で熱処理して前記下層Ｔｉ膜をシリサイド化
し、前記上層Ｔｉ膜を窒化する工程。
板上に層間絶縁膜を形成し、シリコン基板とコンタクト
を形成すべき領域の前記層間絶縁膜にコンタクトホール
を形成し、そのコンタクトホールにＴｉＮ膜を含むバリ
ア層を介してメタル配線を形成する工程において、バリ
ア層を次の工程（Ａ）から（Ｄ）により形成する。
（Ａ）Ｔｉ膜を堆積する工程、（Ｂ）前記Ｔｉ膜を大気
中にさらして自然酸化膜を形成する工程、（Ｃ）その自
然酸化膜上にさらにＴｉ膜を堆積する工程、（Ｄ）含窒
素雰囲気中で熱処理して前記下層Ｔｉ膜をシリサイド化
し、前記上層Ｔｉ膜を窒化する工程。
【０００９】本発明ではまた、ＴｉＮ膜を含むバリア層
を次の工程（Ａ）から（Ｃ）により形成する。（Ａ）第
１の堆積方法でＴｉ膜を堆積する工程、（Ｂ）その上に
前記第１の堆積方法とは異なる第２の堆積方法でＴｉ膜
を形成する工程、（Ｃ）含窒素雰囲気中で熱処理して前
記下層Ｔｉ膜をシリサイド化し、前記上層Ｔｉ膜を窒化
する工程。
を次の工程（Ａ）から（Ｃ）により形成する。（Ａ）第
１の堆積方法でＴｉ膜を堆積する工程、（Ｂ）その上に
前記第１の堆積方法とは異なる第２の堆積方法でＴｉ膜
を形成する工程、（Ｃ）含窒素雰囲気中で熱処理して前
記下層Ｔｉ膜をシリサイド化し、前記上層Ｔｉ膜を窒化
する工程。
【００１０】本発明ではまた、ＴｉＳｉ2膜にてなるバ
リア層を次の工程（Ａ）から（Ｃ）により形成する。
（Ａ）Ｔｉ膜を堆積する工程、（Ｂ）その上に多結晶シ
リコン膜を堆積する工程、（Ｃ）熱処理して前記Ｔｉ膜
をシリサイド化する工程。
リア層を次の工程（Ａ）から（Ｃ）により形成する。
（Ａ）Ｔｉ膜を堆積する工程、（Ｂ）その上に多結晶シ
リコン膜を堆積する工程、（Ｃ）熱処理して前記Ｔｉ膜
をシリサイド化する工程。
【００１１】
【実施例】図１は請求項１に対応した実施例を表わして
いる。 （Ａ）シリコン基板２に半導体装置を構成する拡散層４
が形成されているものとする。拡散層４にコンタクトを
設けるために、基板上に層間絶縁膜６が形成され、写真
製版とエッチングによりコンタクトホール８を形成す
る。 （Ｂ）スパッタリング法によりＴｉ膜１０を約４００Å
の厚さに堆積する。（Ｃ）その後、基板をスパッタリン
グ装置の真空チェンバから取り出して大気中にさらす。
これによりＴｉ膜１０の表面にＴｉの自然酸化膜１２が
形成される。 （Ｄ）基板を再びスパッタリング装置の真空チェンバに
入れ、再度スパッタリング法によりＴｉ膜１４を約４０
０Åの厚さ堆積する。 （Ｅ）その後、ランプアニール法などの方法により熱処
理を施す。熱処理条件は最初６５０℃程度で行ない、そ
の後７５０℃程度で行なう。Ｔｉ膜は合計で約８００Å
程度形成されているが、中間にはＴｉの自然酸化膜が形
成されているので、高温アニール時のＴｉのシリサイド
化スピードが低下し、その分Ｔｉ窒化膜の厚さが増えて
十分なＴｉＮ膜１６が上層に形成される。
いる。 （Ａ）シリコン基板２に半導体装置を構成する拡散層４
が形成されているものとする。拡散層４にコンタクトを
設けるために、基板上に層間絶縁膜６が形成され、写真
製版とエッチングによりコンタクトホール８を形成す
る。 （Ｂ）スパッタリング法によりＴｉ膜１０を約４００Å
の厚さに堆積する。（Ｃ）その後、基板をスパッタリン
グ装置の真空チェンバから取り出して大気中にさらす。
これによりＴｉ膜１０の表面にＴｉの自然酸化膜１２が
形成される。 （Ｄ）基板を再びスパッタリング装置の真空チェンバに
入れ、再度スパッタリング法によりＴｉ膜１４を約４０
０Åの厚さ堆積する。 （Ｅ）その後、ランプアニール法などの方法により熱処
理を施す。熱処理条件は最初６５０℃程度で行ない、そ
の後７５０℃程度で行なう。Ｔｉ膜は合計で約８００Å
程度形成されているが、中間にはＴｉの自然酸化膜が形
成されているので、高温アニール時のＴｉのシリサイド
化スピードが低下し、その分Ｔｉ窒化膜の厚さが増えて
十分なＴｉＮ膜１６が上層に形成される。
【００１２】図２は請求項２に対応した実施例を表わし
ている。 （Ａ）図１と同様に基板２の拡散層４上の層間絶縁膜６
にコンタクトホール８を形成する。 （Ｂ）全面にＴｉ膜２０をスパッタリング法により約４
００Åの厚さに堆積する。 （Ｃ）同一チェンバ又は異なるチェンバ内で下層のＴｉ
膜２０とは異なる条件のスパッタリング法、例えばＲＦ
バイアス法やＤＣバイヤス法によりＴｉ膜２２を約４０
０Åの厚さに堆積する。バイアスをかけて堆積したＴｉ
スパッタリング膜とバイアスをかけないで堆積したＴｉ
スパッタリング膜とでは粒形や成長方向が異なるため、
窒化反応やシリサイド化反応のスピードが異なる。 （Ｄ）２層のＴｉ膜の膜質の相違を利用して窒化速度と
シリサイド化速度を制御し、窒素中又はアンモニア中で
熱処理を施してＴｉＮ膜２４とＴｉＳｉ2膜２６を形成
する。 図１又は図２の実施例で堆積するＴｉ膜の膜厚は所望の
ＴｉＮ膜の膜厚から逆算して決定すればよい。
ている。 （Ａ）図１と同様に基板２の拡散層４上の層間絶縁膜６
にコンタクトホール８を形成する。 （Ｂ）全面にＴｉ膜２０をスパッタリング法により約４
００Åの厚さに堆積する。 （Ｃ）同一チェンバ又は異なるチェンバ内で下層のＴｉ
膜２０とは異なる条件のスパッタリング法、例えばＲＦ
バイアス法やＤＣバイヤス法によりＴｉ膜２２を約４０
０Åの厚さに堆積する。バイアスをかけて堆積したＴｉ
スパッタリング膜とバイアスをかけないで堆積したＴｉ
スパッタリング膜とでは粒形や成長方向が異なるため、
窒化反応やシリサイド化反応のスピードが異なる。 （Ｄ）２層のＴｉ膜の膜質の相違を利用して窒化速度と
シリサイド化速度を制御し、窒素中又はアンモニア中で
熱処理を施してＴｉＮ膜２４とＴｉＳｉ2膜２６を形成
する。 図１又は図２の実施例で堆積するＴｉ膜の膜厚は所望の
ＴｉＮ膜の膜厚から逆算して決定すればよい。
【００１３】図１の実施例では２層のＴｉ膜の間の自然
酸化膜にシリサイド化のストッパの役目を果たさせ、ま
た図２の実施例では膜質の異なる２層のＴｉ膜でシリサ
イド化と窒化の速度を制御することにより、所望のＴｉ
Ｎ膜の膜厚を得ることができる。これらの方法ではシリ
サイド化反応を抑えることができるので、図３に示され
るように、低温部（６５０℃前後）での熱処理を１５秒
程度とし、高温部（７５０℃程度）での熱処理を４５秒
程度するように、高温での熱処理時間を長くすることが
できる。
酸化膜にシリサイド化のストッパの役目を果たさせ、ま
た図２の実施例では膜質の異なる２層のＴｉ膜でシリサ
イド化と窒化の速度を制御することにより、所望のＴｉ
Ｎ膜の膜厚を得ることができる。これらの方法ではシリ
サイド化反応を抑えることができるので、図３に示され
るように、低温部（６５０℃前後）での熱処理を１５秒
程度とし、高温部（７５０℃程度）での熱処理を４５秒
程度するように、高温での熱処理時間を長くすることが
できる。
【００１４】図４は請求項３に対応した実施例を表わし
ている。 （Ａ）図１と同様に基板２の拡散層４上の層間絶縁膜６
にコンタクトホール８を形成する。 （Ｂ）Ｔｉ膜３０をスパッタリング法で全面に１０００
〜１２００Åの厚さに堆積する。 （Ｃ）その上に多結晶シリコン膜３２をスパッタリング
法で５００〜６００Åの厚さに堆積する。 （Ｄ）ランプアニール法で６５０℃、３０秒間熱処理
し、続けて７５０℃で３０〜９０秒間の熱処理を行な
い、ＴｉＳｉ2膜３４とする。
ている。 （Ａ）図１と同様に基板２の拡散層４上の層間絶縁膜６
にコンタクトホール８を形成する。 （Ｂ）Ｔｉ膜３０をスパッタリング法で全面に１０００
〜１２００Åの厚さに堆積する。 （Ｃ）その上に多結晶シリコン膜３２をスパッタリング
法で５００〜６００Åの厚さに堆積する。 （Ｄ）ランプアニール法で６５０℃、３０秒間熱処理
し、続けて７５０℃で３０〜９０秒間の熱処理を行な
い、ＴｉＳｉ2膜３４とする。
【００１５】上記の図１、図２又は図３の実施例のよう
にバリア層を形成した後、全面にメタル膜（例えばＳｉ
を１％程度含んだＡｌ−Ｓｉ膜）をスパッタリング法で
堆積し、フォトリソグラフィーとエッチングによりパタ
ーン化を施してメタル配線を形成する。このとき、同時
にメタル層の下のバリア層もパターン化する。その後、
必要があれば、通常の方法により層間絶縁膜を堆積し、
スルーホールを形成し、２層目のメタル配線を形成す
る。
にバリア層を形成した後、全面にメタル膜（例えばＳｉ
を１％程度含んだＡｌ−Ｓｉ膜）をスパッタリング法で
堆積し、フォトリソグラフィーとエッチングによりパタ
ーン化を施してメタル配線を形成する。このとき、同時
にメタル層の下のバリア層もパターン化する。その後、
必要があれば、通常の方法により層間絶縁膜を堆積し、
スルーホールを形成し、２層目のメタル配線を形成す
る。
【００１６】図４の説明では多結晶シリコン膜３２の堆
積をスパッタリング法で行なっているが、多結晶シリコ
ン膜３２の堆積をＣＶＤ法で行なう場合は堆積温度を６
３０℃とし、ランプアニール温度は７５０℃で３０〜９
０秒間行なうようにすればよい。
積をスパッタリング法で行なっているが、多結晶シリコ
ン膜３２の堆積をＣＶＤ法で行なう場合は堆積温度を６
３０℃とし、ランプアニール温度は７５０℃で３０〜９
０秒間行なうようにすればよい。
【００１７】
【発明の効果】請求項１の発明では２層のＴｉ膜の間に
自然酸化膜が挾まれた構造になっているので、熱処理の
際のシリサイド化は自然酸化膜でストップし、高温で窒
化処理を行なうことができるようになり、十分な膜厚の
ＴｉＮ膜を形成することができる。請求項２の発明では
異なる膜質の２層で形成されたＴｉ膜はシリサイド化ス
ピードが異なるので、ＴｉＮ膜厚を制御することができ
る。請求項３の発明では、Ｔｉの上に多結晶シリコン膜
を堆積し、熱処理を施すので、ＴｉＳｉ2の膜厚を厚く
することができ、バリア効果が高く、しかもコンタクト
ホール部の横方向の広がりを抑えることができる。
自然酸化膜が挾まれた構造になっているので、熱処理の
際のシリサイド化は自然酸化膜でストップし、高温で窒
化処理を行なうことができるようになり、十分な膜厚の
ＴｉＮ膜を形成することができる。請求項２の発明では
異なる膜質の２層で形成されたＴｉ膜はシリサイド化ス
ピードが異なるので、ＴｉＮ膜厚を制御することができ
る。請求項３の発明では、Ｔｉの上に多結晶シリコン膜
を堆積し、熱処理を施すので、ＴｉＳｉ2の膜厚を厚く
することができ、バリア効果が高く、しかもコンタクト
ホール部の横方向の広がりを抑えることができる。
【図１】請求項１に対応した実施例を示す工程断面図で
ある。
ある。
【図２】請求項２に対応した実施例を示す工程断面図で
ある。
ある。
【図３】図１及び図２の実施例での熱処理条件を示す図
である。
である。
【図４】請求項３に対応した実施例を示す工程断面図で
ある。
ある。
２ シリコン基板 ４ 拡散層 ６ 層間絶縁膜 ８ コンタクトホール １０，１４，２０，２２，３０ Ｔｉ膜 １２ 自然酸化膜 １６，２４ ＴｉＮ膜 １８，２６，３４ ＴｉＳｉ2膜
Claims (3)
- 【請求項１】 シリコン基板上に層間絶縁膜を形成し、
シリコン基板とコンタクトを形成すべき領域の前記層間
絶縁膜にコンタクトホールを形成し、そのコンタクトホ
ールにＴｉＮ膜を含むバリア層を介してメタル配線を形
成する工程において、バリア層を次の工程（Ａ）から
（Ｄ）により形成することを特徴とする半導体装置の製
造方法。 （Ａ）Ｔｉ膜を堆積する工程、 （Ｂ）前記Ｔｉ膜を大気中にさらして自然酸化膜を形成
する工程、 （Ｃ）その自然酸化膜上にさらにＴｉ膜を堆積する工
程、 （Ｄ）含窒素雰囲気中で熱処理して前記下層Ｔｉ膜をシ
リサイド化し、前記上層Ｔｉ膜を窒化する工程。 - 【請求項２】 シリコン基板上に層間絶縁膜を形成し、
シリコン基板とコンタクトを形成すべき領域の前記層間
絶縁膜にコンタクトホールを形成し、そのコンタクトホ
ールにＴｉＮ膜を含むバリア層を介してメタル配線を形
成する工程において、バリア層を次の工程（Ａ）から
（Ｃ）により形成することを特徴とする半導体装置の製
造方法。 （Ａ）第１の堆積方法でＴｉ膜を堆積する工程、 （Ｂ）その上に前記第１の堆積方法とは異なる第２の堆
積方法でＴｉ膜を形成する工程、 （Ｃ）含窒素雰囲気中で熱処理して前記下層Ｔｉ膜をシ
リサイド化し、前記上層Ｔｉ膜を窒化する工程。 - 【請求項３】 シリコン基板上に層間絶縁膜を形成し、
シリコン基板とコンタクトを形成すべき領域の前記層間
絶縁膜にコンタクトホールを形成し、そのコンタクトホ
ールにＴｉＳｉ2膜にてなるバリア層を介してメタル配
線を形成する工程において、バリア層を次の工程（Ａ）
から（Ｃ）により形成することを特徴とする半導体装置
の製造方法。 （Ａ）Ｔｉ膜を堆積する工程、 （Ｂ）その上に多結晶シリコン膜を堆積する工程、 （Ｃ）熱処理して前記Ｔｉ膜をシリサイド化する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14250891A JPH05160068A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14250891A JPH05160068A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160068A true JPH05160068A (ja) | 1993-06-25 |
Family
ID=15316983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14250891A Pending JPH05160068A (ja) | 1991-05-17 | 1991-05-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160068A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5494860A (en) * | 1995-03-14 | 1996-02-27 | International Business Machines Corporation | Two step annealing process for decreasing contact resistance |
| GB2345013A (en) * | 1998-06-19 | 2000-06-28 | Nec Corp | Substrate polishing |
| KR100670744B1 (ko) * | 2000-06-30 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체 소자의 실리사이드막 형성 방법 |
-
1991
- 1991-05-17 JP JP14250891A patent/JPH05160068A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5494860A (en) * | 1995-03-14 | 1996-02-27 | International Business Machines Corporation | Two step annealing process for decreasing contact resistance |
| GB2345013A (en) * | 1998-06-19 | 2000-06-28 | Nec Corp | Substrate polishing |
| KR100670744B1 (ko) * | 2000-06-30 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체 소자의 실리사이드막 형성 방법 |
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