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JPH10223561A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPH10223561A
JPH10223561A JP9026845A JP2684597A JPH10223561A JP H10223561 A JPH10223561 A JP H10223561A JP 9026845 A JP9026845 A JP 9026845A JP 2684597 A JP2684597 A JP 2684597A JP H10223561 A JPH10223561 A JP H10223561A
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JP
Japan
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titanium silicide
film
silicide film
forming
semiconductor device
Prior art date
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Pending
Application number
JP9026845A
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English (en)
Inventor
Koji Urabe
耕児 占部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to KR1019980003695A priority patent/KR100264029B1/ko
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Abstract

(57)【要約】 【課題】 安定した電気的特性を得ることのできる半導
体装置の製造方法を実現すること。 【解決手段】 半導体基板上に所定の絶縁膜を被覆し
て、所定の不純物が導入された多結晶シリコン膜を形成
する第１の工程と、前記多結晶シリコン膜上に、チタン
シリサイド合金ターゲットを用いたスパッタ法により非
晶質チタンシリサイド膜を形成する第２の工程と、熱処
理によって前記チタンシリサイド膜を結晶化し、これを
パターニングして電極を形成する第３の工程とを有する
ことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特に、低抵抗配線および電極の電気的
特性の改良を実現するためにチタンシリサイド膜を用い
た半導体装置とその製造方法に関する。
【０００２】
【従来の技術】従来より、配線を低抵抗とし、電極の電
気的特性を改良するためにチタンシリサイド膜を用いて
電極あるいは配線を形成することが行なわれている。半
導体装置の製造方法の従来例についてＭＯＳトランジス
タのゲート電極を作製する場合を例にあげて説明する。
【０００３】図５（Ａ）に示すように、シリコン基板４
０１上に厚さ３００ｎｍの素子分離酸化膜４０２を形成
して素子形成領域として区切り、厚さ８ｎｍのゲート酸
化膜４０３を形成し、さらに全面にリンが添加された多
結晶シリコン膜４０４を形成する。
【０００４】次に、チタンシリサイド合金ターゲットを
用いたスパッタ法により、図５（Ｂ）に示すように多結
晶シリコン膜４０４上にチタンシリサイド膜４０５を形
成する。
【０００５】続いて、図５（Ｃ）に示すように、フォト
リソグラフィ技術およびドライエッチング技術を用いて
所望の位置にチタンシリサイド膜４０５および多結晶シ
リコン膜４０４から構成されるゲート電極４０６を形成
する。
【０００６】ゲート電極４０６の形成後には、絶縁膜形
成、シリコン基板中の不純物導入層の活性化熱処理や素
子上絶縁膜の安定化熱処理が行なわれる。これらの熱処
理はいずれも高温にて行なわれる。
【０００７】チタンポリサイド電極を、非晶質膜からの
ダイシリサイド化によって作製する場合には、体積収縮
を補償するためにシリコンリッチなシリサイド膜を使用
し、これにシリサイド膜が凝集することを防止してい
る。しかしながら、このようなシリコンリッチなシリサ
イド膜では、結晶化の際に過剰シリコンの析出形態によ
り層抵抗が変動してしまう。
【０００８】上記のようにゲート電極形成後に結晶化さ
せると下地となるポリシリコン膜上の電極端で析出が起
こりやすくなり、後の熱処理工程で析出物が粗大化して
しまう。シリサイド膜はこの粗大化した析出物によって
分断され、その抵抗値は増大してしまう。
【０００９】
【発明が解決しようとする課題】上述した従来の半導体
装置の製造方法においては、ゲート電極形成工程後に行
われる絶縁膜形成工程、シリコン基板中の不純物導入層
の活性化熱処理や素子上絶縁膜の安定化熱処理などの高
温下で行なわれる工程において、熱処理前には非晶質で
あったチタンシリサイド膜に結晶化が起きてしまう。
【００１０】ゲート電極の形成後に結晶化が行なわれる
と結晶粒径やシリコン析出分布が電極幅に依存すること
からゲート電極の抵抗がばらついてしまうという問題点
がある。特に、高集積化を実現するためにゲート電極を
細く形成する場合にはその抵抗がばらつきやすくなるた
め、素子の安定した動作や高い歩留まりが得られないこ
ととなり、上記の問題点は大きな問題となる。
【００１１】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、安定した電気
的特性を得ることのできる半導体装置の製造方法を実現
することを目的とする。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に所定の絶縁膜を被覆して、所
定の不純物が導入された多結晶シリコン膜を形成する第
１の工程と、前記多結晶シリコン膜上に、チタンシリサ
イド合金ターゲットを用いたスパッタ法により非晶質チ
タンシリサイド膜を形成する第２の工程と、熱処理によ
って前記チタンシリサイド膜を結晶化し、これをパター
ニングして電極を形成する第３の工程とを有することを
特徴とする。
【００１３】本発明の他の形態による半導体装置の製造
方法は、半導体基板上に所定の絶縁膜を被覆して、所定
の不純物が導入された多結晶シリコン膜を形成する第１
の工程と、前記多結晶シリコン膜上に、チタンシリサイ
ド合金ターゲットを用いて４００℃以上の基板温度でス
パッタすることにより結晶化されたチタンシリサイド膜
を形成する第２の工程と、前記結晶化されたチタンシリ
サイド膜をパターニングして電極を形成する第３の工程
を有することを特徴とする。
【００１４】本発明のさらに他の形態による半導体装置
の製造方法は、半導体基板上に所定の絶縁膜を被覆し
て、所定の不純物が導入された多結晶シリコン膜を形成
する第１の工程と、前記多結晶シリコン膜上に、チタン
シリサイド合金ターゲットを用いて基板温度４００℃以
上でスパッタ法によりチタンシリサイド膜を形成する第
２の工程と、前記結晶化されたチタンシリサイド膜をパ
ターニングして電極を形成し、再度の熱処理によってチ
タンシリサイド膜をさらに結晶化させる第３の工程を有
することを特徴とする。
【００１５】上記のいずれの場合においても、前記チタ
ンシリサイド合金ターゲットのシリコンとチタンの組成
比が２．１〜２．５であるとしてもよい。
【００１６】また、前記チタンシリサイド膜のシリコン
とチタンの組成比が２．１〜２．５であるとしてもよ
い。
【００１７】「作用」上記のように構成される本発明に
おいては、ゲート電極を形成する前の段階でチタンシリ
サイド膜を結晶化させるので、ゲート電極形成後に行な
われる熱処理の工程の際に下地となるポリシリコン膜上
に析出するシリコンが粗大化することが防止され、チタ
ンシリサイド膜の抵抗値が増加することが防止される。
【００１８】ゲート電極を形成する前の段階で行なわれ
るチタンシリサイド膜を結晶化するための方法として
は、急速熱処理法（ＲＴＰ：Rapid Thermal Process）
が挙げられる。図４は、ゲート電極層として電極幅が
０．３μｍのＴｉＳｉ2.4の抵抗値のシリサイド膜厚に
対する依存性を、急速熱処理を行なったときと行なわな
かったときとに分けて示す図である。図４中、○はＲＴ
Ｐを行なうことなく、８５０℃で３０分間の熱処理を行
なった場合、□はＲＴＰを行なうことなく、９００℃で
３０分間の熱処理を行なった場合、●は、８５０℃で１
０秒間のＲＴＰを行ない、その後、８５０℃で３０分間
の熱処理を行なった場合、■は８５０℃で１０秒間のＲ
ＴＰを行ない、その後、９００℃で３０分間の熱処理を
行なった場合の層抵抗を示している。
【００１９】図４から明らかなように、急速熱処理法に
より結晶化を行なうことにより、層抵抗はその後の熱処
理の影響を殆ど受けないものとなる。
【００２０】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。
【００２１】実施例１ 図１は本発明の一実施例の構成を連続的に示す断面図で
ある。
【００２２】図１（Ａ）に示すように、Ｐ型のシリコン
基板１０１上に、厚さ３００ｎｍの素子分離酸化膜１０
２を形成することにより素子形成領域として区画し、さ
らに厚さ８ｎｍのゲート酸化膜１０３を形成し、全面に
リンがドープされた厚さ５０ｎｍの多結晶シリコン膜１
０４を形成する。
【００２３】次に、シリコンとチタンの組成比が２．１
〜２．５のチタンシリサイド合金ターゲットを用いたス
パッタ法により、スパッタパワー１〜５ｋＷ、圧力１〜
２０ｍＴｏｒｒの条件の下で、図１（Ｂ）に示すよう
に、多結晶シリコン膜１０４上に、厚さ１００ｎｍの非
晶質チタンシリサイド膜１０５ａを形成する。
【００２４】次に、急速熱処理法を用いて７００℃から
９００℃の温度範囲の真空中、あるいは、不活性ガス雰
囲気中で１０秒から２分の熱処理を行うことにより図１
（Ｃ）に示すように非晶質チタンシリサイド膜１０５ａ
を相転移させ、結晶化チタンシリサイド膜１０５ｂとす
る。
【００２５】結晶化チタンシリサイド膜１０５ｂの相
は、Ｃ４９相かＣ５４相のいずれでも良い。また、熱処
理方法として炉アニールを用いても問題ない。さらに熱
処理温度を２段階に分けてＣ４９相を形成した後にＣ５
４相を形成しても良い。
【００２６】続いて、図１（Ｄ）に示すように、フォト
リソグラフィ技術およびドライエッチング技術を用いて
所望の位置にチタンシリサイド膜１０５ｂおよび多結晶
シリコン膜１０４より構成されるゲート電極１０６を形
成する。
【００２７】上記のような半導体装置の製造方法によれ
ば、ゲート電極形成後に行なわれる熱処理の工程の際に
下地となるポリシリコン膜上に析出するシリコンが粗大
化することが防止されるため、電極のパターン寸法に依
存しない結晶粒径、シリコン析出分布を有するチタンシ
リサイド膜を形成することができる。従って、高温熱処
理工程におけるチタンシリサイド膜の構造変化がほとん
どないため安定した電気的特性を得ることができる。
【００２８】実施例２ 次に、本発明の第２の実施例について図面を参照して説
明する。
【００２９】図２（Ａ）に示すように、Ｐ型のシリコン
基板２０１上に厚さ３００ｎｍの素子分離酸化膜２０２
を形成することにより素子形成領域として区画し、さら
に厚さ８ｎｍのゲート酸化膜２０３を形成し、全面にリ
ンがドープされた５０ｎｍの多結晶シリコン膜２０４を
形成する。
【００３０】次に、シリコンとチタンの組成比が２．１
〜２．５のチタンシリサイド合金ターゲットを用いたス
パッタ法により、スパッタパワー１〜５ｋＷ、圧力１〜
２０ｍＴｏｒｒ、基板温度４００℃〜６００℃の条件の
下で、図２（Ｂ）に示すように、多結晶シリコン膜２０
４に厚さ１００ｎｍのＣ４９相を有する結晶化チタンシ
リサイド膜２０５を形成する。
【００３１】続いて、図２（Ｃ）に示すように、フォト
リソグラフィ技術およびドライエッチング技術を用いて
所望の位置に結晶化チタンシリサイド膜２０５および多
結晶シリコン膜２０３より構成されるゲート電極２０６
を形成する。
【００３２】上記のような半導体装置の製造方法によれ
ば、ゲート電極形成後に行なわれる熱処理の工程の際に
下地となるポリシリコン膜上に析出するシリコンが粗大
化することが防止されるため、電極のパターン寸法に依
存しない結晶粒径、シリコン析出分布を有するチタンシ
リサイド膜を形成する事ができる。従って、高温工程に
おけるチタンシリサイド膜の構造変化がほとんどないた
め安定した電気的特性を得ることができる。
【００３３】また、本実施例ではチタンシリサイド膜を
成膜中に結晶化させているため、第１の実施例に比べて
工程の簡略化が可能となる。
【００３４】実施例３ 次に、本発明の第３の実施例について図面を参照して説
明する。
【００３５】図３（Ａ）に示すように、Ｐ型のシリコン
基板３０１上に、厚さ３００ｎｍの素子分離酸化膜３０
２を形成することにより素子形成領域として区画し、さ
らに、厚さ８ｎｍのゲート酸化膜３０３を形成し、全面
にリンがドープされた厚さ５０ｎｍの多結晶シリコン膜
３０４を形成する。
【００３６】次に、シリコンとチタンの組成比が２．１
〜２．５のチタンシリサイド合金ターゲットを用いたス
パッタ法により、スパッタパワー１〜５ｋＷ、圧力１〜
２０ｍＴ、基板温度４００℃〜６００℃の条件の下で、
図３（Ｂ）に示すように、多結晶シリコン膜３０４に厚
さ１００ｎｍのＣ４９相を有するＣ４９相チタンシリサ
イド膜３０５ｂを形成する。
【００３７】続いて、図３（Ｃ）に示すように、急速熱
処理法を用いて７００℃から９００℃の温度範囲で、１
０秒から２分の熱処理を行うことにより、Ｃ４９相チタ
ンシリサイド膜３０５ｂをＣ５４相を有するＣ５４相チ
タンシリサイド膜３０５ｃに相転移させる。この場合、
熱処理方法として炉アニールを用いても問題ない。
【００３８】さらに、図３（Ｄ）に示すように、フオト
リソグラフィ技術およびドライエッチング技術を用い
て、所望の位置にＣ５４相チタンシリサイド膜３０５ｃ
および多結晶シリコン膜３０４より構成されるゲート電
極３０６を形成する。
【００３９】上記のような半導体装置の製造方法によれ
ば、ゲート電極形成後に行なわれる熱処理の工程の際に
下地となるポリシリコン膜上に析出するシリコンが粗大
化することが防止されるため、電極のパターン寸法に依
存しない結晶粒径、シリコン析出分布を有するチタンシ
リサイド膜を形成することができる。従って、高温工程
におけるチタンシリサイド膜の構造変化が起きにくいた
め、安定した電気的特性を得ることができる。
【００４０】本実施例ではチタンシリサイド膜を成膜中
に結晶化させているため、熱処理温度を２段階に分ける
場合に比べて工程の簡略化が可能となる。
【００４１】
【発明の効果】本発明による半導体装置の製造方法によ
れば、電極幅に依存しない膜構造を持つチタンシリサイ
ド膜を形成する事ができる。従って、チタンシリサイド
膜高温工程での構造変化が十分に抑制されるために安定
した電気的特性を得ることができる効果がある。また、
これにより高速化された集積回路を実現することができ
る効果がある。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｄ）のそれぞれは、本発明の第１の
実施例の工程縦断面図である。
【図２】（Ａ）〜（Ｃ）のそれぞれは、本発明の第２の
実施例の工程縦断面図である。
【図３】（Ａ）〜（Ｄ）のそれぞれは、本発明の第３の
実施例の工程縦断面図である。
【図４】結晶化により、ゲート電極層の抵抗値のシリサ
イド膜厚依存性が変化する状態を示す図である。
【図５】（Ａ）〜（Ｃ）のそれぞれは、従来の半導体装
置の製造方法の工程縦断面図である。
【符号の説明】
１０１，２０１，３０１ シリコン基板 １０２，２０２，３０２ 素子分離酸化膜 １０３，２０３，３０３ ゲート酸化膜 １０４，２０４，３０４ 多結晶シリコン膜 １０５ チタンシリサイド膜 １０５ａ 非晶質チタンシリサイド膜 １０５ｂ 結晶化チタンシリサイド膜 ２０５，３０５ｂ Ｃ４９相チタンシリサイド膜 ３０５ｃ Ｃ５４相チタンシリサイド膜 １０６，２０６，３０６ ゲート電極

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に所定の絶縁膜を被覆し
    て、所定の不純物が導入された多結晶シリコン膜を形成
    する第１の工程と、 前記多結晶シリコン膜上に、チタンシリサイド合金ター
    ゲットを用いたスパッタ法により非晶質チタンシリサイ
    ド膜を形成する第２の工程と、 熱処理によって前記チタンシリサイド膜を結晶化し、こ
    れをパターニングして電極を形成する第３の工程とを有
    することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 半導体基板上に所定の絶縁膜を被覆し
    て、所定の不純物が導入された多結晶シリコン膜を形成
    する第１の工程と、 前記多結晶シリコン膜上に、チタンシリサイド合金ター
    ゲットを用いて４００℃以上の基板温度でスパッタする
    ことにより結晶化されたチタンシリサイド膜を形成する
    第２の工程と、 前記結晶化されたチタンシリサイド膜をパターニングし
    て電極を形成する第３の工程を有することを特徴とする
    半導体装置の製造方法。
  3. 【請求項３】 半導体基板上に所定の絶縁膜を被覆し
    て、所定の不純物が導入された多結晶シリコン膜を形成
    する第１の工程と、 前記多結晶シリコン膜上に、チタンシリサイド合金ター
    ゲットを用いて基板温度４００℃以上でスパッタ法によ
    りチタンシリサイド膜を形成する第２の工程と、 前記結晶化されたチタンシリサイド膜をパターニングし
    て電極を形成し、再度の熱処理によってチタンシリサイ
    ド膜をさらに結晶化させる第３の工程を有することを特
    徴とする半導体装置の製造方法。
  4. 【請求項４】 請求項１乃至請求項３のいずれかに記載
    の半導体装置の製造方法において、 前記チタンシリサイド合金ターゲットのシリコンとチタ
    ンの組成比が２．１〜２．５である事を特徴とした半導
    体装置の製造方法。
  5. 【請求項５】 請求項１乃至請求項３のいずれかに記載
    の半導体装置の製造方法において、 前記チタンシリサイド膜のシリコンとチタンの組成比が
    ２．１〜２．５である事を特徴とした半導体装置の製造
    方法。
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* Cited by examiner, † Cited by third party
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US6358846B1 (en) 1999-05-20 2002-03-19 Nec Corporation Method of fabricating semiconductor device with polycide gate structure
JP2005012159A (ja) * 2003-06-20 2005-01-13 Hynix Semiconductor Inc 半導体素子のゲート電極形成方法
JP2007258743A (ja) * 1998-12-29 2007-10-04 Hynix Semiconductor Inc 半導体素子のゲート電極形成方法

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