JPH05151142A - インタフエース回路 - Google Patents
インタフエース回路Info
- Publication number
- JPH05151142A JPH05151142A JP3314908A JP31490891A JPH05151142A JP H05151142 A JPH05151142 A JP H05151142A JP 3314908 A JP3314908 A JP 3314908A JP 31490891 A JP31490891 A JP 31490891A JP H05151142 A JPH05151142 A JP H05151142A
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- JP
- Japan
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Abstract
(57)【要約】
【目的】 ＣＰＵによる同期式２ポートＲＡＭの非同期
読み出しおよび書き込みを実現することを目的とする。 【構成】 同期式２ポートＲＡＭ３０とＣＰＵ２０との
インタフェース回路において、同期式２ポートＲＡＭ３
０のアドレスラッチ回路、書き込みデータのラッチ回
路、読み込みデータのバッファ回路、データ書き込み中
を示すフラグ発生回路、読み込むデータが有効であるこ
とを示すフラグ発生回路、それらのフラグを読み出すバ
ッファ回路、２ポートＲＡＭに対するチップセレクト信
号、ライトエネイブル信号、アウトプットエネイブル信
号の発生回路、および上記バッファ回路を通して上記フ
ラグの読み込み、読み出しおよび書き込みのタイミング
をとるプログラムから構成されることを特徴とする。
読み出しおよび書き込みを実現することを目的とする。 【構成】 同期式２ポートＲＡＭ３０とＣＰＵ２０との
インタフェース回路において、同期式２ポートＲＡＭ３
０のアドレスラッチ回路、書き込みデータのラッチ回
路、読み込みデータのバッファ回路、データ書き込み中
を示すフラグ発生回路、読み込むデータが有効であるこ
とを示すフラグ発生回路、それらのフラグを読み出すバ
ッファ回路、２ポートＲＡＭに対するチップセレクト信
号、ライトエネイブル信号、アウトプットエネイブル信
号の発生回路、および上記バッファ回路を通して上記フ
ラグの読み込み、読み出しおよび書き込みのタイミング
をとるプログラムから構成されることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、同期式２ポートＲＡＭ
とＣＰＵのインタフェース回路に利用する。特に、ＬＳ
Ｉ内部の同期式２ポートＲＡＭとＣＰＵのインタフェー
ス回路に関する。
とＣＰＵのインタフェース回路に利用する。特に、ＬＳ
Ｉ内部の同期式２ポートＲＡＭとＣＰＵのインタフェー
ス回路に関する。
【０００２】
【従来の技術】従来、非同期式２ポートＲＡＭは、図８
に示すように、同一アドレスに対して二つのポートを有
し、両ポートから読み出しおよび書き込みが可能であ
り、通常ＣＰＵ間のデータ転送などに使用されている。
読み出しおよび書き込みシーケンスは、図３に示すよう
に、ＣＰＵからのアクセスにより非同期に行われる。
に示すように、同一アドレスに対して二つのポートを有
し、両ポートから読み出しおよび書き込みが可能であ
り、通常ＣＰＵ間のデータ転送などに使用されている。
読み出しおよび書き込みシーケンスは、図３に示すよう
に、ＣＰＵからのアクセスにより非同期に行われる。
【０００３】
【発明が解決しようとする課題】回路のＬＳＩ化が進む
中で、同期式２ポートＲＡＭを内部に持つＬＳＩが作り
出されるようになってきた。同期式２ポートＲＡＭとは
同期用クロックに同期して読み出しおよび書き込みを行
うもので、そのタイミングを図１０に示す。この同期式
２ポートＲＡＭをＣＰＵがアクセスする場合に、図９に
示すタイミングで、ＣＰＵの読み出しおよび書き込み信
号を同期式２ポートＲＡＭのアウトプットエネイブル信
号端子およびライトエネイブル信号端子に接続して読み
出しまたは書き込みを行っても、読み出しまたは書き込
み信号が低レベルの間に同期用クロックが立ち上りかつ
同期式２ポートＲＡＭのデータがホールドされている間
に読み出しまたは書き込み信号が立ち上がらない限り、
ＣＰＵが読み出しまたは書き込みするデータは有効にな
らないので、正しく読み出しおよび書き込みを行うこと
ができない欠点があった。
中で、同期式２ポートＲＡＭを内部に持つＬＳＩが作り
出されるようになってきた。同期式２ポートＲＡＭとは
同期用クロックに同期して読み出しおよび書き込みを行
うもので、そのタイミングを図１０に示す。この同期式
２ポートＲＡＭをＣＰＵがアクセスする場合に、図９に
示すタイミングで、ＣＰＵの読み出しおよび書き込み信
号を同期式２ポートＲＡＭのアウトプットエネイブル信
号端子およびライトエネイブル信号端子に接続して読み
出しまたは書き込みを行っても、読み出しまたは書き込
み信号が低レベルの間に同期用クロックが立ち上りかつ
同期式２ポートＲＡＭのデータがホールドされている間
に読み出しまたは書き込み信号が立ち上がらない限り、
ＣＰＵが読み出しまたは書き込みするデータは有効にな
らないので、正しく読み出しおよび書き込みを行うこと
ができない欠点があった。
【０００４】本発明は、このような欠点を除去するもの
で、ＣＰＵによる同期式２ポートＲＡＭの非同期読み出
しおよび書き込みを実現するインタフェース回路を提供
することを目的とする。
で、ＣＰＵによる同期式２ポートＲＡＭの非同期読み出
しおよび書き込みを実現するインタフェース回路を提供
することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、ＣＰＵと同期
式２ポートＲＡＭとの間に介在するインタフェース回路
において、上記ＣＰＵが読み出しおよび書き込みするア
ドレスをラッチする回路と、書き込むべきデータをラッ
チする回路と、上記同期式２ポートＲＡＭからのデータ
を読み出す第一バッファ回路と、上記同期式２ポートＲ
ＡＭに対するデータ書き込み中を示すライトビジーフラ
グ信号を発生する回路と、読み出すべきデータが有効で
あることを示すリードエネイブルフラグ信号を発生する
回路と、上記ライトビジーフラグ信号と上記リードエネ
イブルフラグ信号を読み出す第二バッファ回路と、上記
同期式２ポートＲＡＭに対してチップセレクト信号、ア
ウトプットエネイブル信号およびライトエネイブル信号
を発生する回路と、上記第二バッファ回路を介してライ
トビジーフラグ信号とリードエネイブルフラグ信号の読
み込み、読み出しおよび書き込みのタイミングを定める
プログラムとを備えたことを特徴とする。
式２ポートＲＡＭとの間に介在するインタフェース回路
において、上記ＣＰＵが読み出しおよび書き込みするア
ドレスをラッチする回路と、書き込むべきデータをラッ
チする回路と、上記同期式２ポートＲＡＭからのデータ
を読み出す第一バッファ回路と、上記同期式２ポートＲ
ＡＭに対するデータ書き込み中を示すライトビジーフラ
グ信号を発生する回路と、読み出すべきデータが有効で
あることを示すリードエネイブルフラグ信号を発生する
回路と、上記ライトビジーフラグ信号と上記リードエネ
イブルフラグ信号を読み出す第二バッファ回路と、上記
同期式２ポートＲＡＭに対してチップセレクト信号、ア
ウトプットエネイブル信号およびライトエネイブル信号
を発生する回路と、上記第二バッファ回路を介してライ
トビジーフラグ信号とリードエネイブルフラグ信号の読
み込み、読み出しおよび書き込みのタイミングを定める
プログラムとを備えたことを特徴とする。
【０００６】
【作用】同期式２ポートＲＡＭは、チップセレクト信号
およびライトエネイブル信号がともに低レベルのとき
に、同期クロックの立ち上がりに同期してデータが書き
込まれる。この条件を満たすために、プログラムは、ア
ドレスラッチ回路に対して書き込むべき同期式２ポート
ＲＡＭのアドレス値を、データラッチ回路に対して書き
込むべきデータを書き込む。このデータ書き込みによ
り、ライトビジーフラグ信号を高レベルにし、制御信号
発生回路はライトエネイブル信号およびチップセレクト
信号を低レベルにする。同期クロックが２回立ち下がる
ことにより、ライトビジーフラグ信号を低レベルにし、
制御信号発生回路はライトエネイブル信号およびチップ
セレクト信号を高レベルにする。一方、プログラムは、
データラッチ回路に対してのデータ書き込みにより、ラ
イトビジーフラグ信号をポーリングしており、ライトビ
ジーフラグ信号が高レベルの期間は次のデータを書き込
まない。これにより、正しくデータが書き込まれる。ま
た、同期式２ポートＲＡＭは、チップセレクト信号およ
びライトエネイブル信号がともに低レベルのときに、同
期クロックの立ち上がりに同期してデータが読み出され
る。この条件を満たすために、プログラムは、アドレス
ラッチ回路に対して読み出すべき同期式２ポートＲＡＭ
のアドレス値を書き込み、データラッチ回路に対して読
み出しをリクエストする。このリクエストにより、リー
ドエネイブルフラグ信号を高レベルにし、制御信号発生
回路はライトエネイブル信号およびチップセレクト信号
を低レベルにする。同期クロックが立ち上がることによ
り、リードエネイブルフラグ信号を低レベルにする。一
方、プログラムは、リクエストの後に、リードエネイブ
ルフラグ信号をポーリングしており、リードエネイブル
フラグ信号が高レベルの期間は同期式２ポートＲＡＭの
データを読み出さない。リードエネイブルフラグ信号が
低レベルになると、プログラムは、同期式２ポートＲＡ
Ｍのデータを読み出し、制御信号発生回路は、アウトプ
ットエネイブル信号およびチップセレクト信号を高レベ
ルにする。これにより、正しくデータが書き込まれる。
およびライトエネイブル信号がともに低レベルのとき
に、同期クロックの立ち上がりに同期してデータが書き
込まれる。この条件を満たすために、プログラムは、ア
ドレスラッチ回路に対して書き込むべき同期式２ポート
ＲＡＭのアドレス値を、データラッチ回路に対して書き
込むべきデータを書き込む。このデータ書き込みによ
り、ライトビジーフラグ信号を高レベルにし、制御信号
発生回路はライトエネイブル信号およびチップセレクト
信号を低レベルにする。同期クロックが２回立ち下がる
ことにより、ライトビジーフラグ信号を低レベルにし、
制御信号発生回路はライトエネイブル信号およびチップ
セレクト信号を高レベルにする。一方、プログラムは、
データラッチ回路に対してのデータ書き込みにより、ラ
イトビジーフラグ信号をポーリングしており、ライトビ
ジーフラグ信号が高レベルの期間は次のデータを書き込
まない。これにより、正しくデータが書き込まれる。ま
た、同期式２ポートＲＡＭは、チップセレクト信号およ
びライトエネイブル信号がともに低レベルのときに、同
期クロックの立ち上がりに同期してデータが読み出され
る。この条件を満たすために、プログラムは、アドレス
ラッチ回路に対して読み出すべき同期式２ポートＲＡＭ
のアドレス値を書き込み、データラッチ回路に対して読
み出しをリクエストする。このリクエストにより、リー
ドエネイブルフラグ信号を高レベルにし、制御信号発生
回路はライトエネイブル信号およびチップセレクト信号
を低レベルにする。同期クロックが立ち上がることによ
り、リードエネイブルフラグ信号を低レベルにする。一
方、プログラムは、リクエストの後に、リードエネイブ
ルフラグ信号をポーリングしており、リードエネイブル
フラグ信号が高レベルの期間は同期式２ポートＲＡＭの
データを読み出さない。リードエネイブルフラグ信号が
低レベルになると、プログラムは、同期式２ポートＲＡ
Ｍのデータを読み出し、制御信号発生回路は、アウトプ
ットエネイブル信号およびチップセレクト信号を高レベ
ルにする。これにより、正しくデータが書き込まれる。
【０００７】
【実施例】以下、本発明の一実施例を図面に基づき説明
する。図１ないし図７に、この実施例としてアドレスが
８ビット、データが８ビットの同期式２ポートＲＡＭと
ＣＰＵとのインタフェース回路を示す。
する。図１ないし図７に、この実施例としてアドレスが
８ビット、データが８ビットの同期式２ポートＲＡＭと
ＣＰＵとのインタフェース回路を示す。
【０００８】図１は、この実施例の全体構成を示すブロ
ック構成図であり、図２は、図１に含まれるインタフェ
ース回路１０の構成を示す接続図であり、図３は、図２
に含まれるアドレスラッチ回路１１の構成を示す接続図
であり、図４は、図２に含まれるフラグ信号発生回路１
３の構成を示す接続図であり、図５は、図２に含まれる
フラグ信号発生回路１４の構成を示す接続図であり、図
６は、図２に含まれる制御信号発生回路１６の構成を示
す接続図であり、図７は、図２に含まれるバッファ回路
１８の構成を示す接続図である。
ック構成図であり、図２は、図１に含まれるインタフェ
ース回路１０の構成を示す接続図であり、図３は、図２
に含まれるアドレスラッチ回路１１の構成を示す接続図
であり、図４は、図２に含まれるフラグ信号発生回路１
３の構成を示す接続図であり、図５は、図２に含まれる
フラグ信号発生回路１４の構成を示す接続図であり、図
６は、図２に含まれる制御信号発生回路１６の構成を示
す接続図であり、図７は、図２に含まれるバッファ回路
１８の構成を示す接続図である。
【０００９】この実施例は、図１ないし図７に示すよう
に、ＣＰＵ２０と同期式２ポートＲＡＭ３０との間に介
在し、ＣＰＵ２０が読み出しおよび書き込みをするアド
レスをラッチするアドレスラッチ回路１１と、書き込む
べきデータをラッチするデータラッチ回路１２と、同期
式２ポートＲＡＭ３０からのデータを読み出すバッファ
回路１８と、同期式２ポートＲＡＭ３０に対するデータ
書き込み中を示すライトビジーフラグ信号を発生するフ
ラグ信号発生回路１３と、読み出すべきデータが有効で
あることを示すリードエネイブルフラグ信号を発生する
フラグ信号発生回路１４と、ライトビジーフラグ信号と
リードエネイブルフラグ信号を読み出すバッファ回路１
５と、同期式２ポートＲＡＭ３０に対してチップセレク
ト信号、アウトプットエネイブル信号およびライトエネ
イブル信号を発生する制御信号発生回路１６と、バッフ
ァ回路１５を介してライトビジーフラグ信号とリードエ
ネイブルフラグ信号を読み込み、読み出しおよび書き込
みのタイミングを定めるプログラムを格納するプログラ
ム格納回路１７とを備える。
に、ＣＰＵ２０と同期式２ポートＲＡＭ３０との間に介
在し、ＣＰＵ２０が読み出しおよび書き込みをするアド
レスをラッチするアドレスラッチ回路１１と、書き込む
べきデータをラッチするデータラッチ回路１２と、同期
式２ポートＲＡＭ３０からのデータを読み出すバッファ
回路１８と、同期式２ポートＲＡＭ３０に対するデータ
書き込み中を示すライトビジーフラグ信号を発生するフ
ラグ信号発生回路１３と、読み出すべきデータが有効で
あることを示すリードエネイブルフラグ信号を発生する
フラグ信号発生回路１４と、ライトビジーフラグ信号と
リードエネイブルフラグ信号を読み出すバッファ回路１
５と、同期式２ポートＲＡＭ３０に対してチップセレク
ト信号、アウトプットエネイブル信号およびライトエネ
イブル信号を発生する制御信号発生回路１６と、バッフ
ァ回路１５を介してライトビジーフラグ信号とリードエ
ネイブルフラグ信号を読み込み、読み出しおよび書き込
みのタイミングを定めるプログラムを格納するプログラ
ム格納回路１７とを備える。
【００１０】次に、この実施例の動作を説明する。図１
１のタイミングで書き込みまた図１２のタイミングで読
み出しがインタフェース回路により行われる。ここで、
図１１のａ部はＣＰＵ２０から同期式２ポートＲＡＭ３
０へのデータ書き込みを示し、図１２のｂ部は同期式２
ポートＲＡＭ３０からの読み出しのためのリクエストア
ドレスのアクセスを示し、ｃ部はデータの読み出しを示
す。書き込み時は、図４に示すように、同期式２ポート
ＲＡＭ３０に書き込みするデータがチップセレクト信号
が低レベルでありかつライトエネイブル信号が低レベル
であるときに同期クロックの立ち上がりに同期してデー
タが取り込まれる。この条件を満たすためのこのインタ
フェース回路１０では、同期クロックの立ち下がりを２
回検出するまでライトエネイブル信号およびチップセレ
クト信号を低レベルに保つ。また、ＣＰＵ２０では、ラ
イトビジーフラグ信号が低レベルになるまで次のデータ
を書き込まない。また、読み出し時は、図１０に示すよ
うに、チップセレクト信号が低レベルであり、アウトプ
ットエネイブル信号が低レベルであるときに同期クロッ
クの立ち上がりに同期してデータが出力される。この条
件を満たすため本回路では、同期クロックの立ち上がり
を検出してリードエネイブルフラグ信号をリセットし、
かつ、ＣＰＵ２０がデータを読み出すまでチップセレク
ト信号およびアウトプットエネイブル信号を低レベルに
保つ。また、ＣＰＵ２０ではリードエネイブルフラグ信
号が低レベルになるまでデータを読み出さない。
１のタイミングで書き込みまた図１２のタイミングで読
み出しがインタフェース回路により行われる。ここで、
図１１のａ部はＣＰＵ２０から同期式２ポートＲＡＭ３
０へのデータ書き込みを示し、図１２のｂ部は同期式２
ポートＲＡＭ３０からの読み出しのためのリクエストア
ドレスのアクセスを示し、ｃ部はデータの読み出しを示
す。書き込み時は、図４に示すように、同期式２ポート
ＲＡＭ３０に書き込みするデータがチップセレクト信号
が低レベルでありかつライトエネイブル信号が低レベル
であるときに同期クロックの立ち上がりに同期してデー
タが取り込まれる。この条件を満たすためのこのインタ
フェース回路１０では、同期クロックの立ち下がりを２
回検出するまでライトエネイブル信号およびチップセレ
クト信号を低レベルに保つ。また、ＣＰＵ２０では、ラ
イトビジーフラグ信号が低レベルになるまで次のデータ
を書き込まない。また、読み出し時は、図１０に示すよ
うに、チップセレクト信号が低レベルであり、アウトプ
ットエネイブル信号が低レベルであるときに同期クロッ
クの立ち上がりに同期してデータが出力される。この条
件を満たすため本回路では、同期クロックの立ち上がり
を検出してリードエネイブルフラグ信号をリセットし、
かつ、ＣＰＵ２０がデータを読み出すまでチップセレク
ト信号およびアウトプットエネイブル信号を低レベルに
保つ。また、ＣＰＵ２０ではリードエネイブルフラグ信
号が低レベルになるまでデータを読み出さない。
【００１１】すなわち、同期式２ポートＲＡＭ３０は、
チップセレクト信号およびライトエネイブル信号がとも
に低レベルのときに、同期クロックの立ち上がりに同期
してデータが書き込まれる。この条件を満たすために、
プログラム格納回路１７のプログラムは、アドレスラッ
チ回路１１に対して書き込むべき同期式２ポートＲＡＭ
３０のアドレス値を、データラッチ回路１２に対して書
き込むべきデータを書き込む。このデータ書き込みによ
り、フラグ信号発生回路１３はライトビジーフラグ信号
を高レベルにし、制御信号発生回路１６はライトエネイ
ブル信号およびチップセレクト信号を低レベルにする。
同期クロックが２回立ち下がることにより、フラグ信号
発生回路１３はライトビジーフラグ信号を低レベルに
し、制御信号発生回路１６はライトエネイブル信号およ
びチップセレクト信号を高レベルにする。一方、プログ
ラム格納回路１７のプログラムは、データラッチ回路１
２に対してのデータ書き込みにより、バッファ回路１５
によりライトビジーフラグ信号をポーリングしており、
ライトビジーフラグ信号が高レベルの期間は次のデータ
を書き込まない。これにより、正しくデータが書き込ま
れる。また、同期式２ポートＲＡＭ３０は、チップセレ
クト信号およびライトエネイブル信号がともに低レベル
のときに、同期クロックの立ち上がりに同期してデータ
が読み出される。この条件を満たすために、プログラム
格納回路１７のプログラムは、アドレスラッチ回路１１
に対して読み出すべき同期式２ポートＲＡＭ３０のアド
レス値を書き込み、データラッチ回路１２に対して読み
出しをリクエストする。このリクエストにより、フラグ
信号発生回路１４はリードエネイブルフラグ信号を高レ
ベルにし、制御信号発生回路１６はライトエネイブル信
号およびチップセレクト信号を低レベルにする。同期ク
ロックが立ち上がることにより、フラグ信号発生回路１
４はリードエネイブルフラグ信号を低レベルにする。一
方、プログラム格納回路１７のプログラムは、リクエス
トの後にバッファ回路１５によりリードエネイブルフラ
グ信号をポーリングしており、リードエネイブルフラグ
信号が高レベルの期間は同期式２ポートＲＡＭ３０のデ
ータを読み出さない。リードエネイブルフラグ信号が低
レベルになると、プログラム格納回路１７のプログラム
は、バッファ回路１８により同期式２ポートＲＡＭ３０
のデータを読み出し、制御信号発生回路１６は、アウト
プットエネイブル信号およびチップセレクト信号を高レ
ベルにする。これにより、正しくデータが書き込まれ
る。
チップセレクト信号およびライトエネイブル信号がとも
に低レベルのときに、同期クロックの立ち上がりに同期
してデータが書き込まれる。この条件を満たすために、
プログラム格納回路１７のプログラムは、アドレスラッ
チ回路１１に対して書き込むべき同期式２ポートＲＡＭ
３０のアドレス値を、データラッチ回路１２に対して書
き込むべきデータを書き込む。このデータ書き込みによ
り、フラグ信号発生回路１３はライトビジーフラグ信号
を高レベルにし、制御信号発生回路１６はライトエネイ
ブル信号およびチップセレクト信号を低レベルにする。
同期クロックが２回立ち下がることにより、フラグ信号
発生回路１３はライトビジーフラグ信号を低レベルに
し、制御信号発生回路１６はライトエネイブル信号およ
びチップセレクト信号を高レベルにする。一方、プログ
ラム格納回路１７のプログラムは、データラッチ回路１
２に対してのデータ書き込みにより、バッファ回路１５
によりライトビジーフラグ信号をポーリングしており、
ライトビジーフラグ信号が高レベルの期間は次のデータ
を書き込まない。これにより、正しくデータが書き込ま
れる。また、同期式２ポートＲＡＭ３０は、チップセレ
クト信号およびライトエネイブル信号がともに低レベル
のときに、同期クロックの立ち上がりに同期してデータ
が読み出される。この条件を満たすために、プログラム
格納回路１７のプログラムは、アドレスラッチ回路１１
に対して読み出すべき同期式２ポートＲＡＭ３０のアド
レス値を書き込み、データラッチ回路１２に対して読み
出しをリクエストする。このリクエストにより、フラグ
信号発生回路１４はリードエネイブルフラグ信号を高レ
ベルにし、制御信号発生回路１６はライトエネイブル信
号およびチップセレクト信号を低レベルにする。同期ク
ロックが立ち上がることにより、フラグ信号発生回路１
４はリードエネイブルフラグ信号を低レベルにする。一
方、プログラム格納回路１７のプログラムは、リクエス
トの後にバッファ回路１５によりリードエネイブルフラ
グ信号をポーリングしており、リードエネイブルフラグ
信号が高レベルの期間は同期式２ポートＲＡＭ３０のデ
ータを読み出さない。リードエネイブルフラグ信号が低
レベルになると、プログラム格納回路１７のプログラム
は、バッファ回路１８により同期式２ポートＲＡＭ３０
のデータを読み出し、制御信号発生回路１６は、アウト
プットエネイブル信号およびチップセレクト信号を高レ
ベルにする。これにより、正しくデータが書き込まれ
る。
【００１２】
【発明の効果】本発明は、以上説明したように、同期式
２ポートＲＡＭを非同期のＣＰＵからも読み出しおよび
書き込みをすることを可能にしたもので、ＣＰＵ相互の
インタフェース回路またはそれに準ずるその他の周辺回
路とのインタフェース回路を構成する際に同期式２ポー
トＲＡＭを含んだＬＳＩを使用できる効果がある。
２ポートＲＡＭを非同期のＣＰＵからも読み出しおよび
書き込みをすることを可能にしたもので、ＣＰＵ相互の
インタフェース回路またはそれに準ずるその他の周辺回
路とのインタフェース回路を構成する際に同期式２ポー
トＲＡＭを含んだＬＳＩを使用できる効果がある。
【図１】本発明実施例の全体構成を示すブロック構成
図。
図。
【図２】本発明実施例の部分構成を示すブロック構成
図。
図。
【図３】本発明実施例の部分構成を示すブロック構成
図。
図。
【図４】本発明実施例の部分構成を示すブロック構成
図。
図。
【図５】本発明実施例の部分構成を示すブロック構成
図。
図。
【図６】本発明実施例の部分構成を示すブロック構成
図。
図。
【図７】本発明実施例の部分構成を示すブロック構成
図。
図。
【図８】従来例の構成を示すブロック構成図。
【図９】非同期式２ポートＲＡＭの書き込みおよび読み
込みのタイミングを示すタイミングチャート。
込みのタイミングを示すタイミングチャート。
【図１０】同期式２ポートＲＡＭの書き込みおよび読み
込みのタイミングを示すタイミングチャート。
込みのタイミングを示すタイミングチャート。
【図１１】本発明実施例での同期式書き込みのタイミン
グを示すタイミングチャート。
グを示すタイミングチャート。
【図１２】本発明実施例での同期式読み込みのタイミン
グを示すタイミングチャート。
グを示すタイミングチャート。
１０ インタフェース回路 １１ アドレスラッチ回路 １２ データラッチ回路 １３、１４ フラグ信号発生回路 １５ バッファ回路 １６ 制御信号発生回路 １７ プログラム格納回路 １８ バッファ回路 ２０ ＣＰＵ ３０ 同期式２ポートＲＡＭ
Claims (1)
- 【請求項１】 ＣＰＵと同期式２ポートＲＡＭとの間に
介在するインタフェース回路において、 上記ＣＰＵが読み出しおよび書き込みするアドレスをラ
ッチする回路と、 書き込むべきデータをラッチする回路と、 上記同期式２ポートＲＡＭからのデータを読み出す第一
バッファ回路と、 上記同期式２ポートＲＡＭに対するデータ書き込み中を
示すライトビジーフラグ信号を発生する回路と、 読み出すべきデータが有効であることを示すリードエネ
イブルフラグ信号を発生する回路と、 上記ライトビジーフラグ信号と上記リードエネイブルフ
ラグ信号を読み出す第二バッファ回路と、 上記同期式２ポートＲＡＭに対してチップセレクト信
号、アウトプットエネイブル信号およびライトエネイブ
ル信号を発生する回路と、 上記第二バッファ回路を介してライトビジーフラグ信号
とリードエネイブルフラグ信号の読み込み、読み出しお
よび書き込みのタイミングを定めるプログラムとを備え
たことを特徴とするインタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3314908A JP2944280B2 (ja) | 1991-11-28 | 1991-11-28 | インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3314908A JP2944280B2 (ja) | 1991-11-28 | 1991-11-28 | インタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05151142A true JPH05151142A (ja) | 1993-06-18 |
| JP2944280B2 JP2944280B2 (ja) | 1999-08-30 |
Family
ID=18059092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3314908A Expired - Fee Related JP2944280B2 (ja) | 1991-11-28 | 1991-11-28 | インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2944280B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996038793A3 (en) * | 1995-05-29 | 1997-01-09 | Nokia Telecommunications Oy | Method and apparatus for adapting an asynchronous bus to a synchronous circuit |
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| KR100728870B1 (ko) * | 2005-08-08 | 2007-06-15 | 경북대학교 산학협력단 | 듀얼 포트 램 및 상기 듀얼 포트 램을 이용한 무손실데이터 전송 방법 |
-
1991
- 1991-11-28 JP JP3314908A patent/JP2944280B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Publication date |
|---|---|
| JP2944280B2 (ja) | 1999-08-30 |
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