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JPH0514069A - 高出力電界効果トランジスタ増幅器 - Google Patents

高出力電界効果トランジスタ増幅器

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Publication number
JPH0514069A
JPH0514069A JP3166797A JP16679791A JPH0514069A JP H0514069 A JPH0514069 A JP H0514069A JP 3166797 A JP3166797 A JP 3166797A JP 16679791 A JP16679791 A JP 16679791A JP H0514069 A JPH0514069 A JP H0514069A
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JP
Japan
Prior art keywords
substrate
field effect
effect transistor
fet
amplifier
Prior art date
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Application number
JP3166797A
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English (en)
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Inventor
Masaki Kono
正基 河野
Yoji Isoda
陽次 礒田
Mitsuru Mochizuki
満 望月
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP3166797A priority Critical patent/JP2643662B2/ja
Priority to US07/907,011 priority patent/US5233313A/en
Publication of JPH0514069A publication Critical patent/JPH0514069A/ja
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Abstract

(57)【要約】 【目的】 マイクロ波領域で広帯域にわたって高利得が
得られる高出力電界効果トランジスタ増幅器を構成す
る。 【構成】 ソース接地形式の電界効果トランジスタ２４
が構成された第１の基板２２上に、上記電界効果トラン
ジスタのゲートと接地点との間に接続されるインダクタ
３６とキャパシタ４０との直列回路を構成し、上記電界
効果トランジスタ２４のゲートを上記第１の基板２２と
は別の第２の基板上に構成された入力インピーダンス整
合回路３３に接続し、さらに上記電界効果トランジスタ
２４のドレインを上記第１の基板とは別の第３の基板上
に構成された出力インピーダンス整合回路４３に接続し
て構成されている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マイクロ波領域で広い
周波数帯域にわたって高利得が得られる高出力電界効果
トランジスタ増幅器（以下高出力ＦＥＴ増幅器と称す）
に関するものである。
【０００２】
【従来の技術】図６は従来の高出力ＦＥＴ増幅器、特に
高出力ＧａＡｓＦＥＴ増幅器の主要部の回路を概略的に
示した図である。同図において、ＧａＡｓ基板２上にＧ
ａＡｓＦＥＴ４が形成されており、そのソース電極Ｓは
接地されている。ＦＥＴ４のゲート電極Ｇはインダクタ
ンスで表されたボンディングワイヤ６を経て１／４波長
分布定数回路８１に接続され、該１／４波長分布定数回
路８１は他の１／４波長分布定数回路８２を経て入力端
子１０に接続されている。これら２段の分布定数回路８
１、８２により入力インピーダンス整合回路１３を構成
している。ＦＥＴ４のドレイン電極Ｄは同様にボンディ
ングワイヤ１２を経て１／４波長分布定数回路９１に接
続され、該１／４波長分布定数回路９１は他の１／４波
長分布定数回路９２を経て出力端子１４に接続されてい
る。これら２段の分布定数回路９１、９２により出力イ
ンピーダンス整合回路２３を構成している。図６の例で
は、入出力の各インピーダンス整合回路として、１／４
波長分布定数回路を２段使用しているが、その段数は２
段に限らず、所定の電気長、インピーダンスをもった分
布定数回路を、所望のインピーダンスが得られるように
任意の段数設けられる。
【０００３】図６に示すような高出力ＧａＡｓＦＥＴ増
幅器では、大きな出力を得るために総ゲート幅の非常に
大きなＧａＡｓＦＥＴを使用するため、ＧａＡｓＦＥＴ
４自体の入力インピーダンスが非常に小さくなる。ま
た、ハイブリッドに高出力ＧａＡｓＦＥＴ増幅器を構成
しようとすると、ＦＥＴ４とボンディングワイヤ６、１
２とを含めた総合のＳパラメータについてインピーダン
ス整合をとる必要があり、動作周波数が高くなると、こ
の総合Ｓパラメータは容量性の領域から誘導性の領域に
移行する。上記のように、図６の高出力ＧａＡｓＦＥＴ
増幅器ではＦＥＴ４とボンディングワイヤ６、１２とを
含めた回路を入力側の２段１／４波長分布定数回路８
１、８２、出力側の２段１／４波長分布定数回路９１、
９２でそれぞれインピーダンス整合をとっている。
【０００４】
【発明が解決しようとする課題】上記のように、従来の
高出力ＧａＡｓＦＥＴ増幅器では、ＧａＡｓＦＥＴは非
常に低インピーダンスになり、またＧａＡｓＦＥＴ４の
Ｓパラメータの周波数特性の変化が大きい状態の下で分
布定数回路によりインピーダンス整合をとらなければな
らず、利得を実質的に一定と看做し得る状態で整合のと
れる周波数範囲が狭くなるという欠点があった。また、
入力側あるいは出力側のリターンロスが大きく、結果と
して負荷に供給し得る有効出力も小さくなるという欠点
があった。
【０００５】図７は図６の従来の高出力ＧａＡｓＦＥＴ
増幅器の小信号Ｓパラメータによる入出力リターンロス
の周波数特性の計算結果を示すグラフで、入力側リター
ンロスＳ11、出力側リターンロスＳ22を示す。一例とし
て、５．０ＧＨｚ〜９．６ＧＨｚの動作周波数範囲で出
力側リターンロスＳ22は６ｄＢより小さく、一応満足で
きる値であるが、入力側リターンロスＳ11は上記動作周
波数範囲にわたって６ｄＢより大きく、最大３ｄＢにも
達する。また、図８は図６に示す従来の高出力ＧａＡｓ
ＦＥＴ増幅器の利得の周波数特性の計算結果を示すグラ
フで、同図から明らかなように、利得Ｓ21は８ｄＢより
小さく、特に７ＧＨｚ以上の周波数範囲では５ｄＢ以下
に低下し、充分ではなかった。
【０００６】本発明は上記のような従来の高出力ＧａＡ
ｓＦＥＴ増幅器の問題点を解消するためになされたもの
で、１オクターブ以上の周波数範囲にわたって高い利得
が得られる高出力ＦＥＴ増幅器を得ることを目的とす
る。
【０００７】
【課題を解決するための手段】本願の第１の発明に係る
高出力ＧａＡｓＦＥＴ増幅器は、第１の基板上にソース
接地形式で構成された電界効果トランジスタと、上記第
１の基板とは異なる第２の基板上に構成され、上記電界
効果トランジスタのゲートが接続される入力インピーダ
ンス整合回路と、上記第１の基板とは異なる第３の基板
上に構成され、上記電界効果トランジスタのドレインが
接続される出力インピーダンス整合回路と、上記電界効
果トランジスタのゲートと接地点との間に接続されたイ
ンダクタとキャパシタとの直列回路とからなり、上記直
列回路は上記電界効果トランジスタと共に第１の基板上
に構成されている。本願の第２の発明に係る高出力Ｇａ
ＡｓＦＥＴ増幅器は、ＧａＡｓからなる第１の基板上に
ソース接地形式でＧａＡｓ電界効果トランジスタ（Ｇａ
ＡｓＦＥＴ）が構成され、該ＧａＡｓＦＥＴのゲートパ
ッドは上記第１の基板とは別の第２の基板上に構成され
た入力インピーダンス整合回路に接続され、上記第１の
基板上に金属−絶縁物−金属キャパシタ（以下ＭＩＭキ
ャパシタと称す）が形成され、上記ＧａＡｓＦＥＴのゲ
ートパッドは空気を介して上記第１の基板に対向した金
属体により上記ＭＩＭキャパシタと接続され、上記金属
体と上記ＭＩＭキャパシタとの直列回路が上記ＧａＡｓ
ＦＥＴのゲートと接地点との間に接続されるインダクタ
とキャパシタとの直列回路を構成している。
【０００８】
【作用】本願の第１の発明に係る高出力ＦＥＴ増幅器で
は、そのＦＥＴが形成された同一基板上に該ＦＥＴのゲ
ートと接地点との間に接続される上記直列回路を設けた
ことにより、ＦＥＴと直列回路とを総合した入力インピ
ーダンス、出力インピーダンスが共に高くなり、また、
周波数の変化に対する高出力ＦＥＴ増幅器のＳパラメー
タの周波数特性の変化が小さくなり、広い周波数帯域に
わたって高出力が得られるように容易にインピーダンス
整合をとることができる。本願の第２の発明に係る高出
力ＦＥＴ増幅器では、ＧａＡｓ基板上に構成されたＭＩ
Ｍキャパシタの一方の電極となる基板側電極がバイアホ
ールを経て接地され、それによってインダクタとキャパ
シタとを含む直列回路がＦＥＴのゲート電極と接地間に
接続される。
【０００９】
【実施例】以下、本発明の高出力ＦＥＴ増幅器を図１に
示す実施例によって説明する。図１は本発明の高出力Ｆ
ＥＴ増幅器の主要部の回路を概略的に示す図で、ＧａＡ
ｓ基板２２上にＧａＡｓＦＥＴ２４が形成されており、
そのソース電極Ｓは接地されている。ＦＥＴ２４のゲー
ト電極Ｇはインダクタンスで表されたボンディングワイ
ヤ２６を経て１／４波長分布定数回路３１に接続されて
いる。１／４波長分布定数回路３１はさらに他の１／４
波長分布定数回路３２を経て入力端子２０に接続されて
いる。これら２段の分布定数回路３１、３２により入力
インピーダンス整合回路３３を構成している。ＦＥＴ２
４のドレイン電極Ｄは同様にボンディングワイヤ２８を
経て１／４波長分布定数回路４１に接続され、該１／４
波長分布定数回路４１は他の１／４波長分布定数回路４
２を経て出力端子３４に接続されている。これら２段の
分布定数回路４１、４２により出力インピーダンス整合
回路４３を構成している。ＧａＡｓＦＥＴ２４のゲート
電極Ｇと接地点との間にはインダクタ３６、抵抗３８、
キャパシタ４０からなる直列回路が接続されている。イ
ンダクタ３６、抵抗３８、キャパシタ４０の各値は基板
２２上に設けられるＦＥＴ２４のトータルゲート幅にも
関係して設定されるが、インダクタ３６は例えば０．１
ｎＨ（ナノヘンリ）乃至０．０１ｎＨの範囲の値に設定
され、抵抗３８は０オーム乃至０．１オームの範囲の値
に設定され、キャパシタ４０は数１０ｐＦ（ピコファラ
ッド）乃至１０００ｐＦの範囲の値に設定される。図示
の実施例では入出力の各インピーダンス整合回路とし
て、１／４波長分布定数回路を２段使用しているが、所
定の電気長、インピーダンスをもった分布定数回路を、
所望のインピーダンスが得られるように任意の段数設け
てもよい。
【００１０】図４は本発明の高出力ＧａＡｓＦＥＴ増幅
器の一実施例の主要部の平面図、図５は図４のＧａＡｓ
基板２２上に形成されたＧａＡｓＦＥＴ２４、図１のキ
ャパシタ４０に対応するＭＩＭキャパシタ５０等を含む
回路構成を示す一部断面斜視図である。図４に示すよう
に、本発明の高出力ＦＥＴ増幅器におけるＦＥＴ２４の
ゲートパッド４４はボンディングワイヤ２６を介して入
力インピーダンス整合回路３３に接続され、ＦＥＴ２４
のドレインパッド４６はボンディングワイヤ２８を介し
て出力インピーダンス整合回路４３に接続されている。
ゲートパッド４４はまた空気を介してＧａＡｓ基板２２
と対向して設けられた金属膜からなるインダクタ４８を
介してＭＩＭキャパシタ５０に接続されている。インダ
クタ４８は図１のインダクタ３６に対応し、該インダク
タ４８を構成する上記金属膜の幅、長さ、ＧａＡｓ基板
２２からの距離は所望のインダクタンス値が得られるよ
うに適宜設定される。
【００１１】図４に示す本発明の高出力ＧａＡｓＦＥＴ
増幅器の構造を図５の斜視図によってさらに詳細に説明
する。図５で、ＧａＡｓ基板２２上にＦＥＴ２４が構成
され、該ＦＥＴ２４のドレイン電極を構成するドレイン
・フインガー５３はドレインパッド４６に接続され、線
状に示されたゲート電極５５はゲートパッド４４に接続
され、ソース電極を構成するソース・フインガー５７
は、ゲート電極５５とゲートパッド４４とを接続するた
めの導体を跨いで形成されたエアブリッジ５９を介して
ソース接地パッド６１に接続されている。ゲートパッド
４４は、ＧａＡｓ基板と対向して設けられた金属体、つ
まりエアブリッジからなるインダクタ４８を介してＭＩ
Ｍキャパシタ５０の上側電極６３に接続されている。Ｍ
ＩＭキャパシタ５０は例えばＡｕからなる上記上側電極
６３と、例えばＳｉＮからなる絶縁物６４と、バイアホ
ール６５を経てＧａＡｓ基板２２の裏面に形成された例
えばＡｕからなる接地ヒートシンク６７に接続された下
側電極（図示せず）とからなる。また、ソース接地パッ
ド６１はバイアホール６５を経て接地ヒートシンク６７
に接続されている。高出力ＧａＡｓＦＥＴ増幅器は、大
きな出力を発生するためにトータルゲート幅の非常に大
きなＧａＡｓＦＥＴを使用する必要があるが、図５に示
す構造はこのようなＦＥＴを実現することができる。
【００１２】図１に示すような高出力ＧａＡｓＦＥＴ増
幅器のＧａＡｓＦＥＴは本来非常に低いインピーダンス
であり、それに対応してＳパラメータはインダクタンス
の影響を受けて周波数の影響を受け易い。しかし、本発
明によれば、低インピーダンスＦＥＴ増幅器のＳパラメ
ータがボンディングワイヤ２６、２８の影響で誘導性の
領域に入る前にＧａＡｓ基板２２上に形成されたインダ
クタ３６とキャパシタ４０との直列回路の作用により、
ＦＥＴ増幅器が高インピーダンスになると共にＦＥＴの
Ｓパラメータの周波数特性の変化が小さくなる。このよ
うに、インピーダンスが高くなり、またＳパラメータの
周波数特性の変化が小さくなったＦＥＴを別の基板に設
けられたインピーダンス整合回路３３、４３によりイン
ピーダンス整合をとることにより、入出力インピーダン
スが共に大きく、周波数特性の変化が小さく、しかも動
作帯域の広い高出力ＧａＡｓＦＥＴ増幅器を得ることが
できる。
【００１３】この発明の高出力ＧａＡｓＦＥＴ増幅器で
使用される入出力の各インピーダンス整合用の分布定数
回路としては、実際にはリターンロスの大きさと必要と
する利得との妥協によって決定されるが、この発明の高
出力ＧａＡｓＦＥＴ増幅器の入力リターンロスＳ11、出
力リターンロスＳ22、および利得をつぎのような具体例
について測定した。すなわち、総ゲート幅が５０．４ｍ
ｍのＦＥＴチップについて、ＦＥＴ２４のゲート電極Ｇ
と接地点との間の直列回路のインダクタ３６が０．０１
９ｎＨ、抵抗３８が０．００１オーム、キャパシタ４０
が９００ｐＦで、ＦＥＴ２４のゲート電極Ｇ、ドレイン
電極Ｄをそれぞれ０．０３ｎＨのインダクタンスをもっ
たボンディングワイヤ２６、２８でそれぞれインピーダ
ンス整合回路３３、４３に接続した。また、入力インピ
ーダンス整合回路３３として、ＦＥＴ２４側から入力端
子２０に向かってインピーダンスが３．８９オーム、電
気長が１１．００ｍｍの第１の分布定数回路、インピー
ダンスが１６．０６オーム、電気長が１０．６７ｍｍの
第２の分布定数回路、およびインピーダンスが３７．５
１オーム、電気長が１０．２７ｍｍの第３の分布定数回
路をこの順序で接続したものを使用し、出力インピーダ
ンス整合回路４３としてＦＥＴ２４側から出力端子３４
に向かってインピーダンスが２．５１オーム、電気長が
１０．７４ｍｍの第１の分布定数回路、インピーダンス
が８．９４オーム、電気長が１０．６７ｍｍの第２の分
布定数回路、インピーダンスが３０．２５オーム、電気
長が１０．６６ｍｍの第３の分布定数回路をこの順序で
接続したものを使用した。
【００１４】図２は上記のような各値をもった本発明に
よる高出力ＧａＡｓＦＥＴ増幅器の一例について計算さ
れた入出力のリターンロスの周波数特性をグラフで示し
た図、図３は同じ高出力ＧａＡｓＦＥＴ増幅器について
計算された利得の周波数特性をグラフで示した図であ
る。図２から明らかなように、入力側リターンロス
Ｓ11、出力側リターンロスＳ22は５．０ＧＨｚ乃至９．
６ＧＨｚの動作周波数範囲にわたって共に６ｄＢより小
さく、充分に満足できる結果が得られた。また、図３に
示すように、利得は上記の動作周波数範囲にわたって６
ｄＢより大きく、また広帯域にわたってなだらかに変化
し、従来の高出力ＧａＡｓＦＥＴ増幅器に比して利得の
特性は改善されることが確認された。
【００１５】
【発明の効果】以上、説明したように、本発明の高出力
ＦＥＴ増幅器では、そのＦＥＴのゲートと接地点との間
に、そのＦＥＴが構成された基板上に形成されたインダ
クタとキャパシタとの直列回路を接続したので、ＦＥＴ
と上記直列回路とを総合した入力インピーダンス、出力
インピーダンスが共に高くなり、また周波数の変化に対
する高出力ＦＥＴ増幅器のＳパラメータの周波数特性の
変化が小さくなり、入出力のリターンロスが改善され、
広い動作周波数範囲にわたって高利得が得られるように
容易にインピーダンス整合をとることができるという効
果がある。また、第２の発明によれば、ＧａＡｓ基板上
にＦＥＴと、上記インダクタとキャパシタとの直列回路
を構成すると共に、この直列回路を上記ＦＥＴのゲート
と接地との間に接続するのに適した構造が得られる。
【図面の簡単な説明】
【図１】本発明の高出力電界効果トランジスタ増幅器の
一実施例の回路構成を示す図である。
【図２】図１に示す本発明の高出力電界効果トランジス
タ増幅器の入出力のリターンロス（Ｓ11、Ｓ22）対周波
数特性の計算結果をグラフで示す図である。
【図３】図１に示す本発明の高出力電界効果トランジス
タ増幅器の利得（Ｓ21）対周波数特性の計算結果をグラ
フで示す図である。
【図４】図１に示す本発明の高出力電界効果トランジス
タ増幅器を基板上に構成した一例を示す平面図である。
【図５】図４に示す本発明の高出力ＧａＡｓＦＥＴ増幅
器の一例の構造を示す一部断面斜視図である。
【図６】従来の高出力電界効果トランジスタ増幅器の一
例の回路構成を示す図である。
【図７】図６に示す従来の高出力電界効果トランジスタ
増幅器の入出力リターンロス（Ｓ11、Ｓ22）対周波数特
性の計算結果をグラフで示す図である。
【図８】図６に示す従来の高出力電界効果トランジスタ
増幅器の利得（Ｓ21）対周波数特性の計算結果をグラフ
で示す図である。
【符号の説明】
２０ 入力端子 ２２ 基板 ２４ ＦＥＴ ２６、２８ ボンディングワイヤ ３１、３２ 分布定数回路 ３３ 入力インピーダンス整合回路 ３４ 出力端子 ３６ インダクタ ４０ キャパシタ ４１ 分布定数回路 ４２ 分布定数回路 ４３ 出力インピーダンス整合回路
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 第１の基板上にソース接地形式で構成さ
    れた電界効果トランジスタと、上記第１の基板とは異な
    る第２の基板上に構成され、上記電界効果トランジスタ
    のゲートが接続される入力インピーダンス整合回路と、
    上記第１の基板とは異なる第３の基板上に構成され、上
    記電界効果トランジスタのドレインが接続される出力イ
    ンピーダンス整合回路と、上記電界効果トランジスタの
    ゲートと接地点との間に接続されたインダクタとキャパ
    シタとの直列回路とからなり、上記直列回路は上記電界
    効果トランジスタと共に第１の基板上に構成されている
    高出力電界効果トランジスタ増幅器。
  2. 【請求項２】 ＧａＡｓからなる第１の基板上にソース
    接地形式でＧａＡｓ電界効果トランジスタ（ＧａＡｓＦ
    ＥＴ）が構成され、該ＧａＡｓＦＥＴのゲートパッドは
    上記第１の基板とは別の第２の基板上に構成された入力
    インピーダンス整合回路に接続され、上記第１の基板上
    に金属−絶縁物−金属キャパシタ（ＭＩＭキャパシタ）
    が形成され、上記ＧａＡｓＦＥＴのゲートパッドは空気
    を介して上記第１の基板に対向した金属体により上記Ｍ
    ＩＭキャパシタと接続され、上記金属体と上記ＭＩＭキ
    ャパシタとの直列回路が上記ＧａＡｓＦＥＴのゲートと
    接地点との間に接続されるインダクタとキャパシタとの
    直列回路を構成している高出力電界効果トランジスタ増
    幅器。
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