JPH0498873A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 イ、産業上の利用分野 本発明は半導体装置、例えばダイナミックＲＡＭ　［Ｒ
ａｎｄｏｓ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に関するも
のである。

口、従来技術 従来、半導体集積回路装置、例えばダイナミックＲＡＭ
では、第７図に示す構造のメモリセルが知られている。

即ち、Ｐ型ウェル２内に所定深さのトレンチ状の溝３が
設けられ、溝３には絶縁膜４を介してＮ゛梨型ポリリコ
ン層８が被着されている。なお、ウェル２の下方にはＰ
−型シリコン基板があるが、図示省略した。そして、溝
３の外側（ウェル２に接する側）全面に、拡散形成され
たＮ゛型拡散領域５を一方の電極として用いたキャパシ
タが形成されている。また、溝３の側方（図では右側）
のＰ型ウェル２内の表面には、Ｎ°型ソース領域６及び
Ｎ゛型ドレイン領域７が所定のパターンに拡散形成され
ていて、これらの間にはゲート酸化膜１４を介してワー
ド線としてのポリシリコンのゲート電極９が設けられ、
横型のＮチャネルＭＯＳトランジスタ（トランスファゲ
ート）３０が構成されている。このトランジスタのソー
ス領域６は上記の拡散領域５と接続されている。なお、
図に示す符号において、１０はフィールド酸化膜、１１
及び１５はＳｉｎ、層、１２はコンタクトホール、１３
はアルミニウム配線（ビット線）である。

このデバイスは、トレンチ溝３を利用し、その壁面にお
いて拡散領域５とポリシリコン層８との間でキャパシタ
を形成し、電荷を蓄積する構造であるため、キャパシタ
面積（即ち、静電容量）を平面的な形状のものよりも大
きくでき、またセル面積も小さくすることができる。

また、第８図に示す構造のデバイスも知られている。

このデバイスでも、トレンチ溝３において、１層目のポ
リシリコン層８の表面酸化膜１５上に、ソース領域６に
接続された２層目のポリシリコン層１６を充填し、両ポ
リシリコン層８−１６間でキャパシタを形成しているの
で、第７図と同様にキャパシタンスを比較的大きくはで
きる。なお、図中の１７はＳｉＯ□膜である。

しかしながら、第７図及び第８図のデバイスはいずれも
、大容量及び信顛性の点でメモリセルとして未だ不十分
である。メモリセルの大容量化は、ダイナミックＲＡＭ
の放電時間を長くし、リフレッシュのサイクルを長くで
きるために、それだけメモリ保持時間を長くしてメモリ
の信顛性を高めることができる。ところが、上記のメモ
リセルの場合、例えば１メガビツト用として４０ｆＦ程
度のキャパシタンスは可能であるが、それ以上の大きな
容量を限られた領域内で形成することは不可能である。

ハ０発明の目的 本発明の目的は、キャパシタンスを素子部面積の増大な
しに大きくすることのできる大容量、高倍転性の半導体
装置を提供することにある。

二６発明の構成 即ち、本発明は、半導体基体に絶縁膜を介して第１の導
電層が形成され、この第１の導電層上に絶縁膜を介して
第２の導電層が形成され、前記半導体基体と前記第２の
導電層とを接続することによって、前記半導体基体と前
記第１の導電層との間に複数のキャパシタが並列接続さ
れるように構成した半導体装置に係るものである。

ホ、実施例 以下、本発明の詳細な説明する。

第１図〜第４図は、本発明の第１の実施例を示すもので
ある。

本例によるダイナミックＲＡＭ　（例えば１メガピント
用ダイナミックＲＡＭ）のメモリセルは、第１図及び第
２図に示すように、Ｐ−型シリコン基板１　（但し、図
示省略する。）上にＰ型ウェル２が形成され、このウェ
ル２内には所定深さのトレンチ状の溝３が形成されてい
る。この溝には、薄い絶縁膜（シリコン酸化膜）４を介
して１層目のＮ゛型ポリシリコン層８が被着され、Ｎ゛
型拡散領域５に対向したキャパシタの電極として用いら
れている。このポリシリコン層８は所定箇所３４で仮想
線で示すアースライン２２（第２図参照）に接続されて
いる。Ｎ゛型拡散領域（ソース領域６を含む）５は、溝
３の外周面にて所定領域に亘って拡散形成（熱拡散で形
成）されており、キャパシタの電荷を蓄積する蓄積電極
として用いられている。

そして、ポリシリコン層８上には、薄い絶縁膜１５を介
して２層目のポリシリコン層２０が充填され、基板との
間に１層目のポリシリコン層８を挟み込んだ構造をなし
、かつポリシリコン層の一端２０ａは上記した拡散領域
５とオーミックに接続されている。ポリシリコン層２０
の表面は薄いＳ　ｉＯｚ膜２１、更ニハＷ？ｈＯ：）　
Ｓ　ｉ　Ｏ２膜１１　Ｔ：覆われている。

その他の構成は第７図のものと同様であるので、共通部
分には共通符号を付して説明を省略した。

上記したように、本実施例によるメモリセルは、トラン
スファゲート３０のソース領域６と接地レベルとの間に
、拡散領域５−絶縁膜３−ポリシリコン層８で形成され
る第１のキャパシタＣ１と、ポリシリコン層２〇−絶縁
膜１５−ポリシリコン層８で形成される第２のキャパシ
タＣｔとが第３図に示すように並列に接続された状態に
なっている。従って、第７図及び第８図の従来例に比べ
て次のような特長を有する構造となる。

（１）、　　）レンチ溝３の壁面全体に亘ってキャパシ
タＣＩが形成されるだけでなく、それと同等に面積に亘
ってキャパシタＣ２が形成され、かつ両キャパシタＣＩ
及びＣ２がソース領域−アース間に並列接続されるため
、全体のキャパシタンスが（ｃ＋　＋Ｃ２）の合成の容
量となり、２倍近くの容量（大容量化）が可能となる。

この結果、セルの単位面積当たりのキャパシタンスを大
きくできるから、セルサイズが同一である場合、キャパ
シタの蓄積電荷の放電時間が長くなり、メモリ保持時間
を長くして信顛性を高めることができる。

（２）、また、キャパシタンスを同一にした場合、キャ
パシタ部分の平面的サイズ（更にはトレンチ溝の深さ）
を小さくすることができ、素子設計がそれだけ容易とな
り、レイアウト面積を縮小できる。

（３）、　　）レンチ溝を利用したことによる既述した
利点に加えて、上記のことから、従来例よりも大きな容
量を小さいセル面積内に作り込むことができるので、−
層有利な構造となる。

次に、上記構造の製造方法の一例を第４図で説明する。

まず、第４Ａ図のように、Ｐ型ウェル２の所定箇所を深
くエツチングしてトレンチ溝３を深さ例えば３２０００
人に形成する。このエツチングは異方性の大きいドライ
エツチング（エツチングガスはＣＢ　ｒ　Ｆ３　＋ＮＺ
　）で行う。

次いで第４日図のように、公知のＬＯＧＯ３（Ｌｏｃａ
ｌ　０ｘｉｄａｔｉｏｎ　ｏｆ　５ｉｌｉｃｏｎ）法に
よってフィールドＳ　ｉ　Ｏｚ膜１０を選択的に形成す
る０図面では、マスクとして用いたナイトライド膜が除
去された状態を示す。

次いで第４Ｃ図のように、トランスファゲートの領域を
フォトレジスト３１で覆い、Ｎ型不純物（例えばＡｓ）
のイオン３２を打ち込み、溝３を含めた露出したシリコ
ン面にＮ型不純物３２を注入する。このときのイオン注
入量は例えば５Ｅ１５個／ｃｊとする。

次いで、フォトレジスト３１を除去した後、第４０図の
ように、９００℃、２０分の熱酸化法によって薄いＳ　
ｉ　Ｏ！膜４を厚さ５８０人に成長させる。

これと同時に、第４Ｃ図で注入されたイオン３２をシリ
コン中に拡散させ、Ｎ゛型拡散領域５を形成する。

次いで第４Ｅ図のように、５ｉＯｚ膜４を所定パターン
にエツチングしてシリコン表面を部分的に露出させた後
に、全面に１層目のポリシリコン層８をＣＶ　Ｄ　（Ｃ
ｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ　
）によって厚さ２５００人に堆積させる。この際、不純
物ガス（例えばＡｓＨｓ）を同時に供給することによっ
て、ポリシリコン層８をＮ型化して低抵抗化することが
できる。

次いで第４Ｆ図のように、ポリシリコン層８をパターニ
ングしてＳｉＯ□膜４とほぼ同形状に残す。このパター
ニングは、少なくともＳｉＯ□膜４と同一面積か若しく
はそれよりも小さい面積にポリシリコン層８が残るよう
に行うのが望ましい。

前者の場合、第４０図の工程後にポリシリコン層８を堆
積させ、共通のエツチングマスクでポリシリコン層８と
Ｓｉｎ、膜４とを順次エツチングすることもできる。

次いでシリコン面を洗浄した後、第４Ｇ図のように、全
面を９００℃、３０分熱酸化し、厚さ１９０λのゲート
酸化膜１４、厚さ１９０人のＳｉＯ□膜１５を成長させ
る。

次いで第４Ｈ図のように、ＳｉＯ□膜１５の所定箇所を
エツチング除去して拡散領域５を露出させてから、表面
を洗浄し、更にＣＶＤ法で２層目のポリシリコン層２０
を厚さ４２００人に堆積させる。

次いで第４１図のように、ポリシリコン層２０をエツチ
ングでパターニングし、溝３内から拡散領域５の一部に
かけてポリシリコン層２０を選択的に残すと同時に、ポ
リシリコンゲート９を形成する。なお、Ｓｉｎ、膜１５
のうちフィールドＳｉＯ□膜１０上にある部分は同Ｓｉ
ｎ、膜１０に含めて図示した（他の図でも同様）。

次いで第４Ｊ図のように、トランスファゲートの領域に
てＮ型不純物（例えばＡｓ）のイオンビーム３３を打ち
込む（注入量は３．５Ｅ１５個／ｄ）。

このとき、ゲート９をマスクとしてイオン３３がシリコ
ン中に選択的にセルファラインに打ち込まれ、ソース及
びドレイン領域に必要な不純物注入量が得られる。また
、ポリシリコン層９及び２０にもＮ型不純物が注入され
ることにより、両ポリシリコン層が低抵抗化される。

次いで第４に図のように、４３０°Ｃ，１分の熱酸化に
よって表面に薄い（例えば１０００人の）Ｓｉｎ。

膜２１を成長させる。この際、上記の打ち込まれたイオ
ン３３は熱拡散し、トランスファゲート３０のソース領
域６（これは拡散領域５と一体となる。）とドレイン領
域７とを夫々形成することになる。

そして、第１図に示したように、全面に５ｉｆｔ膜１１
をＣＶＤで堆積させ、これをパターニングして各コンタ
クトホール１２（更には３４）を開け、しかる後にアル
ミニウムをスパッタ法で被着後にパターニングして各配
線１３（更には２２）等を形成する。

上記した製造方法は様々に変更させてよく、例えばエツ
チング方法や不純物注入方法（固相拡散も可）等は公知
技術の範囲内で種々採用できる。

第５図は、本発明の第２の実施例を示すものである。

この例では、第１図のメモリセルの例とは違って、−船
釣なキャパシタ構造を対象としており、半導体基板２の
表面には上述したと同様のＮ・型拡散領域５．５ｉＯｚ
膜４、ポリシリコン層８．５ｉＯｚ膜１５、ポリシリコ
ン層２０、ＳｉＯ□膜２１及び１１が同様のプロセスに
よって順次形成されている。そして、２層目のポリシリ
コン層２０は一端において拡散領域５と接続されること
により、基板（又は拡散領域５）とアースとの間に、拡
散領域−絶縁膜４−ポリシリコン層８によるキャパシタ
と、ポリシリコン層２〇−絶縁膜１５−ポリシリコン層
８によるキャパシタとが並例接続されたものとなってい
る。

従って、この例でも、半導体基板上に小さい面積で大容
量のキャパシタを構成することができる。

そして、拡散領域５を配線１３によって他の回路素子と
接続すれば、所定の回路に上記のキャパシタを組み込む
ことができる。なお、このキャパシタは、第１図で示し
た如きトランスファゲートのソース領域と接続すること
もできる。

以上に述べた実施例は、本発明の技術的思想に基いて更
に変形可能である。

例えば、上述のポリシリコン層８及び２０は上述したよ
うにほぼ重なり合う形だけでなく、部分的にオーバーラ
ツプしたもの（但し、オーバーラツプ部分は下層の２以
上とするのが望ましい。）であってよいし、或いは材質
的にはポリシリコン以外の半導体若しくは導電材料であ
っても差し支えない。また、上述の絶縁膜４及び１５に
ついても、その形成方法や材質を変更してよく、例えば
Ｓｉｎ、膜だけでなく、ナイトライドやナイトライド酸
化物との積層膜とすれば誘電率を高めることができる。

また、キャパシタを形成する導電層は、上述の例では上
下に１層ずつ（２０と８）設けたが、更にそれ以上の層
（例えば４層）を積み重ねてキャパシタを３種以上並列
接続してよい。

第６図にはその一例を示したが、２層目のポリシリコン
層２０上に３層目、４層目のポリシリコン層４０．４１
をＳｉｎ、膜２１．４２を介して積み重ね、ポリシリコ
ン層４０は２０と、ポリシリコン層８と夫々接続すると
、第３図においてポリシリコン層４〇−絶縁膜４２−ポ
リシリコン層４１によるキャパシタが更に１個並列接続
されることになる。

その他、上述した溝の形状、配置等も変形可能であるし
、その形成方法も種々のドライエツチング法等が採用で
きる。キャパシタ接地電極の配線部の取り出し方も上述
のものに限定されず、例えば溝に埋め込んだ状態で取り
出すこともできる。

また、ゲート電極もポリシリコンでな（、アルミニウム
等の金属や金属とＳｉの化合物であるシリサイドを用い
てもよい。他の層や膜も種々変更することができる。

なお、上述の各半導体領域の導電型を逆にしてよいし、
各領域等の形状、配置、構造、作製方法等も変更できる
ことは勿論である。

へ９発明の作用効果 本発明は上述のように、半導体基体上に絶縁膜を介して
第１、第２の導電層を形成し、第２の導電層を半導体基
体に接続することによって半導体基体−第１の導電層間
に複数のキャパシタを並列接続しているので、単位面積
当たりのキャパシタンスを大きくでき、キャパシタの蓄
積電荷の保持時間を長く、信頼性を高めることができる
。また、キャパシタンスを同一にした場合、キャパシタ
部分のサイズを小さくすることができ、素子設計がそれ
だけ容易となり、レイアウト面積を縮小できる。

【図面の簡単な説明】

第１図〜第６図は本発明の実施例を示すものであって、 第１図は第１の実施例によるダイナミックＲＡＭのメモ
リセルの断面図（但し、後述の第２図のＩ−１線断面図
を示す。）、 第２図は第１図のメモリセルの平面図（但し、各絶縁膜
は省略している。）、 第３図は同メモリセルの等価回路図、 第４Ａ図、第４Ｂ図、第４Ｃ図、第４０図、第４Ｅ図、
第４Ｆ図、第４Ｇ図、第４Ｈ図、第４１図、第４Ｊ図、
第４に図は第１図のダイナミックＲＡＭの製造方法を主
要段階について順次示す各断面図、 第５図、第６図は夫々他の実施例による半導体装置の各
断面図 である。 第７図、第８図は従来のダイナミックＲＡＭ二例のメモ
リセルの各断面図である。 なお、図面に示す符号において、 ２・・・・・・・・・Ｐ型ウェル ３・・・・・・・・・溝 ４．１５．２１・・・・・・・・・絶縁膜５・・・・・
・・・・Ｎ゛型拡散領域 ６・・・・・・・・・ソース領域 ７・・・・・・・・・ドレイン領域 ８・・・・・・・・・ポリシリコン層（１層目）９・・
・・・・・・・ポリシリコンゲート２０・・・・・・・
・・ポリシリコン層（２層目）である。 代理人　　　弁理士　　逢坂　　宏 −一］ −二 第４Ａ図 区 昧 区 昧 昧 Ｉｚ’″ （【 昧 〜

Claims (1)

【特許請求の範囲】
1. １、半導体基体に絶縁膜を介して第１の導電層が形成さ
   れ、この第１の導電層上に絶縁膜を介して第２の導電層
   が形成され、前記半導体基体と前記第２の導電層とを接
   続することによって、前記半導体基体と前記第１の導電
   層との間に複数のキャパシタが並列接続されるように構
   成した半導体装置。