JPH0473683A - 表示メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタルオシロスコープ等９表示器を用い
た計測装置の表示制御回路の改良に関するものである。

〔発明の概要〕

ディジタルオシロスコープ等電気信号の測定を行う計測
装置において、瞬間的に発生する突発信号の形状等をも
ｗｔ測可能とするため、これをある所定時間以上表示器
管面上に残像として表示することが重要である。また、
既に表示器の信号よりも新たに生じた信号をより鮮明に
表示し９時間がたつとともにその表示像の輝度が低くな
っていく表示を行うことが２時々刻々新たに発生する信
号をモニターするうえで最も分りやすい表示法を呈する
。このような特性を持つ表示機能をここでは残光表示と
呼ぶことにする。

本発明は、ラスタースキャン形等輝度制御可能な表示器
を用いた装置において、管面上の各画素の輝度情報を持
つ輝度メモリに対し、新たに表示指令が出た際にある指
定された。輝度値を書き込み、その後再び表示指令が出
るまでは、ある特定の規則に従って輝度値を減少させる
ことができる手段を設けることにより、残光表示機能を
果すものである。

〔従来の技術〕

従来ラスタスキャン形表示器を用いた装置の表示は、第
３図に示す如く表示メモリ回路を用いたものが多い。

第３図において、１は表示器、２〜５は表示器の表示管
面を構成する画素（便宜的に４画素のみについて規定し
ているが、実際には個々の表示器で規定されるだけの表
示画素を持つ）、６は表示メモリで７〜１０はこの表示
メモリの構成要素を示しており、７は画素２用の輝度デ
ータ、８は画素３用の輝度データ、９は画素４用、１０
は画素５用の輝度データを各々持つ、１１はこの表示メ
モリ６への書込みラインであり、従来はマイクロプロセ
ッサ等によりこのラインにデータを出力し。

表示する必要がある画素（例えば２〜５）に対応する表
示メモリのアドレス（例えば７〜１０）に輝度データを
書き込みすることにより該当する。

画素を設定した輝度で光らせ２表示画を発生している。

この従来技術においては１表示メモリに輝度データを書
けば対応する画素が当該の輝度で光り。

表示メモリを消さない限りその映像は残るので。

いくつもの映像（例えば計測器でいうと、複数個の信号
）を管面上に重ねて書くには非常に有利な方式であった
。

〔発明が解決しようとする課題〕

前述の従来技術には２表示メモリ内の輝度データはライ
ン１１から書き換えないかぎり、変化しないため、いく
つもの信号波形を重ね書いた場合にそれらの信号波形の
表示した順序等を識別する手段がないこと、また敢えて
これを行おうとするには前回までに書いた輝度データを
より低い輝度データに書き換えるとともに、新たに表示
する映像分については規定の輝度データを書く操作が必
要となりこれをマイクロプロセッサで行うには多大の処
理のため長時間を要しスムーズな残光表示を行えないと
いう欠点があった。

本発明は、これらの欠点を解決するため９表示メモリ内
輝度データを時間経過とともに減少する手段を設け、残
光表示を可能にすることを目的とする。

〔課題を解決するための手段〕

本発明は、上記の目的を達成するため２表示器の走査に
同期して表示メモリを読み出す際に同時に書き込み可能
とする表示メモリ構造とし、当該の画素を新たに表示さ
せようとする場合には対応する表示メモリアドレスに所
定の輝度データを書き込み、その画素を新たに表示させ
ない場合は対応する表示メモリアドレスの既格納データ
を規定量減少させて再書き込みを行うようにしたもので
ある。

第１図は本方式を実現するための構成を示すブロック図
である。第１図において１〜１１の各構成要素は第３図
の従来技術と同一である。但し表示メモリ６は表示器１
の走査に同期して読み出すと同時に書き込みも行えるよ
うなメモリで構成した表示メモリとする。１２は新たに
表示すべき画素のみのデータをセットするバッファメモ
リであり、１３〜１６は各々画素２〜５に対応して表示
情報を持つ構成要素である。１７は減算回路、１８はス
イッチ回路である。

〔作用〕

本発明の動作について説明すると、バッファメモリ１２
と表示メモリ６は共に表示器１の走査に同期してアドレ
スを更新しながら読み出され１表示メモリ６から読み出
された輝度データで表示器１の対応する画素の輝度をコ
ントロールし１画像を表示する。その時、減算回路１７
はメモリ６からのデータから所定のデータＮだけ減算し
スイッチ１８の端子Ｂに出力する。一方、バッファメモ
リ１２の当該画素に対応するデータが、新たに表示する
画素であることを示すものであれば（例えば１にセット
されておれば）スイッチ１８を端子Ａに接続し表示メモ
リ６の当該アドレスに所定の輝度値Ｍを書き込む。また
、新たに表示する画素でないことを示す（例えば６にリ
セット）ものであればスイッチ１８を端子Ｂに接続し１
表示メモリ６の当該アドレスに今回の輝度データよりＮ
だけ少ないデータを当該アドレスに書き込みする。

以上の構成と動作により今回新たに表示する画素に対し
ては輝度データＭが表示メモリ６の当該アドレスに格納
され、また今回新たに表示する画素でないものに対して
は７表示メモリ６の当該アドレスの今回格納されていた
輝度データよりＮだけ小さいデータが次回の表示のため
に格納される。

この結果２表示器１には新たに表示すべき画像が輝度Ｍ
で表示され２表示器１の画面の１垂直走査に相当する時
間毎に輝度がＮずつ減少していく画像を呈示することが
できる。上記Ｎの値を必要な残光特性に適合する値に定
めれば、新しい画像はど鮮明で時間がたつにつれて輝度
が薄くなる残光特性をもった画像の表示が可能となる。

〔実施例〕

以下この発明の一実施例を第２図により説明する。本図
は第１図の表示器１を除く部分についてよりハードを具
体化するために書いたブロック図である。６は表示メモ
リ、１２はバッファメモリでいずれも書き込み／読み出
しを非同期にできる２ボ一トＲＡＭを使用したことを想
定して書いている。ＲＤは読み出しクロック、ＷＲは書
込みクロックを示す、１７は減算回路、１８はスイッチ
回路（セレクタ）、１９〜２０はラッチ回路である。ま
た２１はＤＡ変換器であり６からの輝度データをアナロ
グ信号に変換して表示器１に輝度コントロール信号とし
て出力する。クロック２２は。

表示器１の走査信号に同期し、１画素の表示走査ごとに
出力されるクロックであり、２３は１クロック分のみ２
２のクロックをデイレ−させる１クロックデイレ−回路
である。

以下この動作について説明するが２本図は第１図をより
具体化したものであるので当該分野の有識者には第１図
を用いて説明した動作が具現できることは自明であろう
、ラッチ１９．２０およびメモリ１２にはそれぞれマイ
クロプロセッサ等を用いてデータＮ、Ｍ、および各画素
のオン／オフデータを書き込み可能である。バッファメ
モリ１２および表示メモリ６はクロック２２によって表
示器の画素走査に同期して同一のアドレス（即ち表示画
素に対するアドレス）のデータが順次読み出される。表
示メモリ６からの出力データはＤＡ変換器２１によって
ＤＡされ表示器１へ輝度信号を与えるとともにラッチ１
９に保持された値Ｎだけ減算回路１７で減算される。こ
の結果はスイッチ回路１８に供給されるが、バッファメ
モリ１２から読み出されたデータのオン／オフデータに
よって、このデータかラッチ２０からのデータかを選択
されてメモリ６の入力ポートに供給される。

このデータはメモリ６のＷＲＲＤックによって書込まれ
るが、ＷＲＲＤックをＲＤクロックより１クロック遅ら
せることにより、メモリ６の読み出しアドレスより書込
みアドレスを１クロック分のみ遅らせてアクセスするの
で、メモリ６から読み出したと同じアドレスにスイッチ
回路１８で選択されたデータを格納することが可能であ
る。

Ｎで残光速度を２Ｍで表示画像の輝度を制御することが
できるのは自明であろう、Ｎ＝０と設定することにより
従来技術と同じく１時間がたっても輝度が変化せず画面
上に古い画像から最新の画像まで同一輝度で残る重ね書
き画像を表示することができる。またＭ＝Ｏ，Ｎ＝Ｏに
設定すればバッファメモリにオン情報をセットされた画
素に対してのみ輝度を０（すなわち当該画素のみ消す）
にすることも可能であり非常に適応性にすぐれた表示回
路を提供できる。

〔発明の効果〕

本発明によれば、新しい画像に古い画像を重ね書きし、
かつ古くなるにしたがって輝度が低くなるような残光性
のある表示画像を呈すことができ。

ディジタルオシロスコープ等に適用することによって、
瞬発的に発生する信号をもある特定時間管面上に残像と
して残す表示機能が容易に実現可能となる。

【図面の簡単な説明】

第１図は本発明を示すブロック図、第２図は本発明の一
実施例を示すブロック図、第３図は従来技術を説明する
ブロック図である。 １：表示器、６：表示メモリ、１２：バッファメモリ、
１７：減算回路、１８：スイッチ回路。 第１ 第２図

Claims (1)

1. 【特許請求の範囲】 １、スキャン形等の表示回路において、表示器の走査に
   同期して表示メモリを読み出す際に同時に書き込み可能
   とする表示メモリ構造とし、特定画素を新たに表示させ
   ようとする場合には対応する表示メモリアドレスに所定
   の輝度データを書き込み、当該画素を新たに表示させな
   い場合は対応する表示メモリアドレスの既格納データを
   規定量減少させて再書き込みを行うことを特徴とする表
   示メモリ回路。 ２、スキャン形等の表示器用の表示回路において、表示
   器の各画素の表示輝度を表わすデータを持つ表示メモリ
   と、この表示メモリを画素の走査に同期して読み出す手
   段と、この読み出した輝度データから別途指定された第
   １の値だけ減じて得られる値を前記読み出した画素に対
   応するアドレスに再格納する手段を備えた表示メモリ回
   路。 ３、請求の範囲第２項の表示メモリからの読み出し輝度
   データから別途指定された値だけ減じた第１の輝度デー
   タと別途指定された第２の輝度データを選択して表示メ
   モリに格納することを可能としたことを特徴とする表示
   メモリ回路。 ４、請求の範囲第２項記載の第１の値と、請求の範囲第
   ３項記載の第２の輝度データを適宜に設定できるように
   したことを特徴とする請求の範囲、第３項記載の表示メ
   モリ回路。