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JPH0472768A - Self-arc suppressing type semiconductor device - Google Patents

Self-arc suppressing type semiconductor device

Info

Publication number
JPH0472768A
JPH0472768A JP18650990A JP18650990A JPH0472768A JP H0472768 A JPH0472768 A JP H0472768A JP 18650990 A JP18650990 A JP 18650990A JP 18650990 A JP18650990 A JP 18650990A JP H0472768 A JPH0472768 A JP H0472768A
Authority
JP
Japan
Prior art keywords
gate
type semiconductor
layer
cathode
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP18650990A
Other languages
Japanese (ja)
Inventor
Takayasu Kawamura
川村 貴保
Takayuki Ugajin
孝行 宇賀神
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Meidensha Corp
Meidensha Electric Manufacturing Co Ltd
Original Assignee
Meidensha Corp
Meidensha Electric Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Meidensha Corp, Meidensha Electric Manufacturing Co Ltd filed Critical Meidensha Corp
Priority to JP18650990A priority Critical patent/JPH0472768A/en
Publication of JPH0472768A publication Critical patent/JPH0472768A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To obtain a self-arc suppressing type semiconductor device excellent in yield by a method wherein at least a single gate and a cathode or a source are made to constitute blocks, and the blocks are electrically isolated from each other. CONSTITUTION:A rectangular gate layer 5 and a collecting gate layer 11 are electrically isolated from each other, and an N<-> base layer 2 is interposed between the gate layer 5 and the collecting gate layer 11. An insulating layer 9a is provided to a part of the surface of the N<-> base layer 2 and a part of the surface of the collecting gate layer 11, and the collecting gate layer 11 and the rectangular gate layer 5 are electrically connected together with a gate electrode of aluminum or the like.

Description

【発明の詳細な説明】 A、産業上の利用分野 本発明は静電誘導サイリスタや静電誘導トランジスタ等
の自己消弧型半導体装置に関するものである。
DETAILED DESCRIPTION OF THE INVENTION A. Field of Industrial Application The present invention relates to self-extinguishing semiconductor devices such as static induction thyristors and static induction transistors.

B1発明の概要 本発明は、N型半導体からなるNベース層に形成された
P型半導体よりなるアノード又はドレイン層とP型半導
体よりなるゲート部とN型半導体よりなるカソード又は
ソースを交互に配置した半導体装置において、 少なくとも1つのゲートとカソード又はソースによって
複数のブロックを形成し、これらのブロックを電気的に
分離することにより、 歩留りの良い自己消弧型半導体装置を得る。
B1 Summary of the Invention The present invention provides an anode or drain layer made of a P-type semiconductor formed on an N base layer made of an N-type semiconductor, a gate part made of a P-type semiconductor, and a cathode or source made of an N-type semiconductor, which are alternately arranged. In the semiconductor device, a plurality of blocks are formed by at least one gate and a cathode or source, and these blocks are electrically isolated, thereby obtaining a self-turn-off type semiconductor device with a high yield.

C1従来の技術 近年、電力用半導体の分野では、応用装置の高効率化、
低騒音化の観点から、高周波化に対応できるデバイスの
要求がますます高まってきている。
C1 Conventional technology In recent years, in the field of power semiconductors, improvements in the efficiency of applied equipment,
From the perspective of reducing noise, there is an increasing demand for devices that can handle higher frequencies.

特に静電誘導サイリスタ(Slサイリスタ)や静電誘導
トランジスタ(S I T)に代表される静電誘導型の
半導体デバイスは、他の電力用デバイス対して、優れた
高周波特性が認められており、需要が拡大しつつある状
況にある。
In particular, static induction type semiconductor devices, such as static induction thyristors (SL thyristors) and static induction transistors (SIT), are recognized for their superior high-frequency characteristics compared to other power devices. Demand is currently increasing.

第5図および第6図(A)〜第6図(C)は従来の静電
誘導サイリスタ(Slサイリスタ)を示す。第5図はS
lサイリスクの要部平面図、第6図(A)は第5図のA
−A線断面図、第6図(B)は第5図のB−B線断面図
、第6図(C)は第5図のC−C線断面図である。
5 and 6(A) to 6(C) show a conventional electrostatic induction thyristor (Sl thyristor). Figure 5 shows S
A plan view of the main part of Cyrisk, Figure 6 (A) is A of Figure 5
-A sectional view, FIG. 6(B) is a sectional view taken along line BB in FIG. 5, and FIG. 6(C) is a sectional view taken along line C-C in FIG. 5.

第5図および第6図(A)〜第6図(C)において、l
はP層よりなるアノード層、2はN−層よりなるベース
層、3はN層よりなるチャンネル、4はN11よりなる
カソード層、5はP層よりなるゲート層、6はカソード
層4に設けられた金属層よりなるカソード電極、7はゲ
ート層5に設けられた金属層よりなるゲート電極で短冊
状ゲート電極部7aと集電ゲート電極部7bからなる。
In FIG. 5 and FIG. 6(A) to FIG. 6(C), l
is an anode layer made of a P layer, 2 is a base layer made of an N- layer, 3 is a channel made of an N layer, 4 is a cathode layer made of N11, 5 is a gate layer made of a P layer, and 6 is provided in the cathode layer 4. The cathode electrode 7 is made of a metal layer provided on the gate layer 5, and is made up of a strip-shaped gate electrode portion 7a and a current collecting gate electrode portion 7b.

8はチャンネル電極、9は絶縁膜、10はフローライニ
ングP型層である。
8 is a channel electrode, 9 is an insulating film, and 10 is a flow lining P-type layer.

また、第7図(A)〜第7図(C)は従来の静電誘導ト
ランジスタ(S I T)を示し、第7図(A)は第6
図(A)に対応し、第7図(13)は第6図(B)に、
第7図(C)は第6図(C)に対応するもので、同一部
材は同一符号を付している。第7図(A)〜第7図(C
)において、11はN0層からなるドレイン層、12は
N層からなるソース層、13はソース電極である。
In addition, FIGS. 7(A) to 7(C) show conventional static induction transistors (SIT), and FIG. 7(A) shows the 6th
Corresponding to figure (A), figure 7 (13) is shown in figure 6 (B),
FIG. 7(C) corresponds to FIG. 6(C), and the same members are given the same reference numerals. Figures 7(A) to 7(C)
), 11 is a drain layer made of an N0 layer, 12 is a source layer made of an N layer, and 13 is a source electrode.

静電誘導型デバイスのうちでも高周波化に有利な表面ゲ
ート型S■トランジスタやSlサイリスタにおいては、
P型拡散層からなるゲート5やN型半導体からなるカソ
ード4(SI)ランジスタではソース12)を短冊状に
交互に配置させ、単位デバイスを複数個並列にしたマル
チエミッタ構造を採用している。上記Slサイリスタの
カソード4やSl)ランジスタのソース12の寸法は、
順阻止能力やスイッチング特性の観点から、幅が2〜l
Oμ!、長さが0.2〜5xyx程度にするのが一般的
である。
Among electrostatic induction devices, surface gate type S transistors and Sl thyristors, which are advantageous for high frequencies,
In the SI transistor, the gate 5 made of a P-type diffusion layer and the cathode 4 made of an N-type semiconductor (SI) have sources 12 arranged alternately in a strip shape, and a multi-emitter structure in which a plurality of unit devices are arranged in parallel is adopted. The dimensions of the cathode 4 of the Sl thyristor and the source 12 of the Sl transistor are as follows:
From the viewpoint of forward blocking ability and switching characteristics, the width is 2 to 1
Oh! , the length is generally about 0.2 to 5xyx.

通常、静電誘導型デバイスはカソード4またはソース1
2の面積に対して500 A/cm” −1000A/
cm”の電流を制御することが可能である。
Typically, static induction devices have either a cathode 4 or a source 1
500 A/cm” -1000 A/ for the area of 2
It is possible to control the current in cm”.

例えば幅5μ友、長さ2111のカソードを有するSl
サイリスタの場合、可制御電流100Aのデバイスでは
カソード本数は1000〜2000本程度になり、櫛形
のゲートのフィンが一本数もほぼ同数必要となる。言い
換えれば表面ゲート型の静電誘導型デバイスではP型ゲ
ート及びN型チャンネルで構成されるPN接合が第5図
のA−A断面で見ると、多数(上記Slサイリスタの場
合には1000〜2000個)形成されることになる。
For example, Sl with a cathode of width 5μ and length 2111
In the case of a thyristor, a device with a controllable current of 100 A has about 1,000 to 2,000 cathodes, and approximately the same number of comb-shaped gate fins is required. In other words, in a surface-gate electrostatic induction device, there are many PN junctions composed of a P-type gate and an N-type channel (1000 to 2000 in the case of the above-mentioned Sl thyristor) when viewed from the A-A cross section in Figure 5. ) will be formed.

D0発明が解決しようとする課題 上記PN接合はゲートカソード間(ゲートソース間)の
逆電圧を保持すると同時に逆バイアスされることにより
、チャンネル領域に空乏層が広がり、アノードカソード
間(ドレインソース間)と導通状態から順阻止状態に移
行する役目を持っている。従ってこの接合部分に欠陥D
(格子欠陥。
D0 Problems to be Solved by the Invention The above-mentioned PN junction maintains a reverse voltage between the gate and cathode (between the gate and source) and is reverse biased at the same time, so that a depletion layer spreads in the channel region and the voltage between the anode and cathode (between the drain and source) increases. It has the role of transitioning from a conductive state to a forward blocking state. Therefore, there is a defect D in this joint part.
(Lattice defect.

異常拡散、マスクに起因する欠陥など)が発生すると、
ゲートカソード間(ゲートソース間)の耐電圧ばかりで
なく、順阻止電圧も低下することになる。
abnormal diffusion, defects caused by masks, etc.) occur,
Not only the withstand voltage between the gate and cathode (between the gate and source) but also the forward blocking voltage decreases.

例えば上記1本のPN接合の歩留りが99.99%とし
てもPN接合の数が2000個の場合には(0,999
9)′。”=0.135より歩留り13.5%となり可
制御電流の増加に伴い歩留りが著しく減少するという問
題があった。
For example, even if the yield of one PN junction is 99.99%, if the number of PN junctions is 2000, then (0,999%)
9)′. ``=0.135, the yield is 13.5%, and there is a problem in that the yield decreases significantly as the controllable current increases.

本発明は上述の問題点に鑑みてなされたもので、その目
的は、SlサイリスタやSl)ランジスタ櫛形ゲートを
短冊状のゲート部と集電ゲート部とに分離し、両者の間
を絶縁膜を設けると共に金属層で電気的に接続すること
により、歩留りの向上を図った自己消弧型半導体装置を
提供することである。
The present invention has been made in view of the above-mentioned problems, and its purpose is to separate the comb-shaped gate of a Sl thyristor or Sl) transistor into a strip-shaped gate part and a current collecting gate part, and to provide an insulating film between the two. It is an object of the present invention to provide a self-arc-extinguishing semiconductor device which improves the yield by providing a semiconductor device and electrically connecting it with a metal layer.

81課題を解決するための手段と作用 本発明は、上記問題点を解決するために、N型半導体か
らなるNベース層に形成されたP型半導体よりなるアノ
ード又はドレイン層とP型半導体よりなるゲート部とN
型半導体よりなるカソード又はソースを交互に配置した
半導体装置において、少なくとも1つのゲートとカソー
ド又はソースによって複数のブロックを形成し、これら
のブロックを電気的に分離することにより、上記分割し
たゲートとカソード(ソース)の間の耐電圧の健全な部
分のゲートとカソード(ソース)をメタル電極で連結と
並列動作させる。
81 Means and Effects for Solving the Problems In order to solve the above-mentioned problems, the present invention provides an anode or drain layer made of a P-type semiconductor formed on an N base layer made of an N-type semiconductor, and an anode or drain layer made of a P-type semiconductor. Gate part and N
In a semiconductor device in which cathodes or sources made of type semiconductors are alternately arranged, a plurality of blocks are formed by at least one gate and cathodes or sources, and these blocks are electrically separated, thereby separating the divided gates and cathodes. The gate and cathode (source) of the part with a healthy withstand voltage between them (source) are connected with a metal electrode and operated in parallel.

F、実施例 以下に本発明の実施例を第1図〜第4図を参照しながら
説明する。
F. EXAMPLES Examples of the present invention will be described below with reference to FIGS. 1 to 4.

第1図は本発明の実施例による自己消弧型半導体装置の
部分平面図、第2図(A)は第1図のAA線断面図、第
2図(B)は第1図のB−B線断面図、第2図(C)は
第1図のC−C線断面図である。
1 is a partial plan view of a self-arc-extinguishing semiconductor device according to an embodiment of the present invention, FIG. 2(A) is a sectional view taken along the line AA in FIG. 2(C) is a sectional view taken along the line C--C in FIG. 1.

すなわち、第2図(A)〜第2図(C)は本発明の実施
例によるSlサイリスタを示すもので、第6図(A)〜
第6図(C)のものと同−又は相当部分には同一符号が
付されている。
That is, FIG. 2(A) to FIG. 2(C) show the Sl thyristor according to the embodiment of the present invention, and FIG. 6(A) to FIG.
The same or equivalent parts as those in FIG. 6(C) are given the same reference numerals.

本実施例においては、P型半導体で構成したSlサイリ
スクの櫛形のゲートを短冊状のゲート部分とゲート集電
部とに分離し、両者の間を絶縁層を介して金属層で連結
したことを特徴とするものである。すなわち、第2図(
B)に示すように短冊状のゲート層5と集電ゲート層1
1が分離されており、この分離されたゲート層5と集電
ゲート局l1間にはN−ベース層2が介在している。ゲ
ート層5の表面の一部、N−ベース層2の表面および集
電ゲート!jJ11の表面の一部には絶縁、89aが配
設されており、集電ゲート層11と短冊状のゲート層5
はアルミニウム(1’)などの金属からなるゲート電極
7によって電気的に接続されている。
In this example, the comb-shaped gate of the Sl silice made of P-type semiconductor is separated into a strip-shaped gate part and a gate current collector part, and the two are connected by a metal layer via an insulating layer. This is a characteristic feature. In other words, Figure 2 (
As shown in B), a strip-shaped gate layer 5 and a current collecting gate layer 1
1 is separated, and an N-base layer 2 is interposed between the separated gate layer 5 and current collecting gate station l1. Part of the surface of the gate layer 5, the surface of the N-base layer 2, and the current collection gate! An insulator 89a is provided on a part of the surface of jJ11, and the current collecting gate layer 11 and the strip-shaped gate layer 5
are electrically connected by a gate electrode 7 made of metal such as aluminum (1').

この実施例のSlサイリスタでは、メタル電極を形成す
る前の工程で、ゲート間の耐電圧の良否を1本毎に測定
し、不良ゲートの位置を記憶して他の健全な部分のみに
電極を形成するか、電極を全面に形成した後に、不良ゲ
ートとそのゲートに隣接するカソードのメタル電極の少
なくとも一部分を除去し、他の健全な部分と電気的に分
離することにより、欠陥Mが発生してもSlサイリスク
の特性の劣化を招かないようにすることが可能になる。
In the Sl thyristor of this example, in the step before forming the metal electrode, the withstand voltage between the gates is measured for each gate, the position of the defective gate is memorized, and the electrode is applied only to other healthy parts. Defect M is generated by removing at least a portion of the defective gate and the cathode metal electrode adjacent to the gate after forming the electrode on the entire surface, and electrically separating it from other healthy portions. However, it is possible to prevent deterioration of the characteristics of the Sl silicon risk.

前述のように本発明を採用すれば、ゲートとチャンネル
で形成されるPN接合部に欠陥が発生しても、このゲー
ト部分と上記PN接合部分が特性を支配するこのゲート
に隣接するカソード部分が、他の健全な部分と電気的に
分離できるので欠陥に起因する不良を除去することが出
来る。この結果、従来の6のに比べて歩留りの向上が図
れる。従来のものと本実施例により試作したSlサイリ
スクの歩留りを比較した結果、本発明を適用した場合従
来のものより約30%歩留りが向上した。
If the present invention is adopted as described above, even if a defect occurs in the PN junction formed by the gate and the channel, the cathode part adjacent to the gate whose characteristics are dominated by this gate part and the PN junction part Since it can be electrically isolated from other healthy parts, defects caused by defects can be removed. As a result, the yield can be improved compared to the conventional method 6. As a result of comparing the yields of the conventional and prototype Sl silices according to this example, the yield was improved by about 30% when the present invention was applied compared to the conventional one.

第3図(A)〜第3図(C)は本発明をSIトランジス
タに適用した実施例であって、第3図(A)は第2図(
A)に対応し、第3図(B)は第2図(B)に、第3図
(C)は第2図(C)に対応するもので、第3図(A)
〜第3図(C)に示すSIトランジスタも第2図(A)
〜第2図(C)に示すSlサイリスタと同様にして構成
されていると共に、同様な作用、効果を奏する。
3(A) to 3(C) show examples in which the present invention is applied to SI transistors, and FIG. 3(A) is the embodiment shown in FIG.
A), FIG. 3(B) corresponds to FIG. 2(B), FIG. 3(C) corresponds to FIG. 2(C), and FIG. 3(A)
〜SI transistor shown in FIG. 3(C) is also shown in FIG. 2(A)
- It is constructed in the same manner as the Sl thyristor shown in FIG. 2(C), and has similar functions and effects.

上記実施例によるSlサイリスクとSl)ランリスクに
よれば、全ゲートに対してゲートとカソード(ソース)
間の電圧をチエツクする必要があるが不良部分のみを除
去でき、健全部分を全て有効に並列動作することが可能
であるため、ゲート本数が少ない場合や欠陥が多い場合
には有効な手段となる。
According to the Sl side risk and Sl) run risk according to the above embodiment, the gate and cathode (source) are connected to each other for all gates.
Although it is necessary to check the voltage between the gates, it is possible to remove only the defective parts and effectively operate all healthy parts in parallel, so it is an effective method when the number of gates is small or there are many defects. .

第4図は本発明の他の実施例を示し、本実施例において
は、従来のものと同様にゲート部分は櫛形のゲート形状
をしているが、従来のようにデバイス全体のゲートがP
型半導体層で連結されているのではなく、互に独立した
櫛形ゲートを複数個(第4図では4個)配置したことを
特徴としている。この場合には、各櫛形ゲート毎にゲー
ト・カソード(ソース)間の良否を測定し、不良櫛形部
のゲート・カソード(ソース)全体にに電極を形成しな
いか、もしくは電極を形成した後健全な櫛形部と電気的
に分離できるようにメタル配線を切断することにより、
前述の実施例と同様に欠陥が発生しても特性の劣化を防
止することが可能となる。
FIG. 4 shows another embodiment of the present invention. In this embodiment, the gate portion has a comb-shaped gate shape like the conventional one, but the gate of the entire device is P like the conventional one.
It is characterized in that a plurality of comb-shaped gates (four in FIG. 4) are arranged independently of each other, rather than being connected by a type semiconductor layer. In this case, measure the quality between the gate and cathode (source) for each comb-shaped gate, and either do not form an electrode on the entire gate and cathode (source) of the defective comb-shaped part, or By cutting the metal wiring so that it can be electrically isolated from the comb-shaped part,
As in the above-described embodiments, even if a defect occurs, it is possible to prevent the characteristics from deteriorating.

第4図に示す実施例によれば、櫛形のゲートのブロック
毎にゲート・カソード(ソース)間の耐電圧をチエツク
すれば良いので、前述の実施例のものよりも測定が簡略
化される利点がある。またこの場合、予めブロック毎に
独立したメタル電極を形成すれば電極形成後に上述のゲ
ート・カソード(ソース)間の耐電圧の良否チエツクが
可能になり最後に健全部同志をボンディング線等で結ぶ
ことにより並列動作が可能になる。不良となるブロック
数を見込んでカソードの総面積を予め広く設計しておけ
ば、欠陥が発生しても電流定格を落すことなく動作させ
ることができる。
According to the embodiment shown in FIG. 4, it is only necessary to check the withstand voltage between the gate and cathode (source) for each block of comb-shaped gates, so the advantage is that the measurement is simpler than in the embodiments described above. There is. In this case, if independent metal electrodes are formed for each block in advance, it is possible to check the withstand voltage between the gate and cathode (source) after forming the electrodes, and finally connect the healthy parts with bonding wires, etc. allows parallel operation. If the total area of the cathode is designed to be large in advance in consideration of the number of defective blocks, even if a defect occurs, the device can be operated without reducing the current rating.

G9発明の効果 本発明は、上述の如くであって、N型半導体からなるN
ベース層に形成されたP型半導体よりなるアノード又は
ドレイン層とP型半導体よりなるゲート部とN型半導体
よりなるカソード又はソースを交互に配置した半導体装
置において、少なくとも1つのゲートとカソード又はソ
ースによって複数のブロックを形成し、これらのブロッ
クを電気的に分離することにより、上記分割したゲート
とカソード(ソース)の間の耐電圧の健全な部分のゲー
トとカソード(ソース)をメタル電極で連結と並列動作
させるようにしたから、歩留りが良くてしかも高信頼性
の自己消弧型半導体装置が得られる。
G9 Effects of the Invention The present invention is as described above, and provides an N-type semiconductor made of an N-type semiconductor.
In a semiconductor device in which an anode or drain layer made of a P-type semiconductor formed in a base layer, a gate part made of a P-type semiconductor, and a cathode or source made of an N-type semiconductor are arranged alternately, at least one gate and a cathode or source are arranged. By forming multiple blocks and electrically separating these blocks, it is possible to connect the gate and cathode (source) of the portion with a healthy withstand voltage between the divided gate and cathode (source) using a metal electrode. Since they are operated in parallel, a self-extinguishing semiconductor device with high yield and high reliability can be obtained.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の実施例による自己消弧型半導体装置の
平面図、第2図(A)7−第2図(C)は本発明を誘導
サイリスタに適用した場合を示し、第2図(A)は第1
図のA−A線断面図、第2図(B)は第1図のB−B線
断面図、第2図(C)は第1図のC−C線断面図、第3
図(A)〜第3図(C)は本発明を誘導トランジスタに
適用した場合を示し、第3図(A)は第1図のA−A線
断面図、第3図(B)は第1図のB−B線断面図、第3
図(C)は第1図のC−C線断面図、第4図は本発明の
他の実施例を示す部分平面図、第5図は従来の自己消弧
型半導体装置の部分平面図、第6図(A)〜第6図(C
)は従来の誘導サイリスタを示し、第6図(A)は第5
図のA−A線断面図、第6図CB)は第5図のB−B線
断面図、第6図(C)は第5図のC−C線断面図、第7
図(A)〜第7図(C)は従来の誘導トランジスタを示
し、第7図(A)は第5図のA−A線断面図、第7図(
B)は第5図のB−B線断面図、第7図(C)は第5図
のC−C線断面図である。 1・・・アノード層、2・・・ベース層、3・・・チャ
ンネル、4・・・カソード層、5・・・ゲート層、6・
・・カソード電極、7・・・ゲート電極、8・・・チャ
ンネル電極、9・・・絶縁膜、9a・・・絶縁層、10
・・・フローライニングP型層、 1・・・ゲート集電層、 2・・・ドレイ 電層、 3・・・ソース電層、 4・・・ソース電線。 外1名 A−A断面図 A−AIF面図 第4図 本発明の他の実施例 A−A断面図 A−A断面図
FIG. 1 is a plan view of a self-arc-extinguishing semiconductor device according to an embodiment of the present invention, FIGS. (A) is the first
Figure 2 (B) is a sectional view taken along line A-A in Figure 1, Figure 2 (C) is a sectional view taken along line C-C in Figure 1, Figure 2 (B) is a sectional view taken along line C-C in Figure 1,
3(A) to 3(C) show the case where the present invention is applied to an inductive transistor, FIG. 3(A) is a sectional view taken along the line A-A in FIG. BB line sectional view of Figure 1, 3rd
FIG. 4 is a partial plan view showing another embodiment of the present invention; FIG. 5 is a partial plan view of a conventional self-arc-extinguishing semiconductor device; Figures 6(A) to 6(C)
) shows a conventional induction thyristor, and FIG.
Figure 6 (CB) is a sectional view taken along the line BB in Figure 5, Figure 6 (C) is a sectional view taken along the line CC in Figure 5, Figure 6 (CB) is a sectional view taken along the line CC in Figure 5,
7(A) to 7(C) show conventional induction transistors, and FIG. 7(A) is a sectional view taken along line A-A in FIG. 5, and FIG.
B) is a sectional view taken along the line B-B in FIG. 5, and FIG. 7(C) is a sectional view taken along the line CC in FIG. DESCRIPTION OF SYMBOLS 1... Anode layer, 2... Base layer, 3... Channel, 4... Cathode layer, 5... Gate layer, 6...
... Cathode electrode, 7... Gate electrode, 8... Channel electrode, 9... Insulating film, 9a... Insulating layer, 10
... Flow lining P-type layer, 1... Gate current collecting layer, 2... Dray current layer, 3... Source electrical layer, 4... Source electrical wire. 1 other person AA sectional view A-AIF sectional view Figure 4 Other embodiments of the present invention AA sectional view AA sectional view

Claims (1)

【特許請求の範囲】 (1)N型半導体からなるNベース層の一方の主面にP
型半導体よりなるアノード層を形成し、上記Nベース層
の一方の主面とは反対側の主面にP型半導体よりなるゲ
ート部とN型半導体よりなるカソード部を交互に配置し
た半導体装置において、上記ゲート部及びカソード部を
複数個に分割して互に電気的に分離したことを特徴とす
る自己消弧型半導体装置。 (2)N型半導体からなるNベース層の一方の主面にP
型半導体よりなるドレイン層を形成し、上記Nベース層
の一方の主面とは反対側の主面にP型半導体よりなるゲ
ート部とN型半導体よりなるソース部を交互に配置した
半導体装置において、上記ゲート部及びソース部を複数
個に分割して互に電気的に分離したことを特徴とする自
己消弧型半導体装置。(3)N型半導体からなるNベー
ス層の一方の主面にP型半導体よりなるアノード層を形
成し、上記Nベース層の一方の主面とは反対側の主面に
P型半導体よりなるゲート部とN型半導体よりなるカソ
ード部を交互に配置した半導体装置において、上記ゲー
ト部及びカソード部を複数個に分割して複数のブロック
を形成し、これらのブロックを互に電気的に分離したこ
とを特徴とする自己消弧型半導体装置。 (4)N型半導体からなるNベース層の一方の主面にP
型半導体よりなるドレイン層を形成し、上記Nベース層
の一方の主面とは反対側の主面にP型半導体よりなるゲ
ート部とN型半導体よりなるソース部を交互に配置した
半導体装置において、上記ゲート部及びカソード部を複
数個に分割して複数のブロックを形成し、これらのブロ
ックを互に電気的に分離したことを特徴とする自己消弧
型半導体装置。
[Claims] (1) P on one main surface of an N-base layer made of an N-type semiconductor.
In a semiconductor device, an anode layer made of a type semiconductor is formed, and a gate part made of a P type semiconductor and a cathode part made of an N type semiconductor are alternately arranged on the main surface opposite to one main surface of the N base layer. . A self-arc-extinguishing semiconductor device, characterized in that the gate portion and the cathode portion are divided into a plurality of parts and electrically isolated from each other. (2) P on one main surface of the N base layer made of N-type semiconductor
In a semiconductor device, a drain layer made of a type semiconductor is formed, and a gate part made of a P type semiconductor and a source part made of an N type semiconductor are alternately arranged on the main surface opposite to one main surface of the N base layer. . A self-extinguishing semiconductor device, characterized in that the gate part and the source part are divided into a plurality of parts and electrically isolated from each other. (3) An anode layer made of a P-type semiconductor is formed on one main surface of an N-base layer made of an N-type semiconductor, and an anode layer made of a P-type semiconductor is formed on the main surface opposite to the one main surface of the N-base layer. In a semiconductor device in which a gate part and a cathode part made of an N-type semiconductor are arranged alternately, the gate part and the cathode part are divided into a plurality of parts to form a plurality of blocks, and these blocks are electrically isolated from each other. A self-extinguishing semiconductor device characterized by: (4) P on one main surface of the N-base layer made of N-type semiconductor
In a semiconductor device, a drain layer made of a type semiconductor is formed, and a gate part made of a P type semiconductor and a source part made of an N type semiconductor are alternately arranged on the main surface opposite to one main surface of the N base layer. . A self-extinguishing semiconductor device, characterized in that the gate section and the cathode section are divided into a plurality of blocks to form a plurality of blocks, and these blocks are electrically isolated from each other.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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