JPH04500895A - マルチクロック合成器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデジタルクロック信号合成器、特に改善されたクロックパルス幅及び位 置精度を有するマルチクロック信号を発生するための合成器に関する。

２、関連技術の説明 種々のシステムにおいて、高精度のマルチクロック信号が要求されている。その ような特定のシステムとして、ＣＣＤ撮像器が組み込まれた撮像システムが挙げ られる。ＣＣＤ撮像器は、画像の関数である電荷のラインを読み出すためにマル チクロック信号により走査（駆動）されなければならない、、ＣＣＤ撮像システ ムの作動周波数（速度）が増大するにつれて、こうしたシステムに伴うデジタル ロジック上の実行要求が比例的に増大していく。エツジ位置決め精度及びＣＣＤ のクロッキングとこれに伴う信号処理作用の調節性能が重要な決定要因となる。

これらの調節作用は、クロックトライバ性能やＣＣＤ撮像器またはその性能を最 大とし、またこれらを補償すること及び処理信号のＳ／Ｎ比を最大にすることが 要求される。

第１図に、高速ＣＣＤ撮像システムに用いられる合成器の論理設計に対する先行 技術のアプローチを示す。エレメントレート発振器１０からの発振信号に基づく ライン内の素子（ビクセル）のアドレス情報を作成するためにデジタルカウンタ １１．１２及び１３が用いられている。高速パルス部３０は遅延回路１から４よ りなる。各遅延回路には選択デジタル遅延回路Ａ、選択デジタル遅延回路Ｂ及び ナントゲート１９が含まれる。これらは素子の操作サイクル内における１＜ルス 幅及びパルス位置を制御し各パルス相互の位置決めを行うために使用される。こ のような先行技術のアプローチは有用ではあるが、含まれる構成部品が多数とな り（例えば、発生したクロック毎に２つのデジタル遅延回路Ａ及びＢが必要とな るなど）、各構成部品の電力消費量力吠きいという問題があった。

発明の概要 以上より、本発明の主目的は高分角ｑ能及び高精度をもつクロ・ツクを合成する ための改善された合成器を提供することにあることが理解される。

本発明の他の目的は、低置なコスト及び電力消費の構成のマルチクロック合成器 を提供することにある。

本発明の他の目的は、クロック遅延部の出力の数、シフトレジスタの数の回数、 及び各シフトレジスタ毎の出力の数の関数として定められるデジタル分解能を持 つよう構成されたマルチクロック合成器を提供することにある。

本発明の他の目的は、クロック波形を構成するための選択可能な同期出力を有す るクロック合成器を提供することにある。

本発明の上記及び他の目的は、以下に記した実施例の説明及び以下にその説明を 示した各図面を参照することにより一層明確になるであろう。

各図中、同一符号は世ヒ要素を示し、また各図面は本開示の一部を構成している 。

図面の簡単な説明 第１図は従来のマルチクロック合成器の論理ブロック図である。

第２図は本発明の一部であり発振器を有するクロック遅延回路の論理ブロック図 である。

第３図は第２図に係るタロツク遅延回路により発生した一層のクロック信号（Ｃ ＫＯ−ＣＮ３）を描いた図である。

第４図は第２図に係るクロック遅延回路が組み込まれた本発明の好適な一実施例 を描いた論理ブロック図である。

第５図は本発明に係る好適な実施例の理解の一層となる一対の信号の状態を描い た図である。

第６図は第６ａ及び第６ｂ図の正しいオリエンテーションを描いたマツプ図であ る。

第６ａ図及び第６ｂ図は第４図に示した好適な実施例におけるマルチクロック出 力信号のタイミングチャート図である。

第７図はクロック信号の論理回路図である。

第８図は第８ａ図及び第８ｂ図の正しいオリエンテーションを描いたマツプ図で ある。

第８ａ図及び第８ｂ図は第４図に係る実施例において発生し得る補助マルチクロ ック信号を描いた図である。

第９図はクロック信号を形成するための第２論理回路図である。

第１０図はクロック信号を形成する第３論理回路図である。

第１１図は本発明に係る好適な第２実施例を描いた論理ブロック図である。

第１２図は本発明の第３実施例を描いた論理ブロック図である。

第１３図は各好適な実施例におけるシフトレジスタの出力及び第７．９または１ ０図における入力に接続されたマトリックスを描いた模式図である。

第１４図は第１３図に係るマトリックスの一部を示す拡大断面図である。

好適な実施例の説明 第２図には本発明が適用される装置レートＥＣＫの８倍信号を発生する発振器１ ０が示されている。本発明の好適な実施例としては、ＥＣＫレートは３０ＭＨ２ であり、従って、発振器レートは８Ｘ３０ＭＨｚで２４０ＭＨｚとなる。発振器 １０からの信号はアンドゲート１４の入力及びＤ型フリップフロップ１５のトグ ル入力に接続されている。フリップフロップ１５のＤ入力は負荷／入力信号を受 信する。フリップフロップ１５のトグル入力は、アンドゲート１４の第２人力に 接続されている。アンドゲート１４の出力は一層のバッファ１６Ａ−１６Ｄの入 力に接続されている。バッファ１６Ａの出力はクロック信号ＣＫＯである。残り の各バッファからの出力は対応する各遅延回路１８により遅延される。本発明の 好適な実施例において、第１遅延回路は、４分割されたエレメントクロックＥＣ Ｋの８倍の周期に、そして第２遅延回路にはクロック１の遅延の２倍の周期に、 それぞれ設定した。第３遅延回路は、クロック１の遅延の３倍の周期に設定した 。

第１〜第３遅延回路により供給されるクロックはそれぞれＣＫＩからＣＮ３の各 符号が付されている。第３図には、各クロックＣＫＯ−ＣＫ３の関係が波形図と して示されている。各クロックは、基本クロックＣＫＯの総周期の４分の１分光 行するクロックから偏位されている。基本クロックの全期間における丁度４分の １で各クロックのリーディングエツジを位置決めする高精度を達成するため、各 遅延回路１８はＧＯＲＥワイヤー被覆可能ケーブルを所望の長さに選択すること によって構成されている。特に用いられるケーブルとしては、プラウエア、ニュ ーワーク、ベーパーミルロード、５５５所在のＷ、Ｌ、［Ｘ）ＲＥ　ａｎｄ　Ａ ｓ５ｏｃｉａｔｅｓにより製造されている部品番号ＣＸＮ−２１４の５０Ωケー ブルが挙げられる。遅延番号１に用いられるケーブルの長さは１０インチであり 、同様に遅延番号２に対しては１フインチ、さらに遅延番号３に対しては２６イ ンチである。

Ｄ型フリップフロップ１５は、アンドゲート１４の出力に現れる出カッくルス列 を負荷パルス信号の存在に基づき開始及び停止制御するためのう・ソチとして作 用する。

第４図において、符号Ａ、Ｂ、Ｃ，Ｄが付された４個の８ビツトシフトレジスタ ４０は、符号ＣＫが付された各クロック入力にクロック信号ＣＫＯ−ＣＫ３がそ れぞれ供給されている。本発明の好適な実施例において用いられる各シフトレジ スタはナショナルセミコンダクター社により部品番号Ｆ１００１４１として製造 された形式のものである。これらの形式の各レジスタは、平行出力を伴う平行負 荷性能、ＣＲ大入力よるレジスタを介してのシリアルシフト、及び比較的高クロ ック率で作動する性能、をそれぞれ備えている。各シフトレジスタのＴＡＰ出カ フは、各レジスタのＤＡＴＡ　ＩＮ端末に帰還する。各レジスタのＬＯＡＤ入力 端子は、統合されてＬＯＡＤ信号を受信するよう接続されている。互いに平行な ８ビット人力Ｎは各シフトレジスタに供給されている。固定整数ｒＮＪは、例え ば水平ブランキング帰還中などにそれぞれのレジスタへ印加される。

第５図に、各シフトレジスタの出力に現れる真正クロ・ツク信号の読出し性能に 対するＬＯＡＤパルスのタイミング関係を示す。正Ｌ　ＯＡ　Ｄ／＜ルスは、外 部装置に対する総クロック周期中におけるブランク時間に発生することが示され ている。

ｒＮＪ値は、クロック周期の能動読出し部帰還中における入力クロックに基づき 各レジスタによりシリアルにシフト（再循環）される。各レジスタは、ノ（ルブ ｒＮＪがシリアルに再循環するよう配線されている。各レジスタの平行出力はＴ ＡＰ７−ＴＡＰＯにて示されており、これはそれぞれの最ＩＪ侑効ビ・ソトにお ける最大有効ビットに対応するものである。

第６図のマツプに従って組み立てられた第６ａ図及び第６ｂ図には、ｏｏｏ。

０００１（２進法）のｒＮＪ整数値に対する各シフトレジスタのＴＡＰに現れる 波形が描かれている。図より明らかなように、各連続夕・ンプ出力のリーディン グエツジは、エレメント時間の丁度３２分の１毎に、４個のシフトレジスタの各 りツブのうちのいずれかに０から１へ移行するパルスが現れることが理解される 。

所望の出力波形を発生させるため、各シフトレジスタの出力は第６ｂ図の底部に 例示されるように、ＣＬＯＣＫ３にて特定される信号を発生させるよう論理的に 組み合わされる。所望の信号クロック３のリーディングエツジとフォーリングエ ツジのタイミングが判明していれば、適当な交叉波形として描かれたラインによ って次のことが理解される。すなわち、リーディングエツジはＡレジスタの０Ｔ ＡＰ上の信号から生成され、リセントのためにはレジスタＣのＴＡＰＺ上の信号 が適切なタイミングを供給するということである。

第７図には、前記実施例で示された適切なタップに接続されたときにその出力が 所望の信号ＣＬＯＣＫツク３を形成する論理回路が描かれている。

いま、第８図のマツプに従って組み立てられた第８ａ図及び第８ｂ図において、 各シフトレジスタＡ−Ｄの出力タツブ０−７に現れる一層の波形は、シフトレジ スタの入力における数Ｎが００００００１１１１である状況で描かれている。こ の場合、正パルスは第６ａ及び第６ｂ図に示されたパルスよりも幅が広くなって いることが理解される。

ＴＡＰ７波形の後に示されたＣＬＯＣＫＩ信号を伴う波形を参照すると、レジス タＢの補助信号ＴＡＰ４及びレジスタＤの補助信号ＴＡＰ５を抽出する処理にれ に先立つ複合クロック信号に関連して記述）により、ＣＬＯＣＫＩへの信号が発 生する。これを達成するための論理回路が第９図にレジスタＢ、−の入力として ＴＡＰ４信号、レジスタＤ１他の信号としてＴＡＰ５人力を有するアンドゲート が示された第９図に描かれている。アンドゲートの出力は、ＣＬＯＣＫＩ信号で ある。

同様に、ＣＬＯＣＫＩ（Ｈ号に対応する波形はＤレジスタ、Ｂレジスタを伴うＴ ＡＰ２、ＴＡＰ７信号及びＡレジスタ、ＴＡＰＯ信号の論理和を取ることにより 発生する。図示された波形に対応するＣＬＯＣＫ２信号は、ＡレジスタからのＴ ＡＰＯとＤレジスタからの信号ＴＡＰＯとの論理和によって得ることかできる。

この機能を実行するための論理回路が第１０図に示され、入力に適切な信号か印 加されることによって出力にＣＬＯＣＫに信号を発生するオアグー１−が含まれ ている。

第１１図には、本発明に係るクロック合成器の第２実施例が示され、外部装置の 基本クロックＥＣＫの８倍の出力信号を発生する発振器１０が描かれている。

発振信号はＬＯＡＤ信号と共にクロック遅延回路２２へ供給される。クロック遅 延回路２０には、発振器の出力パルスの幅を等間隔で８分割するための４本の補 助線が設けられている。図示例において、８個のシフトレジスタ４０全体が用い られており、それぞれのＣＫ大入力てクロック遅延回路２０から出力された８個 のクロック信号のうちの何れかが受信される。上述した回路によれば、エレメン ト時間の４６分の１である第４図の回路に対して２倍の分解能を達成できる。な お、もし第４図の場合と等しい分解能が要望される場合には、外部装置クロック を８ではなく４の要素で乗算すれば良い。

第１２図に本発明の第３実施例を示す。この実施例では、Ｉ、ＯＡＤ信号と共に 発振器１０からの信号を受信するクロック遅延のエレメントクロックレートの４ 倍の周波数をもち８クロツク遅延を与える発振器１０が使用されている。各遅延 は、エレメントレート回数４を８で割った値に等しい。この特別な回路では４ビ ツト型の８シフトレジスタが使用されており（例えば再配線された１００１４１ ’Ｓ）、これによって各シフトレジスタはエレメントレートの４倍の時間でクロ ックし、各シフトレジスタ毎に４個のタップが使用される。この形式の回路構成 における制限は各シフトレジスタのクロックレートであるから、超高速処理が要 望される。

第１３図に万能システム調整を実現するための相互接紘方法を示した。図には各 ンフトレジスタ出力波形生成ロジックとの間に配置された相互接続マトリックス が表されている。すなわち、フリップフロップまたは論理ゲートである任意のｘ −ｙ相互接続点で各ワイヤーを半田付けすることにより、波形生成ロジックを駆 動するための源クロックを選択することができる。トレース５２及び５６のマト リックスは、インピーダンス制御型に設計されている。各トレース５２はトップ トレースであり、他方各トレース５６はボトムトレースである。ここで第１４図 を参照してみると、トップトレース５２は絶縁層６４、導電性グラウンド面６８ 及び第２絶縁層７０によってボトムトレース５６から隔離されている。クロスオ ーバ一点で各トレース及び絶縁層を導電体の一端をトレース５２及びトレース５ ６への他端に半田付は可能となるように、導電体７２を孔に挿入することができ る。各交差点でグラウンド面６８を貫通する孔５８は、その位置で半田付けされ た時に導電体７２がグラウンド面と接触するのを阻止できるよう十分な大きさを もつことが必要である。同時に接続される特定の各トレースの選択は、例えば第 ７．９及び１０図で所望の出力波形を得るための論理ゲートなどにトレース５６ の端部に現れた信号を接続できるよう、所望のタロツク波形により決定される。

各端末抵抗器５４は、トレース５２及び５６のそれぞれの端部及び適切な末端電 圧６０に接続されている。

本発明は４つの任意部分に分けられる。すなわち、第２図に係るクロック遅延部 、第４図または第１１図（または第１２図）に係るシフトレジスタ部、第１３図 に係る相互接続マトリックス、そして第７．９及び１０図に係る出力波形生成部 （論理）である。クロック遅延部及びシフトレジスタ部により一層の位置決めさ れた（時間内で）パルスが生成さね、これが第１１図の例ではエレメント時間の １／３２に分解能を与えることになる（ＥＣＫ）。

第１３図に示した相互接続マトリックスは、波形生成部（論理）の源としてのシ フトレジスタ出力を選択するための簡単かつ実用的な方法を実現するものである 。第７．９及び１０図における波形生成論理では、同時に特定される異なる幅と 位置をもつクロックを生成するためのシフトレジスタ出力（マトリックスを介し て）が使用されている。

上記実施例では正確なりロック幅及び位置精度をもつ調整可能マルチ可能合成器 はクロックエレメント帰還を、正確に位置決めされたセグメントに分割すること により達成でき、またシステムで使用されたシフトレジスタの番号を増加させ、 システムの分解能を容易に向上可能になることが理解される。本発明に係る合成 器では低電力、低コストで済み、更にデジタル特定及び調節ができることによっ て優れた安定性も備えている。これまで本発明の好適な実施例と考えられ得るも のを示してきたが、本発明の基本概念から外れることなく多くの変更や改善を加 えることができる。従って、後述する各クレームでは、それらの全ての変更及び 改良例を本発明の真の範囲内で提示した。

ＦＩＧ、　２ ＦＩＧ、ｆｌ ＦＩＧ、　／２ 国際調査報告 １両＋ｌＩｌ１１４Ｍ−＾ｅＮｃ＊１４Ａ＋ｔ・ＰＣＴ／υＳ９０／○３９７２ 国際調査報告 ＵＳ　９００３９７２ Ｓ＾　３８Ｂ９４

Claims (5)

【特許請求の範囲】
1. １． （ａ）基本信号に対応してパルス列を発生する発振手段と、（ｂ）前記発振手段 に接続されそれぞれが基本信号に対し異なる遅延度をもつ複数の遅延クロック信 号を発生する複数の遅延手段と、（ｃ）それぞれがクロック入力、複数の出力タ ップ及び負荷入力を有し前記複数の遅延手段と同数のレジスタ手段であって、各 レジスタ手段はそのクロック入力及び負荷入力に前記複数の遅延手段のうちの対 応する−からの遅延クロック信号が供給される複数のレジスタ手段と、（ｄ）前 記各レジスタ手段内で対応するクロック信号の関数として循環し、それぞれがエ レメントクロック周期の回数により定められる（クロック遅延部における出力数 のレジスタ毎の出力数に対する同数により１を割った数）を前記出力に発生させ る２進数と、を含み、 クロック遅延部の出力数は用いられるレジスタの数に対応していることを特徴と するマルチクロック合成器。
2. ２．請求項１に記載のマルチクロック合成器において、さらに（ａ）前記複数の レジスタ手段の各出力タップに接続された交叉マトリックス手段と、 （ｂ）前記交叉マトリックス手段に接続され、前記複数のレジスタ手段からの選 択されたパルスを受信し該選択パルスを論理的に組み合せて出力波形を形成する 波形生成論理手段と、を備えたことを特徴とするマルチクロック合成器。
3. ３．請求項２に記載のマルチクロック合成器において、前記交叉マトリックス手 段は、 （ａ）それぞれが対応するレジスタ手段の出力タップに接続された第１端部を有 する複数の第１導電性トレースと、 （ｂ）それぞれが前記複数の第１導電性トレースと交叉しかつ前記波形形成論理 手段に接続可能な一端を有する複数の第２導電性トレースと、及び（ｃ）前記各 出力タップから波形形成論理手段〜パルスを通過させるために選択された各第１ トレースを選択された第２トレースに電気接続するための手段を備えたことを特 徴とするマルチクロック合成器。
4. ４．請求項１に記載のマルチクロック合成器において、（ａ）負荷信号及び前記 基本信号を受信し、前記ホース信号の類似移行毎の出力に負荷信号を発生させる ためのフリップフロップと、（ｂ）前記フリップフロップの出力における負荷信 号の関数として、前記基本信号をレビューし前記複数の遅延手段へ通過させるた めの論理ゲートを備えたことを特徴とするマルチクロック合成器。
5. ５．請求項１に記載のマルチクロック合成器において、前記各遅延手段は、（ａ ）前記基本信号を受信するための入力及び出力をもつバッファ手段と、（ｂ）そ の遅延に対応した長さを有し、一端が前記バッファ手段の出力に接続され他端が 前記複数のレジスタ手段のうちの対応する一のクロック入力に接続されたケーブ ルと、を備えたことを特徴とするマルチクロック合成器。