JPH0438698A - Semiconductor memory - Google Patents
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- JPH0438698A JPH0438698A JP2143089A JP14308990A JPH0438698A JP H0438698 A JPH0438698 A JP H0438698A JP 2143089 A JP2143089 A JP 2143089A JP 14308990 A JP14308990 A JP 14308990A JP H0438698 A JPH0438698 A JP H0438698A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体メモリに関し、特に、スタティックＲ
ＡＭに適用して好適なものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor memory, and in particular to a static R
This is suitable for application to AM.
〔発明の概要］
本発明は、複数のメモリセルから成る複数のメモリセル
ブロックを有する半導体メモリにおいて、複数のメモリ
セルブロックと電源との間に所定の制御信号により制御
されるスイッチ手段をそれぞれ設け、スイッチ手段によ
りメモリセルブロックへの電源の供給をオン／オフする
ようにすることによって、半導体メモリの待機時消費電
力の低減を図ることができるようにしたものである。[Summary of the Invention] The present invention provides a semiconductor memory having a plurality of memory cell blocks each including a plurality of memory cells, in which switching means controlled by a predetermined control signal is provided between each of the plurality of memory cell blocks and a power supply. By turning on/off the supply of power to the memory cell block using a switch means, it is possible to reduce standby power consumption of the semiconductor memory.
〔従来の技術］
スタティックＲＡＭは、比較的低消費電力であリ、バッ
テリー電源での使用が可能であるため、メモリカードな
どへの使用に注目が集められている。[Prior Art] Static RAM has relatively low power consumption and can be used with battery power, so its use in memory cards and the like is attracting attention.
ところで、スタティックＲＡＭの消費電力の大半を占め
る動作時消費電力を低減する技術としては、従来より、
ワード線パルス駆動方式、可変インピーダンス・ヒツト
線負荷方式、メモリセルアレイの分割、センスアンプの
パルス駆動などが知られている。そして、これらの技術
により、動作時消費電力はかなり低く抑えられている。By the way, as a technology for reducing the operating power consumption, which accounts for the majority of the power consumption of static RAM, conventionally,
Word line pulse drive systems, variable impedance/hit line load systems, memory cell array division, sense amplifier pulse drive, etc. are known. These technologies keep power consumption considerably low during operation.
〔発明が解決しようとする課Ｂ］
しかし、スタティックＲＡＭが１Ｍヒツト、４Ｍビット
、１６Ｍビットと大容量化するのに伴い、待機時消費電
力も無視することができなくなってくる。従来、この待
機時消費電力の低減に関しては、例えば高抵抗負荷型メ
モリセルを用いたスタティックＲＡＭでは負荷としての
多結晶シリコン抵抗の抵抗値を大きくしたり、または特
開昭６２１０２４９８号公報で提案されているように待
機時に電源電圧を低くしたりする技術かある。しかし、
これらの技術は、いずれもデータ保持特性の点で有利な
方法とは言えなかった。[Problem B to be Solved by the Invention] However, as the capacity of static RAM increases to 1M bits, 4M bits, and 16M bits, power consumption during standby cannot be ignored. Conventionally, in order to reduce this standby power consumption, for example, in a static RAM using a high resistance load type memory cell, the resistance value of a polycrystalline silicon resistor as a load has been increased, or as proposed in Japanese Patent Laid-Open No. 62102498. There is a technology that lowers the power supply voltage during standby, as shown in the figure below. but,
None of these techniques can be said to be advantageous in terms of data retention characteristics.
本発明の目的は、待機時消費電力の低減を図ることがで
きる半導体メモリを提供することにある。An object of the present invention is to provide a semiconductor memory that can reduce standby power consumption.
［課題を解決するための手段］
例えばスタティックＲＡＭにおいては、容量が１Ｍビッ
ト、４Ｍビット、１６Ｍヒツトと大きくなっても、メモ
リセルブロックの全てのメモリセルに情報が書き込まれ
ることはまれである。また、メモリカードなどでは、情
報容量を検出してあとどれだけの情報を書き込むことが
できるかをユーザーに知らせる機能が設けられているも
のがある。[Means for Solving the Problems] For example, in a static RAM, even if the capacity increases to 1 Mbit, 4 Mbit, or 16 Mbit, information is rarely written to all memory cells of a memory cell block. Furthermore, some memory cards are equipped with a function that detects the information capacity and informs the user how much information can be written.
本発明は、これらの点に着目して案出されたものである
。The present invention has been devised by paying attention to these points.
すなわち、上記目的を達成するために、本発明は、複数
のメモリセルから成る複数のメモリセルブロック（ＢＬ
ＫＯ−ＢＬＫＫ）を有する半導体メモリにおいて、複数
のメモリセルブロック（ＢＬＫＯ−ＢＬＫＫ）と電源（
ＶＣＣ）との間に所定の制御信号（ＣＥＩ２）により制
御されるスイ・ノチ手段（ＳＷ）をそれぞれ設け、スイ
ッチ手段（ＳＷ）によりメモリセルブロック（Ｂ Ｌ
Ｋ Ｏ〜ＢＬＫＫ）への電源（ＶＣＣ）の供給をオン／
オフするようにしている。That is, in order to achieve the above object, the present invention provides a plurality of memory cell blocks (BL) each including a plurality of memory cells.
In a semiconductor memory having a plurality of memory cell blocks (BLKO-BLKK) and a power supply (BLKO-BLKK),
Switching means (SW) controlled by a predetermined control signal (CEI2) are provided between the memory cell block (B L
Turn on the power supply (VCC) to KO~BLKK)/
I try to turn it off.
上述のように構成された本発明の半導体メモリによれば
、複数のメモリセルブロック（ＢＬＫＯ〜ＢＬＫＫ）の
情報容量を検出することにより、情報が書き込まれてい
ないメモリセルブロックを検出し、この情報が書き込ま
れていないメモリセルブロックへの電源（ＶＣＣ）の供
給をスイッチ手段（ＳＷ）によりオフすることができる
。このため、その分だけ半導体メモリの待機時消費電力
の低減を図ることができる。According to the semiconductor memory of the present invention configured as described above, by detecting the information capacity of a plurality of memory cell blocks (BLKO to BLKK), a memory cell block in which no information is written is detected, and this information is detected. It is possible to turn off the supply of power (VCC) to a memory cell block to which no data has been written by a switch means (SW). Therefore, the standby power consumption of the semiconductor memory can be reduced accordingly.
以下、本発明の実施例について図面を参照しながら説明
する。以下の実施例は、いずれも本発明をスタティック
ＲＡＭに適用した実施例である。Embodiments of the present invention will be described below with reference to the drawings. The following embodiments are all embodiments in which the present invention is applied to a static RAM.
なお、実施例の全図において、同一の部分には同一の符
号を付ける。In addition, in all the drawings of the embodiment, the same parts are given the same reference numerals.
第１図は本発明の原理図を示す。FIG. 1 shows a diagram of the principle of the present invention.
第１図において、ＢＬＫＯ〜ＢＬＫＫはメモリセルブロ
ックを示し、これらのメモリセルブロックＢＬＫＯ〜Ｂ
ＬＫＫによりメモリセルアレイが構成されている。これ
らのメモリセルブロックＢＬＫＯ−ＢＬＫＫは、いずれ
も複数のメモリセルにより構成されている。各メモリセ
ルブロックＢＬＫＯ〜ＢＬＫＫと電源Ｖ。、との間には
、スイッチＳＷがそれぞれ設けられている。そして、こ
のスイッチＳＷにより、各メモリセルブロックＢＬＫＯ
〜ＢＬＫＫへの電源■。Ｃの供給をオン／オフすること
ができるようになっている。In FIG. 1, BLKO to BLKK indicate memory cell blocks, and these memory cell blocks BLKO to B
A memory cell array is configured by LKK. Each of these memory cell blocks BLKO to BLKK is composed of a plurality of memory cells. Each memory cell block BLKO to BLKK and power supply V. , a switch SW is provided between each of them. Then, by this switch SW, each memory cell block BLKO
~Power supply to BLKK■. The supply of C can be turned on and off.
メモリセルとしては、例えば高抵抗負荷型メモリセルを
用いることができる。第２図に示すように、この高抵抗
負荷型メモリセルは、一対のドライバトランジスタＱ、
、Ｑ、’と一対の抵抗ＲＲ′と一対のアクセストランジ
スタＱ２．Ｑ２とにより構成されている。ＢＬ、ＢＬは
ビット線、ＷＬはワード線を示す。また、Ｑ３．Ｑ３
′は選択トランジスタを示す。φ１はこれらの選択トラ
ンジスタＱ３．Ｑ、 ′の制御信号である。As the memory cell, for example, a high resistance load type memory cell can be used. As shown in FIG. 2, this high resistance load type memory cell consists of a pair of driver transistors Q,
, Q,', a pair of resistors RR', and a pair of access transistors Q2. Q2. BL and BL represent bit lines, and WL represents a word line. Also, Q3. Q3
' indicates a selection transistor. φ1 are these selection transistors Q3. Q, ′ control signal.
上述のスイッチＳＷは、信号ＣＥ、□により制御される
。この信号ＣＥ、。は、例えばチップイネーブル信号Ｃ
Ｅ、、ＣＥ２から形成することができる。すなわち、第
３図に示すように、例えば２人力ＡＮＤゲートにＣＥ、
、ＣＥ２を入力し、その出力をＣＥ、□とする。この場
合の真理値表を第４図に示す。この場合には、スタティ
ックＲＡＭが待機状態か動作状態かの判断は従来と同様
にＣＥ。The above-mentioned switch SW is controlled by the signals CE and □. This signal CE,. For example, the chip enable signal C
E,, CE2. That is, as shown in Fig. 3, for example, a two-man AND gate with CE,
, CE2 are input, and the output is CE, □. The truth table in this case is shown in FIG. In this case, the CE determines whether the static RAM is in a standby state or an active state, as in the past.
で行われる。そして、ＣＥ、がＨ（待機状態）である場
合にＣＥ２がＨとなったときにσｇ−ン；がＨとなり、
スイッチＳＷがオフ状態となる。なお、この例ではＣＥ
、□は２値レヘルであるが、３値レヘルにしてもよい。It will be held in Then, when CE2 becomes H when CE is H (standby state), σ becomes H,
The switch SW is turned off. Note that in this example, CE
, □ are binary levels, but may also be ternary levels.
以上のように、情報が書き込まれていないメモリセルブ
ロックに接続されたスイッチＳＷをオフすることにより
、この情報が書き込まれていないメモリセルブロックへ
の電源ＶＣＣの供給をオフすることができる。As described above, by turning off the switch SW connected to the memory cell block to which no information has been written, it is possible to turn off the supply of power VCC to the memory cell block to which this information has not been written.
第５図は本発明の第１実施例を示す。FIG. 5 shows a first embodiment of the invention.
第５図において、符号１はメモリ装置を示す。In FIG. 5, reference numeral 1 indicates a memory device.
このメモリ装置１は、メモリ本体（スタティックＲＡＭ
チップ）２と情報容量検出手段３とスイッチ制御手段４
とにより構成されている。This memory device 1 includes a memory main body (static RAM).
chip) 2, information capacity detection means 3, and switch control means 4
It is composed of.
この第１実施例においては、メモリ本体２は、４個のメ
モリセルブロックＢＬＫＯ−ＢＬＫ３を有する。そして
、これらのメモリセルブロックＢＬＫＯ−ＢＬＫ３と電
源ＶＣＣとの間にスイッチＳＷがそれぞれ設けられてい
る。符号５．６はデコーダを示す。In this first embodiment, the memory main body 2 has four memory cell blocks BLKO-BLK3. Switches SW are provided between each of these memory cell blocks BLKO-BLK3 and the power supply VCC. Reference numeral 5.6 indicates a decoder.
この第１実施例においては、各メモリセルブロックＢＬ
ＫＯ−ＢＬＫ３の情報容量が情報容量検出手段３により
検出され、この検出結果に応じた信号がスイッチ制御手
段４に供給される。そして、このスイッチ制御手段４か
ら、この検出結果に応じたＣＥ２がメモリ本体２に供給
される。一方、このメモリ本体２には、このＣＥ２とは
別にＣＥ。In this first embodiment, each memory cell block BL
The information capacity of the KO-BLK 3 is detected by the information capacity detection means 3, and a signal corresponding to the detection result is supplied to the switch control means 4. Then, from this switch control means 4, CE2 according to this detection result is supplied to the memory main body 2. On the other hand, this memory main body 2 has a CE separate from this CE2.
が供給される。そして、これらのＣＥ、、ＣＥ２から形
成されたＣＥ、□を制御信号としてスイッチＳＷが制御
される。なお、各メモリセルブロックＢＬＫＯ〜ＢＬＫ
３の情報容量を検出する際には、各メモリセルブロック
ＢＬＫＯ−ＢＬＫ３につけられる所定のインチ・ノクス
を用いることができる。is supplied. Then, the switch SW is controlled using the CE, □ formed from these CE, CE2 as a control signal. Note that each memory cell block BLKO to BLK
When detecting the information capacity of 3, it is possible to use a predetermined inch nox attached to each memory cell block BLKO-BLK3.
この第１実施例によれば、メモリセルブロックＢＬＫＯ
〜ＢＬＫ３のうち、情報が書き込まれていない、すなわ
ち使用されていないメモリセルブロックへの電源Ｖ （
（の供給をス仁ンチｓｗによりオフすることができるの
で、その分だけ待機時消費電力の低減を図ることができ
る。According to this first embodiment, the memory cell block BLKO
~ Among BLK3, the power supply V (
Since the supply of (can be turned off by the switch switch), standby power consumption can be reduced by that amount.
第６図は本発明の第２実施例を示す。FIG. 6 shows a second embodiment of the invention.
第６図に示すように、この第２実施例においては、情報
容量検出手段３とスイッチ制御手段４とはメモリ本体２
に設けられている。ＧはＡＮＤゲートを示す。そして、
ＣＥ、とスイッチ制御手段４からのＣＥ２とをこのＡＮ
ＤゲートＧに大刀し、その出力ＣＥ、□をスイッチｓｗ
の制御信号とじて用いる。As shown in FIG. 6, in this second embodiment, the information capacity detection means 3 and the switch control means 4 are connected to the memory main body 2.
It is set in. G indicates an AND gate. and,
CE, and CE2 from the switch control means 4 to this AN
Connect D gate G, and switch its output CE, □ to switch sw
It is used as a control signal.
この第２実施例によれば、第１実施例と同様に、情報容
量検出手段３により情報が書き込まれていないことが検
出されたメモリセルブロックへの電源Ｖ （（の供給を
スイッチｓｗによりオフすることができるので、その分
だけ待機時消費電力の低減を図ることができる。さらに
、情報容量検出手段３とスイッチ制御手段４とをメモリ
本体２に設けているので、メモリ装置の小型化を図るこ
ともできる。According to the second embodiment, similarly to the first embodiment, the supply of power V (( Therefore, standby power consumption can be reduced accordingly.Furthermore, since the information capacity detection means 3 and the switch control means 4 are provided in the memory main body 2, the size of the memory device can be reduced. You can also try it out.
第７図は本発明の第３実施例を示す。FIG. 7 shows a third embodiment of the invention.
第７図に示すように、この第３実施例においては、第１
実施例と同様な構成のメモリ本体２と情報容量検出手段
３とスイッチ制御手段４とに加えて、情報置換用メモリ
７と置換制御手段８とが設けられている。As shown in FIG. 7, in this third embodiment, the first
In addition to the memory main body 2, information capacity detection means 3, and switch control means 4 having the same configuration as in the embodiment, an information replacement memory 7 and replacement control means 8 are provided.
この第３実施例においては、メモリ本体２のメモリ大ル
ブロックＢＬＫＯ−ＢＬＫ３のうち、情報が書き込まれ
ていないメモリセルブロックへの電源Ｖ （（の供給を
スイッチｓｗによりオフすることができることは第１実
施例及び第２実施例と同様であるが、情報置換用メモリ
６を用いることにより、メモリセルフロ・ツクＢＬＫＯ
−ＢＬＫ３の情報の総量に対して最も多くのメモリセル
ブロックへの電源Ｖ。０の供給をオフすることができる
ようになっている。すなわち、この第３実施例において
は、情報容量検出手段３により、メモリ本体２のメモリ
セルブロックＢＬＫＯ〜ＢＬＫ３のうちから情報容量に
余裕のあるものを検出する。今、メモリセルブロックＢ
ＬＫＩ、ＢＬＫ２．ＢＬＫ３の情報容量に余裕があり、
例えばメモリセルブロックＢＬＫＩ、ＢＬＫ２全体の情
報をメモリセルブロックＢＬＫ３に移しても容量オーバ
ーとならない場合を考える。この場合、例えばまずメモ
リセルブロックＢＬＫＩの情報を置換制御手段７の制御
のもとて情報置換用メモリ６に移す。次に、この情報置
換用メモリ６に移された情報をメモリセルブロックＢＬ
Ｋ３に移す。次に、同様にして、メモリセルブロックＢ
ＬＫ２の情報をメモリセルブロックＢＬＫ３に移す。こ
れによって、メモリセルブロックＢＬＫＩ、ＢＬＫ２の
情報はメモリセルブロックＢＬＫ３にまとめられ、メモ
リセルブロックＢＬＫＩ、ＢＬＫ２は情報が書き込まれ
ていない状態となる。従って、これらの情報が書き込ま
れていないメモリセルブロックＢ Ｌ Ｋ ＩＢＬＫ２
への電源ＶＣＣの供給をスイッチＳＷによりオフするこ
とができることになる。In this third embodiment, among the large memory blocks BLKO-BLK3 of the memory main body 2, the power supply V (() to the memory cell blocks to which no information is written can be turned off by the switch sw. Although it is similar to the first embodiment and the second embodiment, by using the information replacement memory 6, the memory cell flow BLKO
- Power supply V to the largest number of memory cell blocks with respect to the total amount of information in BLK3. The supply of 0 can be turned off. That is, in this third embodiment, the information capacity detecting means 3 detects one of the memory cell blocks BLKO to BLK3 of the memory body 2 that has sufficient information capacity. Now, memory cell block B
LKI, BLK2. BLK3 has plenty of information capacity,
For example, consider a case where the capacity will not be exceeded even if the information of the entire memory cell blocks BLKI and BLK2 is transferred to the memory cell block BLK3. In this case, for example, the information in the memory cell block BLKI is first transferred to the information replacement memory 6 under the control of the replacement control means 7. Next, the information transferred to the information replacement memory 6 is transferred to the memory cell block BL.
Move to K3. Next, in the same manner, memory cell block B
The information of LK2 is transferred to memory cell block BLK3. As a result, the information of the memory cell blocks BLKI and BLK2 is collected into the memory cell block BLK3, and the memory cell blocks BLKI and BLK2 enter a state in which no information is written. Therefore, this information is not written in the memory cell block BLK IBLK2.
This means that the supply of power VCC to can be turned off by the switch SW.
この第３実施例によれば、メモリセルブロックＢＬＫＯ
〜ＢＬＫ３の情報の総量に対して、電源■ｏｃの供給を
オフすることができるメモリセルブロックの数を最も多
くすることができる。このため、待機時消費電力のより
一層の低減を図ることができる。According to this third embodiment, memory cell block BLKO
The number of memory cell blocks to which the supply of the power supply (1) oc can be turned off can be maximized with respect to the total amount of information in ~BLK3. Therefore, standby power consumption can be further reduced.
なお、上述の第１実施例〜第３実施例においては、電源
は動作時、待機時ともＶ ｃｃに固定されていたが、例
えば、動作時には電源電圧としてｖｃｃ（例えば、５Ｖ
）を用い、情報を有する場合における待機時には電源電
圧としてＶ （（よりも低いＶｃｃ′ （例えば、３．
５Ｖ）を用い、情報がない場合における待機時には電源
電圧をＯｌすなわち電源をオフするようにすれば、待機
時消費電力をさらに低減することができる。In the first to third embodiments described above, the power supply was fixed at Vcc during both operation and standby, but for example, during operation, the power supply voltage may be set to Vcc (for example, 5V).
) is used, and during standby when information is present, the power supply voltage is set to V ((lower than Vcc' (for example, 3.
5V), and if the power supply voltage is set to O1, that is, the power is turned off during standby when there is no information, the power consumption during standby can be further reduced.
すなわち、との場合には、第８図に示すように、例えば
各メモリセルブロックＢＬＫＯ−ＢＬＫ３を、スイッチ
ＳＷを介して２系統の電源■。ＣＶ ｃｃ ′（＜ Ｖ
ｃｃ）にそれぞれ接続する。そして、スイッチＳＷに
供給されるＣＥ、、ＣＥ、□によりこのスイッチＳＷを
制御し、各メモリセルブロックＢＬＫＯ−ＢＵＫ３に供
給する電源を■。０または■ｃｏ′とする。That is, in the case of , as shown in FIG. 8, for example, each memory cell block BLKO-BLK3 is connected to two power sources (1) via a switch SW. CV cc ′(< V
cc) respectively. Then, the switches SW are controlled by CE, CE, and □ supplied to the switches SW, and the power supplied to each memory cell block BLKO-BUK3 is supplied to □. 0 or ■co'.
第９図はこの場合に用いられるスイッチＳＷの回路構成
例を示す。第９図において、Ｔ、、Ｉ２゜Ｉ３はｐチャ
ネルＭＯ３ＦＥＴＸＴ４はｎチャネルＭＯ３ＦＥＴ、Ｉ
Ｉ 、Ｉ２はインバータを示す。FIG. 9 shows an example of the circuit configuration of the switch SW used in this case. In FIG. 9, T, , I2゜I3 is a p-channel MO3FET, XT4 is an n-channel MO3FET, I
I and I2 indicate inverters.
この場合、ＣＥ、がｐチャネルＭＯ３ＦＥＴＴ＋のゲー
トに供給され、ｐチャネルＭ ＯＳ Ｆ Ｅ Ｔ Ｔ
２のゲートにはＣＥ、の反転信号が供給される。また、
ｐチャネルＭＯ３ＦＥＴＴ３及びｎチャネルＭＯ３ＦＥ
ＴＴ４ のケートには、ＣＥ、□をインバータＩ２によ
り反転した反転信号が供給される。In this case, CE is supplied to the gate of the p-channel MO3FET T+, and the p-channel MOSFET T
An inverted signal of CE is supplied to the gate of CE. Also,
p-channel MO3FETT T3 and n-channel MO3FE
An inverted signal obtained by inverting CE and □ by an inverter I2 is supplied to the gate of TT4.
第１０図に示すように、ＣＥ、及びＣＥ、□かいずれも
Ｌのときには、ｐチャネルＭＯ３ＦＥＴＴはオン、ｐチ
ャネルＭＯ３ＦＥＴＴ２はオフ、ＰチャネルＭＯ３ＦＥ
ＴＴ３はオフ、ｎチャネルＭＯ３ＦＥＴＴ、はオンとな
り、この場合のスイッチＳＷの出力はＶ。Ｃとなる。こ
れが動作時に用いられる電源である。さらに、ＣＥ、が
Ｈ，ＣＥ、□がＬのときには、ｐチャネルＭＯ３ＦＥＴ
Ｔ、はオフ、ｐチャネルＭＯ３ＦＥＴＴ門はオン、ｐチ
ャネルＭＯ３ＦＥＴＴ３はオフ、ｎチャネルＭＯ３ＦＥ
ＴＴ４はオンとなり、この場合のスイッチＳＷの出力は
ＶＣＣ’となる。これが情報を有する場合における待機
時に用いられる電源である。また、ＣＥ、及びＣＥ、２
がいずれもＨのときには、ｐチャネルＭＯ３ＦＥＴＴ、
はオフ、ｐチャネルＭＯ３ＦＥＴＴ２はオン、ｐチャネ
ルＭＯ３ＦＥＴＴ３はオン、ｎチャネルＭＯ３ＦＥＴＴ
４はオフとなり、この場合のスイッチＳＷの出力は０と
なる。これがオフ時に対応する。As shown in FIG. 10, when CE, CE, □ are all L, p-channel MO3FETT is on, p-channel MO3FET T2 is off, and p-channel MO3FE is
TT3 is off, n-channel MO3FET is on, and the output of switch SW in this case is V. It becomes C. This is the power supply used during operation. Furthermore, when CE is H, CE, and □ is L, the p-channel MO3FET
T, is off, p-channel MO3FET T gate is on, p-channel MO3FET T3 is off, n-channel MO3FE
TT4 is turned on, and the output of the switch SW in this case becomes VCC'. This is the power supply used during standby when information is present. Also, CE, and CE, 2
are both H, p-channel MO3FETT,
is off, p-channel MO3FET T2 is on, p-channel MO3FET T3 is on, n-channel MO3FET
4 is turned off, and the output of the switch SW in this case becomes 0. This corresponds to when it is off.
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above-described embodiments, and various modifications can be made based on the technical idea of the present invention.
本発明は、以上説明したように構成されているので、待
機時に、情報が書き込まれていないメモリセルブロック
への電源の供給をオフすることができ、これによって待
機時消費電力の低減を図ることができる。Since the present invention is configured as described above, it is possible to turn off power supply to memory cell blocks to which no information is written during standby, thereby reducing standby power consumption. I can do it.
第１図は本発明の詳細な説明するためのブロック図、第
２図はメモリセルの構成図、第３図はスイッチの制御信
号の形成方法の説明図、第４図は真理値表、第５図は本
発明の第１実施例を示すブロック図、第６図は本発明の
第２実施例を示すブロック図、第７図は本発明の第３実
施例を示すブロック図、第８図は本発明の変形例を示す
ブロック図、第９図は本発明の変形例において用いられ
るスイッチの回路構成例を示す回路図、第１０図は本発
明の変形例において用いられるスイ動作の説明図である
。
ツチの
図面における主要な符号の説明
１：メモリ装置、 ２：メモリ本体、 ３：情報容量検
出手段、 ４：スイッチ制御手段、ＳＷ：スイッチ、
ＢＬＫＯ〜ＢＬＫＫ：メモリセルブロック。
代理人 弁理士 杉 浦 正FIG. 1 is a block diagram for explaining the present invention in detail, FIG. 2 is a configuration diagram of a memory cell, FIG. 3 is an explanatory diagram of a method of forming a switch control signal, FIG. 4 is a truth table, and FIG. 5 is a block diagram showing a first embodiment of the present invention, FIG. 6 is a block diagram showing a second embodiment of the present invention, FIG. 7 is a block diagram showing a third embodiment of the present invention, and FIG. is a block diagram showing a modified example of the present invention, FIG. 9 is a circuit diagram showing an example of the circuit configuration of a switch used in the modified example of the present invention, and FIG. 10 is an explanatory diagram of the switch operation used in the modified example of the present invention. It is. Explanation of main symbols in Tsuchi's drawings 1: Memory device, 2: Memory main body, 3: Information capacity detection means, 4: Switch control means, SW: Switch,
BLKO to BLKK: memory cell block. Agent Patent Attorney Tadashi Sugiura
Claims (4)
ックを有する半導体メモリにおいて、 上記複数のメモリセルブロックと電源との間に所定の制
御信号により制御されるスイッチ手段をそれぞれ設け、 上記スイッチ手段により上記メモリセルブロックへの電
源の供給をオン／オフするようにしたことを特徴とする
半導体メモリ。(1) In a semiconductor memory having a plurality of memory cell blocks consisting of a plurality of memory cells, switch means controlled by a predetermined control signal is provided between the plurality of memory cell blocks and the power supply, and the switch means is controlled by a predetermined control signal. A semiconductor memory characterized in that power supply to the memory cell block is turned on/off.
報容量検出手段の検出結果に応じて出力されることを特
徴とする請求項１記載の半導体メモリ。(2) The semiconductor memory according to claim 1, wherein the control signal is output in accordance with the detection result of the information capacity detection means of the plurality of memory cell arrays.
めの情報置換用メモリを有することを特徴とする請求項
１記載の半導体メモリ。(3) The semiconductor memory according to claim 1, further comprising an information replacement memory for replacing information in the plurality of memory cell arrays.
上記電源よりも低電圧の電源を供給し、または選択され
た上記メモリセルブロックへの電源の供給をオフするよ
うにしたことを特徴とする請求項１記載の半導体メモリ
。(4) During standby, a power source with a voltage lower than the power source is supplied to the selected memory cell block, or the power supply to the selected memory cell block is turned off. A semiconductor memory according to claim 1.
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|---|---|---|---|
| JP14308990A JP3159314B2 (en) | 1990-05-31 | 1990-05-31 | Semiconductor memory |
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| JP14308990A JP3159314B2 (en) | 1990-05-31 | 1990-05-31 | Semiconductor memory |
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ID=15330657
Family Applications (1)
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100504969B1 (en) * | 1997-04-07 | 2005-10-24 | 프리스케일 세미컨덕터, 인크. | Integrated circuit with standby controller for memory |
| JP2013200938A (en) * | 2009-09-14 | 2013-10-03 | Renesas Electronics Corp | Semiconductor integrated circuit |
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-
1990
- 1990-05-31 JP JP14308990A patent/JP3159314B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100504969B1 (en) * | 1997-04-07 | 2005-10-24 | 프리스케일 세미컨덕터, 인크. | Integrated circuit with standby controller for memory |
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