JPH04355933A - フリツプチツプの実装構造 - Google Patents
フリツプチツプの実装構造Info
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- JPH04355933A JPH04355933A JP3938291A JP3938291A JPH04355933A JP H04355933 A JPH04355933 A JP H04355933A JP 3938291 A JP3938291 A JP 3938291A JP 3938291 A JP3938291 A JP 3938291A JP H04355933 A JPH04355933 A JP H04355933A
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- 238000004806 packaging method and process Methods 0.000 title abstract 2
- 239000004020 conductor Substances 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 229910052751 metal Inorganic materials 0.000 claims description 34
- 239000002184 metal Substances 0.000 claims description 34
- 239000004065 semiconductor Substances 0.000 claims description 11
- 239000012212 insulator Substances 0.000 abstract description 6
- 239000010408 film Substances 0.000 description 37
- 238000000034 method Methods 0.000 description 18
- 239000011295 pitch Substances 0.000 description 10
- 239000010409 thin film Substances 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 3
- 230000004907 flux Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000010292 electrical insulation Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 239000004676 acrylonitrile butadiene styrene Substances 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 229920006026 co-polymeric resin Polymers 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005536 corrosion prevention Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 229920006122 polyamide resin Polymers 0.000 description 1
- 229920005668 polycarbonate resin Polymers 0.000 description 1
- 239000004431 polycarbonate resin Substances 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920001225 polyester resin Polymers 0.000 description 1
- 239000004645 polyester resin Substances 0.000 description 1
- 229920013716 polyethylene resin Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229920005990 polystyrene resin Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 230000035936 sexual power Effects 0.000 description 1
- 229920002050 silicone resin Polymers 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 229920002803 thermoplastic polyurethane Polymers 0.000 description 1
- 229920005992 thermoplastic resin Polymers 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13005—Structure
- H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/1605—Shape
- H01L2224/1607—Shape of bonding interfaces, e.g. interlocking features
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8119—Arrangement of the bump connectors prior to mounting
- H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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- H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/81385—Shape, e.g. interlocking features
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、マトリクス状に配置
されたバンプ状金属製突出物を有する半導体素子を回路
基板上にフリツプチツプボンデイングする実装構造に関
するものである。
されたバンプ状金属製突出物を有する半導体素子を回路
基板上にフリツプチツプボンデイングする実装構造に関
するものである。
【０００２】
【従来の技術】近年、半導体高集積技術とその高密度実
装技術に伴い、半導体装置の配線層は増加しそのピツチ
も年々密度をあげている。また、この半導体装置を用い
て得られるプリンターや表示装置の解像度，プリント回
路基板の配線密度も同様に高い水準へと移行している。 これにともない、半導体素子を回路基板上に実装するマ
イクロ接続技術にも高水準を要求されてきている。この
ような状況のなかで、バンプ状金属製突出物の配置をマ
トリクス状にすることで微細なピツチの取り出しが可能
なフリツプチツプボンデイングの必要性は年々向上し、
量産性に優れ、高精度に実装する方法が要求されている
。
装技術に伴い、半導体装置の配線層は増加しそのピツチ
も年々密度をあげている。また、この半導体装置を用い
て得られるプリンターや表示装置の解像度，プリント回
路基板の配線密度も同様に高い水準へと移行している。 これにともない、半導体素子を回路基板上に実装するマ
イクロ接続技術にも高水準を要求されてきている。この
ような状況のなかで、バンプ状金属製突出物の配置をマ
トリクス状にすることで微細なピツチの取り出しが可能
なフリツプチツプボンデイングの必要性は年々向上し、
量産性に優れ、高精度に実装する方法が要求されている
。
【０００３】上記フリツプチツプボンデイングは、例え
ばつぎのようにして行われる。すなわち、図１０に示す
ように、アルミナ等の絶縁材料からなる絶縁体基板６上
に従来公知の方法によりアルミニウム等の導体７からな
る回路パターンを形成する。つぎに、上記回路パターン
上に感光性の誘電体膜５を積層する。そして、上記感光
性誘電体膜５積層回路パターンをエツチング処理するこ
とにより感光性誘電体膜５の一部を除去する。ついで、
誘電体膜５を除去することにより露出した導体部分７上
面にＣｒ−Ｃｕ合金等からなる半田浸食防止バリアー４
を形成し、さらに上記半田浸食防止バリアー４上に金等
からなる薄膜電極３を形成する。そして、上記薄膜電極
３とフリツプチツプ１に形成されている半田バンプ２と
が合致するよう位置合わせ（アライメント）を行い、フ
リツプチツプ１を載置する。載置した後、リフローを行
い上記半田バンプ２を加熱溶融することによりフリツプ
チツプ１のボンデイングが行われる。
ばつぎのようにして行われる。すなわち、図１０に示す
ように、アルミナ等の絶縁材料からなる絶縁体基板６上
に従来公知の方法によりアルミニウム等の導体７からな
る回路パターンを形成する。つぎに、上記回路パターン
上に感光性の誘電体膜５を積層する。そして、上記感光
性誘電体膜５積層回路パターンをエツチング処理するこ
とにより感光性誘電体膜５の一部を除去する。ついで、
誘電体膜５を除去することにより露出した導体部分７上
面にＣｒ−Ｃｕ合金等からなる半田浸食防止バリアー４
を形成し、さらに上記半田浸食防止バリアー４上に金等
からなる薄膜電極３を形成する。そして、上記薄膜電極
３とフリツプチツプ１に形成されている半田バンプ２と
が合致するよう位置合わせ（アライメント）を行い、フ
リツプチツプ１を載置する。載置した後、リフローを行
い上記半田バンプ２を加熱溶融することによりフリツプ
チツプ１のボンデイングが行われる。
【０００４】
【発明が解決しようとする課題】しかしながら、上記フ
リツプチツプボンデイングでは、フリツプチツプ１を搭
載した後のフリツプチツプ１の位置ずれの確認および上
記位置ずれにともなう修正が容易ではないため、搭載時
に高精度のアライメント技術が要求される。このような
アライメント技術の要求対策としては、下記に示す二つ
の方法があげられる。一つは、薄膜電極３上に予備半田
を行つて、フリツプチツプ１を載置してリフローを行う
ときに上記リフロー時のセルフアライメント効果による
位置ずれの修正を行うというアライメントを簡略化する
という方法である。また、二つめの方法は、アライメン
ト後の搬送時あるいはリフロー等の工程時に生ずる位置
ずれを防止するために、例えば薄膜電極３上にフラツク
スを塗布し、その粘着力により仮固定を行う方法である
。しかし、前者の方法は、薄膜電極３のピツチが高密度
の場合、隣接する他の薄膜電極３に上記薄膜電極の半田
部分が浸食されるという問題を有している。また、後者
の方法は、上記塗布するフラツクスの種類，塗布厚み，
フラツクスの除去方法等に検討すべき問題を多く有して
いるうえ、製造工程が複雑になるという問題を有してい
る。
リツプチツプボンデイングでは、フリツプチツプ１を搭
載した後のフリツプチツプ１の位置ずれの確認および上
記位置ずれにともなう修正が容易ではないため、搭載時
に高精度のアライメント技術が要求される。このような
アライメント技術の要求対策としては、下記に示す二つ
の方法があげられる。一つは、薄膜電極３上に予備半田
を行つて、フリツプチツプ１を載置してリフローを行う
ときに上記リフロー時のセルフアライメント効果による
位置ずれの修正を行うというアライメントを簡略化する
という方法である。また、二つめの方法は、アライメン
ト後の搬送時あるいはリフロー等の工程時に生ずる位置
ずれを防止するために、例えば薄膜電極３上にフラツク
スを塗布し、その粘着力により仮固定を行う方法である
。しかし、前者の方法は、薄膜電極３のピツチが高密度
の場合、隣接する他の薄膜電極３に上記薄膜電極の半田
部分が浸食されるという問題を有している。また、後者
の方法は、上記塗布するフラツクスの種類，塗布厚み，
フラツクスの除去方法等に検討すべき問題を多く有して
いるうえ、製造工程が複雑になるという問題を有してい
る。
【０００５】この発明は、このような事情に鑑みなされ
たもので、フリツプチツプの位置ずれがなく、ボンデイ
ング工程の簡略化が図れるフリツプチツプの実装構造の
提供をその目的とする。
たもので、フリツプチツプの位置ずれがなく、ボンデイ
ング工程の簡略化が図れるフリツプチツプの実装構造の
提供をその目的とする。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
め、この発明のフリツプチツプの実装構造は、導体によ
つて所定の回路パターンが絶縁体基板上に形成され、上
記回路パターンの形成された絶縁体基板面が誘電体膜に
より被覆された回路基板に、半導体素子が搭載されてい
るフリツプチツプの実装構造であつて、所定の導体の部
分の表面が露出するよう上記誘電体膜が部分的に除去さ
れ、電極面にバンプ状金属製突出物が形成された半導体
素子を、上記導体部分の露出部分にバンプ状金属製突出
物が合致するよう上記回路基板に半導体素子が搭載され
ており、しかも上記実装構造が、下記の不等式（１）〜
（４）を満足する条件で形成されているという構成をと
る。 Ｔ≦Ｄ
…（１）Ａ＜Ｐ
…（２）Ａ＜Ｌ＜（２Ｐ−Ａ）
…（３）
め、この発明のフリツプチツプの実装構造は、導体によ
つて所定の回路パターンが絶縁体基板上に形成され、上
記回路パターンの形成された絶縁体基板面が誘電体膜に
より被覆された回路基板に、半導体素子が搭載されてい
るフリツプチツプの実装構造であつて、所定の導体の部
分の表面が露出するよう上記誘電体膜が部分的に除去さ
れ、電極面にバンプ状金属製突出物が形成された半導体
素子を、上記導体部分の露出部分にバンプ状金属製突出
物が合致するよう上記回路基板に半導体素子が搭載され
ており、しかも上記実装構造が、下記の不等式（１）〜
（４）を満足する条件で形成されているという構成をと
る。 Ｔ≦Ｄ
…（１）Ａ＜Ｐ
…（２）Ａ＜Ｌ＜（２Ｐ−Ａ）
…（３）
【数２】
〔上記不等式（１）〜（４）において、Ｐは導体のピツ
チ、Ｄはバンプ状金属製突出物の幅、Ａは導体の幅、Ｌ
は誘電体膜の除去幅、Ｔは導体表面からの誘導体フイル
ム膜の厚みである。〕
チ、Ｄはバンプ状金属製突出物の幅、Ａは導体の幅、Ｌ
は誘電体膜の除去幅、Ｔは導体表面からの誘導体フイル
ム膜の厚みである。〕
【０００７】
【作用】すなわち、この発明者は、フリツプチツプ搭載
時に位置ずれが生じず、ボンデイング工程の簡略化が図
れる回路基板構造を得るために一連の研究を重ねた。そ
の結果、フリツプチツプを搭載する回路基板の、所定の
導体の部分の表面が露出するよう誘電体膜を除去し、さ
らに上記誘電体膜の除去部分の幅，上記導体部分の幅お
よびピツチ，上記導体部分からの誘導体フイルム膜の厚
み，フリツプチツプに設けられているバンプ状金属製突
出物の大きさが上記不等式（１）〜（４）を満足するよ
うに形成すると、回路基板とフリツプチツプのアライメ
ントが簡単かつ正確で、ボンデイング工程の簡略化が図
れることを見出しこの発明に到達した。
時に位置ずれが生じず、ボンデイング工程の簡略化が図
れる回路基板構造を得るために一連の研究を重ねた。そ
の結果、フリツプチツプを搭載する回路基板の、所定の
導体の部分の表面が露出するよう誘電体膜を除去し、さ
らに上記誘電体膜の除去部分の幅，上記導体部分の幅お
よびピツチ，上記導体部分からの誘導体フイルム膜の厚
み，フリツプチツプに設けられているバンプ状金属製突
出物の大きさが上記不等式（１）〜（４）を満足するよ
うに形成すると、回路基板とフリツプチツプのアライメ
ントが簡単かつ正確で、ボンデイング工程の簡略化が図
れることを見出しこの発明に到達した。
【０００８】つぎに、この発明を詳しく説明する。
【０００９】この発明のフリツプチツプの実装構造は、
回路基板にフリツプチツプが搭載されたものである。
回路基板にフリツプチツプが搭載されたものである。
【００１０】上記回路基板は、絶縁体基板と、回路パタ
ーンを形成する導体と、上記回路パターンを被覆するよ
う積層される誘電体膜とから構成されている。
ーンを形成する導体と、上記回路パターンを被覆するよ
う積層される誘電体膜とから構成されている。
【００１１】上記絶縁体基板としては、電気絶縁性を有
するものであれば特に限定するものではなく、無機材料
および有機材料を問わない。
するものであれば特に限定するものではなく、無機材料
および有機材料を問わない。
【００１２】上記導体形成材料としては、例えば、金，
銀，銅，ニツケル，コバルト等の各種金属、およびこれ
らを主成分とする各種合金等の導電性材料があげられる
。
銀，銅，ニツケル，コバルト等の各種金属、およびこれ
らを主成分とする各種合金等の導電性材料があげられる
。
【００１３】上記誘電体膜としては、電気絶縁性を有す
るものであれば特に限定するものではなく、ポリエステ
ル系樹脂，エポキシ系樹脂，ウレタン系樹脂，ポリエチ
レン系樹脂，ポリスチレン系樹脂，ポリアミド系樹脂，
アクリロニトリル−ブタジエン−スチレン（ＡＢＳ）共
重合体樹脂，ポリカーボネート系樹脂，シリコーン系樹
脂等の熱硬化性樹脂および熱可塑性樹脂等があげられる
。なかでも、誘電率，耐熱性および機械的強度の観点か
らポリイミド系樹脂等が好適に用いられる。
るものであれば特に限定するものではなく、ポリエステ
ル系樹脂，エポキシ系樹脂，ウレタン系樹脂，ポリエチ
レン系樹脂，ポリスチレン系樹脂，ポリアミド系樹脂，
アクリロニトリル−ブタジエン−スチレン（ＡＢＳ）共
重合体樹脂，ポリカーボネート系樹脂，シリコーン系樹
脂等の熱硬化性樹脂および熱可塑性樹脂等があげられる
。なかでも、誘電率，耐熱性および機械的強度の観点か
らポリイミド系樹脂等が好適に用いられる。
【００１４】つぎに、この発明を実施例にもとづいて詳
細に説明する。
細に説明する。
【００１５】
【実施例】図１はこの発明の一実施例を示している。６
は絶縁体基板であり、上記絶縁体基板６上に複数本の線
状導体７を並設することにより回路パターンが形成され
ている。上記回路パターンが形成された絶縁体基板６上
に誘電体膜５が積層されている。そして、上記複数の線
状導体７を横切り一定の間隔をおいて円状溝９が形成さ
れ、上記円状溝９内に露出する線状導体７表面に、フリ
ツプチツプ１に設けられたバンプ状金属製突出物２が合
致するようフリツプチツプ１が載置されている。
は絶縁体基板であり、上記絶縁体基板６上に複数本の線
状導体７を並設することにより回路パターンが形成され
ている。上記回路パターンが形成された絶縁体基板６上
に誘電体膜５が積層されている。そして、上記複数の線
状導体７を横切り一定の間隔をおいて円状溝９が形成さ
れ、上記円状溝９内に露出する線状導体７表面に、フリ
ツプチツプ１に設けられたバンプ状金属製突出物２が合
致するようフリツプチツプ１が載置されている。
【００１６】このようなフリツプチツプの実装構造は、
例えばつぎのようにして作製される。すなわち、まず、
絶縁体基板上に金属箔を積層し、これに従来公知の方法
によりエツチング処理を施して複数本の線状導体からな
る回路パターンを形成する。つぎに、図２に示すように
、回路パターンの形成された絶縁体基板６上に誘電体膜
５を被覆する。そして、図３に示すように、並設された
線状導体７を横切り、線状導体７の表面が露出するよう
一定の間隔をおいて上記誘電体膜５を除去し円状溝９を
形成する。この場合、図２は図３のＡ−Ａ’断面図、図
４は図３のＢ−Ｂ’断面図である。このような回路基板
に、電極面に略半球状のバンプ状金属製突出物２が形成
されたフリツプチツプ１を準備し、図１に示すように、
上記円状溝９内に露出する線状導体７の表面部分に上記
バンプ状金属製突出物２が合致し接触するよう載置する
。ついで、リフローにより上記バンプ状金属製突出物２
を加熱溶融させ、図５に示すように、上記回路基板とフ
リツプチツプ１とを接続することにより作製される。
例えばつぎのようにして作製される。すなわち、まず、
絶縁体基板上に金属箔を積層し、これに従来公知の方法
によりエツチング処理を施して複数本の線状導体からな
る回路パターンを形成する。つぎに、図２に示すように
、回路パターンの形成された絶縁体基板６上に誘電体膜
５を被覆する。そして、図３に示すように、並設された
線状導体７を横切り、線状導体７の表面が露出するよう
一定の間隔をおいて上記誘電体膜５を除去し円状溝９を
形成する。この場合、図２は図３のＡ−Ａ’断面図、図
４は図３のＢ−Ｂ’断面図である。このような回路基板
に、電極面に略半球状のバンプ状金属製突出物２が形成
されたフリツプチツプ１を準備し、図１に示すように、
上記円状溝９内に露出する線状導体７の表面部分に上記
バンプ状金属製突出物２が合致し接触するよう載置する
。ついで、リフローにより上記バンプ状金属製突出物２
を加熱溶融させ、図５に示すように、上記回路基板とフ
リツプチツプ１とを接続することにより作製される。
【００１７】上記誘電体膜５の除去方法としては、機械
加工，レーザー加工，光加工，化学エツチング等の方法
があげられる。特に、誘電体膜５を除去して高精度の溝
形状を形成するにはレーザー加工を行うことが好ましく
、なかでもエキシマレーザー等のような高出力紫外レー
ザー等によるレーザー加工が好ましい。
加工，レーザー加工，光加工，化学エツチング等の方法
があげられる。特に、誘電体膜５を除去して高精度の溝
形状を形成するにはレーザー加工を行うことが好ましく
、なかでもエキシマレーザー等のような高出力紫外レー
ザー等によるレーザー加工が好ましい。
【００１８】このようなフリツプチツプの実装構造にお
いて、実装構造の各部の寸法は、下記の不等式（１）〜
（４）を満足するよう形成する必要がある。なお、上記
実装構造の各部を示す図面を符号とともに図７に示す。
いて、実装構造の各部の寸法は、下記の不等式（１）〜
（４）を満足するよう形成する必要がある。なお、上記
実装構造の各部を示す図面を符号とともに図７に示す。
【００１９】Ｔ≦Ｄ
…（１）Ａ＜Ｐ
…（２）Ａ＜Ｌ＜（２Ｐ−Ａ）
…（３）
…（１）Ａ＜Ｐ
…（２）Ａ＜Ｌ＜（２Ｐ−Ａ）
…（３）
【数３】
〔上記不等式（１）〜（４）において、Ｐは線状導体７
のピツチ、Ｄはバンプ状金属製突出物２の半径、Ａは線
状導体７の幅、Ｌは誘電体膜５の除去孔径、Ｔは線状導
体７表面からの誘電体膜５の厚みである。〕
のピツチ、Ｄはバンプ状金属製突出物２の半径、Ａは線
状導体７の幅、Ｌは誘電体膜５の除去孔径、Ｔは線状導
体７表面からの誘電体膜５の厚みである。〕
【００２０
】なお、上記実装構造において、導体７表面からの誘電
体膜５の厚みは５μｍ以上に設定するのが好ましく、特
に好ましくは１０μｍ以上である。
】なお、上記実装構造において、導体７表面からの誘電
体膜５の厚みは５μｍ以上に設定するのが好ましく、特
に好ましくは１０μｍ以上である。
【００２１】このようにして得られるフリツプチツプの
実装構造は、フリツプチツプ（バンプ状金属製突出物２
付）を搭載する回路基板の、所定の線状導体７の部分の
表面が露出するよう誘電体膜５を除去し、さらに上記誘
電体膜５の除去部分（線状導体７の露出部分）Ｌ，上記
線状導体７の幅ＡおよびピツチＰ，上記線状導体７表面
からの誘電体膜５の厚みＴ，フリツプチツプに設けられ
ているバンプ状金属製突出物２の半径Ｄが上記不等式を
満足するように形成されている。このため、回路基板と
フリツプチツプのアライメントが誘電体膜５の除去部分
にバンプ状金属製突出物２を嵌合するだけでよく簡単か
つ正確に行うことができる。したがつて、ボンデイング
工程の簡略化が図れる。
実装構造は、フリツプチツプ（バンプ状金属製突出物２
付）を搭載する回路基板の、所定の線状導体７の部分の
表面が露出するよう誘電体膜５を除去し、さらに上記誘
電体膜５の除去部分（線状導体７の露出部分）Ｌ，上記
線状導体７の幅ＡおよびピツチＰ，上記線状導体７表面
からの誘電体膜５の厚みＴ，フリツプチツプに設けられ
ているバンプ状金属製突出物２の半径Ｄが上記不等式を
満足するように形成されている。このため、回路基板と
フリツプチツプのアライメントが誘電体膜５の除去部分
にバンプ状金属製突出物２を嵌合するだけでよく簡単か
つ正確に行うことができる。したがつて、ボンデイング
工程の簡略化が図れる。
【００２２】また、図６に示すように、誘電体膜５が除
去され露出した線状導体７表面にバリアー層８を設けて
もよい。上記バリアー層８の形成材料としては、ニツケ
ル等の金属物質があげられる。このように、バリアー層
８を設けることにより導体７とバンプ状金属製突出物２
の金属物質による相互反応の発生を防止することができ
る。他の構成については前記実施例と同様であり同一部
分に同一符号を付している。
去され露出した線状導体７表面にバリアー層８を設けて
もよい。上記バリアー層８の形成材料としては、ニツケ
ル等の金属物質があげられる。このように、バリアー層
８を設けることにより導体７とバンプ状金属製突出物２
の金属物質による相互反応の発生を防止することができ
る。他の構成については前記実施例と同様であり同一部
分に同一符号を付している。
【００２３】つぎに、具体例について説明する。
【００２４】
【具体例１】前記不等式（４）において、左辺と右辺の
値が等しくなるようなフリツプチツプのボンデイング構
造を作製した（図１参照）。この場合、上記フリツプチ
ツプのボンデイング構造における各部の寸法は、それぞ
れ、フリツプチツプ１に設けられたバンプ状金属製突出
物２の直径が９０μｍのとき、線状導体７表面からの誘
電体膜５の厚みを１５μｍ、誘電体膜５の除去部分（円
状溝９）の直径を６８μｍ、線状導体７の幅を３０μｍ
、線状導体７のピツチを６０μｍに設定した。
値が等しくなるようなフリツプチツプのボンデイング構
造を作製した（図１参照）。この場合、上記フリツプチ
ツプのボンデイング構造における各部の寸法は、それぞ
れ、フリツプチツプ１に設けられたバンプ状金属製突出
物２の直径が９０μｍのとき、線状導体７表面からの誘
電体膜５の厚みを１５μｍ、誘電体膜５の除去部分（円
状溝９）の直径を６８μｍ、線状導体７の幅を３０μｍ
、線状導体７のピツチを６０μｍに設定した。
【００２５】
【具体例２】前記不等式（４）において、左辺の値が右
辺の値より小さくなるようなフリツプチツプのボンデイ
ング構造を作製した（図８参照）。この場合、上記フリ
ツプチツプのボンデイング構造における各寸法は、それ
ぞれ、フリツプチツプ１に設けられたバンプ状金属製突
出物２ａの直径が８０μｍのとき、導体７表面からの誘
電体膜５の厚みを１５μｍ、誘電体膜５の除去部分（円
状溝９ａ）の直径を１００μｍ、線状導体７の幅を３０
μｍ、線状導体７のピツチを７０μｍに設定した。
辺の値より小さくなるようなフリツプチツプのボンデイ
ング構造を作製した（図８参照）。この場合、上記フリ
ツプチツプのボンデイング構造における各寸法は、それ
ぞれ、フリツプチツプ１に設けられたバンプ状金属製突
出物２ａの直径が８０μｍのとき、導体７表面からの誘
電体膜５の厚みを１５μｍ、誘電体膜５の除去部分（円
状溝９ａ）の直径を１００μｍ、線状導体７の幅を３０
μｍ、線状導体７のピツチを７０μｍに設定した。
【００２６】
【比較例】図９に示すようなフリツプチツプのボンデイ
ング構造を作製した。このボンデイング構造は、前記不
等式（４）において、左辺の値が右辺の値より大きくな
つたものである。すなわち、ボンデイング構造における
各寸法が、それぞれ、フリツプチツプ１に設けられたバ
ンプ状金属製突出物２の直径が９０μｍのとき、線状導
体７表面からの誘電体膜５ａの厚みを３０μｍ、誘電体
膜６の除去部分（円状溝９ｂ）の直径を８０μｍ、線状
導体７の幅を３０μｍ、線状導体７のピツチを６０μｍ
に設定した。
ング構造を作製した。このボンデイング構造は、前記不
等式（４）において、左辺の値が右辺の値より大きくな
つたものである。すなわち、ボンデイング構造における
各寸法が、それぞれ、フリツプチツプ１に設けられたバ
ンプ状金属製突出物２の直径が９０μｍのとき、線状導
体７表面からの誘電体膜５ａの厚みを３０μｍ、誘電体
膜６の除去部分（円状溝９ｂ）の直径を８０μｍ、線状
導体７の幅を３０μｍ、線状導体７のピツチを６０μｍ
に設定した。
【００２７】このようにして得られた具体例品および比
較例品を比べると、比較例品では、誘電体膜５ａの除去
部分に確実にバンプ状金属製突出物２を合致することが
できないためアライメントが困難となる。また、線状導
体７とバンプ状金属製突出物２が接触していないため、
信頼性のある接続が期待できない。これに対して、具体
例品はアライメントが簡単かつ高精度に行うことができ
信頼性の高いものである。
較例品を比べると、比較例品では、誘電体膜５ａの除去
部分に確実にバンプ状金属製突出物２を合致することが
できないためアライメントが困難となる。また、線状導
体７とバンプ状金属製突出物２が接触していないため、
信頼性のある接続が期待できない。これに対して、具体
例品はアライメントが簡単かつ高精度に行うことができ
信頼性の高いものである。
【００２８】
【発明の効果】以上のように、この発明のフリツプチツ
プのボンデイング構造は、フリツプチツプを搭載する回
路基板の、所定の導体の部分の表面が露出するよう誘電
体膜を除去し、さらに上記誘電体膜の除去部分，上記導
体部分の幅およびピツチ，上記導体部分からの誘電体膜
の厚み，フリツプチツプに設けられているバンプ状金属
製突出物の大きさが前記不等式を満足するように形成さ
れている。このため、フリツプチツプのバンプ状金属製
突出物と導体とをアライメントする際に上記導体の表面
の露出部分である凹部にバンプ状金属製突出物を嵌入す
るだけでボンデイングを行うことができ、ボンデイング
が容易かつ高精度に行うことができる。したがつて、従
来のように高精度の位置決め技術を必要としない。また
、ボンデイング後の位置ずれの確認をする必要もない。 さらに、バンプ状金属製突出物が導体の露出部分である
凹部に嵌入されているため、アライメント後の工程にお
いて位置ずれが生じることがなく、また仮接着等の煩わ
しい工程も必要としないため、生産性の向上が図れる。
プのボンデイング構造は、フリツプチツプを搭載する回
路基板の、所定の導体の部分の表面が露出するよう誘電
体膜を除去し、さらに上記誘電体膜の除去部分，上記導
体部分の幅およびピツチ，上記導体部分からの誘電体膜
の厚み，フリツプチツプに設けられているバンプ状金属
製突出物の大きさが前記不等式を満足するように形成さ
れている。このため、フリツプチツプのバンプ状金属製
突出物と導体とをアライメントする際に上記導体の表面
の露出部分である凹部にバンプ状金属製突出物を嵌入す
るだけでボンデイングを行うことができ、ボンデイング
が容易かつ高精度に行うことができる。したがつて、従
来のように高精度の位置決め技術を必要としない。また
、ボンデイング後の位置ずれの確認をする必要もない。 さらに、バンプ状金属製突出物が導体の露出部分である
凹部に嵌入されているため、アライメント後の工程にお
いて位置ずれが生じることがなく、また仮接着等の煩わ
しい工程も必要としないため、生産性の向上が図れる。
【図１】この発明の一実施例を示す断面図である。
【図２】この発明の一実施例の製造工程を示す断面図で
ある。
ある。
【図３】この発明の一実施例の製造工程を示す平面図で
ある。
ある。
【図４】図３のＢ−Ｂ’断面図である。
【図５】この発明のフリツプチツプのボンデイング構造
においてバンプ状金属製突出物を加熱溶融した状態を示
す断面図である。
においてバンプ状金属製突出物を加熱溶融した状態を示
す断面図である。
【図６】この発明の他の実施例を示す断面図である。
【図７】この発明のフリツプチツプのボンデイング構造
の各部の寸法を説明するための断面図である。
の各部の寸法を説明するための断面図である。
【図８】この発明のさらに他の実施例を示す断面図であ
る。
る。
【図９】フリツプチツプのボンデイング構造の各部が不
等式（４）を満たさない寸法で形成されている場合の断
面図である。
等式（４）を満たさない寸法で形成されている場合の断
面図である。
【図１０】従来のフリツプチツプのボンデイング構造を
示す断面図である。
示す断面図である。
１ フリツプチツプ
２ バンプ状金属製突出物
５ 誘電体膜
６ 絶縁体基板
７ 線状導体
９ 円状溝
Claims (2)
- 【請求項１】 導体によつて所定の回路パターンが絶
縁体基板上に形成され、上記回路パターンの形成された
絶縁体基板面が誘電体膜により被覆された回路基板に、
半導体素子が搭載されているフリツプチツプの実装構造
であつて、所定の導体の部分の表面が露出するよう上記
誘電体膜が部分的に除去され、電極面にバンプ状金属製
突出物が形成された半導体素子を、上記導体の露出部分
にバンプ状金属製突出物が合致するよう上記回路基板に
半導体素子が搭載されており、しかも上記実装構造が、
下記の不等式（１）〜（４）を満足する条件で形成され
ていることを特徴とするフリツプチツプの実装構造。 Ｔ≦Ｄ
…（１）Ａ＜Ｐ
…（２）Ａ＜Ｌ＜（２Ｐ−Ａ）
…（３）【数１】 〔上記不等式（１）〜（４）において、Ｐは導体のピツ
チ、Ｄはバンプ状金属製突出物の幅、Ａは導体の幅、Ｌ
は誘電体膜の除去幅、Ｔは導体表面からの誘導体フイル
ム膜の厚みである。〕 - 【請求項２】 回路パターンを構成する導体が線状導
体であつて複数本が並設され、並設された複数本の線状
導体を横切るように誘電体膜に円状溝が形成され、溝内
に露出する各線状導体の表面部分にバンプ状金属製突出
物が合致するよう半導体素子が搭載されている請求項１
記載のフリツプチツプの実装構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3938291A JPH04355933A (ja) | 1991-02-07 | 1991-02-07 | フリツプチツプの実装構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3938291A JPH04355933A (ja) | 1991-02-07 | 1991-02-07 | フリツプチツプの実装構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04355933A true JPH04355933A (ja) | 1992-12-09 |
Family
ID=12551467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3938291A Pending JPH04355933A (ja) | 1991-02-07 | 1991-02-07 | フリツプチツプの実装構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04355933A (ja) |
Cited By (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5523920A (en) * | 1994-01-03 | 1996-06-04 | Motorola, Inc. | Printed circuit board comprising elevated bond pads |
| JP2007180166A (ja) * | 2005-12-27 | 2007-07-12 | Seiko Epson Corp | 電子部品、電子部品の製造方法、回路基板及び電子機器 |
| JP2008535225A (ja) * | 2005-03-25 | 2008-08-28 | スタッツ チップパック リミテッド | 基板上に狭い配線部分を有するフリップチップ配線 |
| WO2010089814A1 (ja) * | 2009-02-04 | 2010-08-12 | パナソニック株式会社 | 半導体基板構造及び半導体装置 |
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| US8129841B2 (en) | 2006-12-14 | 2012-03-06 | Stats Chippac, Ltd. | Solder joint flip chip interconnection |
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| US8563418B2 (en) | 2010-03-09 | 2013-10-22 | Stats Chippac, Ltd. | Semiconductor device and method of forming vertically offset bond on trace interconnects on different height traces |
| USRE44562E1 (en) | 2003-11-10 | 2013-10-29 | Stats Chippac, Ltd. | Solder joint flip chip interconnection having relief structure |
| USRE44579E1 (en) | 2003-11-10 | 2013-11-05 | Stats Chippac, Ltd. | Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask |
| US8574959B2 (en) | 2003-11-10 | 2013-11-05 | Stats Chippac, Ltd. | Semiconductor device and method of forming bump-on-lead interconnection |
| USRE44608E1 (en) | 2003-11-10 | 2013-11-26 | Stats Chippac, Ltd. | Solder joint flip chip interconnection |
| DE102012109319A1 (de) * | 2012-07-09 | 2014-01-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bump-on-Trace-Baugruppenstruktur und Verfahren zur Herstellung derselben |
| US8659172B2 (en) | 2008-12-31 | 2014-02-25 | Stats Chippac, Ltd. | Semiconductor device and method of confining conductive bump material with solder mask patch |
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