JPH04344736A

JPH04344736A - 回線試験方式

Info

Publication number: JPH04344736A
Application number: JP3116299A
Authority: JP
Inventors: Akio Kimura; 木村　秋夫
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-05-21
Filing date: 1991-05-21
Publication date: 1992-12-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パケット通信網におけ
る端末間の回線試験に適用して有効な技術に関する。

【０００２】

【従来の技術】この種のパケット交換網において、リン
クレベルプロトコルとして、ＣＣＩＴＴ勧告におけるＸ
．２５レベル２モードを採用している場合、リンクの擾
乱による各種の統計情報を得ることができる。

【０００３】このような従来技術における試験方式の概
要を図４を用いて説明する。同図に示すように、第１パ
ケット端末１と第２パケット端末２とが対向されて回線
３接続されており、両端末にはＸ．２５プロトコルに基
づくインターフェース部７を備えている。

【０００４】前記インターフェース部７において、”Ｔ
”は送信信号を意味、”Ｒ”は受信信号、”Ｃ”は制御
信号、”Ｉ”は指示信号、”Ｓ”は信号要素タイミング
信号をそれぞれ意味している。

【０００５】同図では、各信号の送受を概念的に示した
が、実際には両端末間はＣＣＩＴＴ勧告Ｖ１１における
２線式の回線を通じて行われる。

【０００６】同図に示す方法で、リンクの擾乱状態にお
ける回線試験を実施した場合、ＲＲ（Ｒｅｃｅｉｖｅ　
　Ｒｅａｄｙ）送信、ＲＲ受信についてはカウントする
ことが可能であるが、さらに詳しい回線情報、たとえば
ＦＣＳエラー、無効フレーム、端数ビット、Ａ（アドレ
ス）フィールド末定義、再送回数カウント等の情報を得
ることはできなかった。

【０００７】そのため、前記のようなエラー情報を得る
ためには、例えば第２パケット端末２のかわりにプロト
コル試験装置を接続する必要があった。

【０００８】

【発明が解決しようとする課題】ところが、前記プロト
コル試験装置は、リンクの擾乱による各種エラーを予め
想定して種々の信号を発生させるため、装置構成が複雑
になるとともに、装置コストならびに装置規模が大きく
ならざるを得なかった。

【０００９】本発明は前記課題に鑑みてなされたもので
あり、その目的は簡易な構成で回線試験を可能とし、各
種の統計情報を容易に得られる技術を提供することにあ
る。

【００１０】

【課題を解決するための手段】本発明は、第１パケット
端末１と第２パケット端末２との間に回線試験装置６を
介装して、この回線試験装置６には、特定ビットパター
ンを認識する判定手段４を設けるとともに、試験パター
ンを予め登録しておくパターン登録手段５を設けておき
、前記判定手段４は、第１パケット端末１から送出され
たデータのビットパターンを監視して、これが特定ビッ
トパターンに該当する場合には前記パターン登録手段５
から試験パターンを読み出してこれを前記データと置き
換えて第２パケット端末２に出力するようにした。

【００１１】

【作用】本発明では、原理図である図１に示すように、
回線試験装置６における判定手段４は第１パケット端末
１からのデータが特定ビットパターンに該当するか否か
を常に監視している（ステップ１０１）。そしてこれが
特定ビットパターンに該当しない場合には、そのまま第
２パケット端末２にスルー出力する。

【００１２】一方、特定ビットパターンに該当する場合
には、パターン登録手段５より試験パターンを読み出し
て（１０２）、データの書換えを行った後（１０３）、
試験パターンに書換えられたデータを第２パケット端末
２に出力する。

【００１３】このように、本発明では回線試験装置６は
パケット端末１，２間に介装され、通常の状態ではデー
タをスルー出力し、特定ビットパターンのデータを認識
したときのみ試験パターンを出力する。したがって、送
信側の端末（第１パケット端末１）で送信データ形式を
変更するだけで種々の試験パターンの送出が可能となり
、擬似的な擾乱状態を容易に生成でき、簡易な構成で適
切な回線試験を実施することが可能となる。

【００１４】

【実施例】図２は、本発明の情報伝達システムの全体構
成を示すブロック図である。

【００１５】同図では、第１パケット端末１（ＤＴＥ１
）と第２パケット端末２（ＤＴＥ２）との間がそれぞれ
の端末側に配置された回線終端装置（ＤＣＥ１，ＤＣＥ
２）、パケット多重化装置（ＰＫＴ１，ＰＫＴ２）、伝
送多重化装置（ＭＵＸ１，ＭＵＸ２）および伝送路８で
接続されている。

【００１６】ここで、パケット端末（ＤＴＥ）と回線終
端装置（ＤＣＥ）との間の伝送信号を概念図で示したも
のが図３であり、各信号の内容については従来技術にお
ける図４で説明したものと同様であるため、説明を省略
する。

【００１７】なお、前記パケット端末（ＤＴＥ）は、た
とえば中央制御装置（ＣＣ）等と接続されて制御システ
ムによって制御されている。

【００１８】また、パケット端末（ＤＴＥ）には、イン
ターフェース部７を備えており、このインターフェース
部７はたとえばＣＣＩＴＴ勧告に基づくＸ．２５プロト
コルに規定された通信制御を行う。

【００１９】図６は本実施例におけるデータフレームの
構成を示している。データフレームは、前後に８ビット
のフラグフィールド（Ｆ）を備えており、「０１１１１
１１０」のビット列によってデータフレームの開始と終
了を示している。

【００２０】前記フラグフィールド（Ｆ）に続いて同じ
く８ビット構成のアドレスフィールド（Ａ）を備えてお
り、このフィールドには通常の場合、２次局のアドレス
が記入される。

【００２１】制御フィールド（Ｃ）は、同じく８ビット
で構成されており、フレームを受信する通信相手に対し
てどのような動作を行うかがコマンドとして登録される
。

【００２２】情報フィールド（Ｉ）は、任意のビット長
からなり、フレームの伝送制御以外に必要な制御情報、
あるいは実際の情報メッセージ等を記録する。

【００２３】フレームチェックシーケンス（ＦＣＳ）は
、フレーム全体の内容が正確に転送されたか否かを確認
するための誤り制御用のフィールドであり、ＣＲＣ方式
に基づく誤りチェックが行われる。

【００２４】このようなデータフレームは大別して情報
転送フレーム（Ｉフレーム）と、監視フレーム（Ｓフレ
ーム）と、非番号制フレーム（Ｕフレーム）とがあり、
前記制御フィールド（Ｃ）が、図７に示すようにそれぞ
れ異なった構成となっている。

【００２５】図７において、Ｎ（Ｓ）は送信側送信シー
ケンス番号を示しており、Ｎ（Ｒ）は送信側受信シーケ
ンス番号を示している。また、Ｐ／Ｆは当該フレームデ
ータがコマンドとして送出されたときにはポールビット
（Ｐ）を示し、レスポンスとして送出されたときはファ
イナルビット（Ｆ）として機能する。同図においてＳは
監視機能ビットであり、Ｍは修飾機能ビットである。

【００２６】本実施例において、第１パケット端末１（
ＤＴＥ１）と第２パケット端末２（ＤＴＥ２）との間に
は、回線試験装置６が接続されている。

【００２７】この接続状態を概念的に示したものが図５
である。同図では、第１パケット端末１（ＤＴＥ１）と
第２パケット端末２（ＤＴＥ２）とを対向させて第１パ
ケット端末１（ＤＴＥ１）からの送信Ｔを信号要素タイ
ミングＳで取り込むように回線試験装置６を接続してい
る。

【００２８】図８は、本実施例の回線試験装置６の回路
構成を示している。回線試験装置６は、８ビット構成で
７段に接続されたシフトレジスタ１２０〜１２６と、そ
れぞれが８ビット構成のＰＲＯＭ１１０〜１１５と、判
定手段４としてのＡＮＤゲートと、ラッチＦＦ１３０と
を有している。

【００２９】前記ＰＲＯＭ１１０〜１１５には、試験パ
ターンが登録されており、この試験パターンは後述の手
段によりシフトレジスタ１２０〜１２６側にロードされ
るようになっている。

【００３０】同図に示す回路では、特定のビットパター
ンが受信されて同期がとれた場合にＰＲＯＭ１１０〜１
１５より試験パターンをシフトレジスタ１２０〜１２６
側にロードして、あたかも回線３のデータが擾乱により
変化したような疑似データを生成する。この詳細を以下
に説明する。

【００３１】まず、第１パケット端末１（ＰＫＴ１）よ
り、情報データとして「４３ｈ」および「３３ｈ」の２
バイトのデータを送出したものと仮定する。

【００３２】これによって、データフレームのフラグフ
ィールド（Ｆ）に続くアドレスフィールド（Ａ）には相
手局アドレス「０１ｈ」、制御フィールド（Ｃ）にはＮ
（Ｓ）＝０００ｈ，Ｐ＝０，Ｎ（Ｒ）＝０００より「０
０ｈ」が挿入され、情報フィールド（Ｉ）には「４３ｈ
」と「３３ｈ」とがそれぞれ挿入され、フレームチェッ
クシーケンス（ＦＣＳ）には「７３ｈ」と「８Ｆｈ」が
それぞれ挿入される。

【００３３】ここで情報フィールド（Ｉ）の上位２バイ
トに挿入された「４３ｈ」は疑似的にアドレスフィール
ド未定義を発生させるコマンドとして定義しておく。

【００３４】また、アドレスフィールド（Ａ）において
、第１パケット端末１（ＰＫＴ１）からみて、自局アド
レスは「０３ｈ」であり、相手局アドレスは「０１ｈ」
とする。したがって、第２パケット端末２（ＰＫＴ２）
からみた場合、自局アドレスは「０１ｈ」、他局アドレ
スは「０３ｈ」となる。

【００３５】このようなデータフレームは、シフトレジ
スタ１２０〜１２６を経てさらにラッチＦＦに入力され
る。ここで、送信Ｔは信号ＳＤＩとして前記シフトレジ
スタ１２０〜１２６に入力されるが、信号要素タイミン
グ信号Ｓは図１１に示すように、信号ＳＴ１の反転信号
としてインバータ回路１５０，１５１に入力され、信号
ＳＴ１の正・逆信号からなるクロックを発生する。この
関係は図２０のタイミングチャートに示される。

【００３６】シフトレジスタ１２０〜１２６のＳＤＩ入
力は、前記クロックＳＴ１の反転信号によりシフト入力
される。このとき、前記ＳＴ１の反転信号は全シフトレ
ジスタ１２０〜１２６のクロックとして入力される。

【００３７】前記データフレームの開始フラグがシフト
レジスタ１２６にセットされた時に、シフトレジスタ１
２５にはアドレス「０１ｈ」、シフトレジスタ１２４に
は制御コード「００ｈ」、シフトレジスタ１２３には情
報データ「４３ｈ」、シフトレジスタ１２２には情報デ
ータ「３３ｈ」、シフトレジスタ１２１・１２２にはフ
レームチェックシーケンス（ＦＣＳ）コードとして「７
３ｈ」「８Ｆｈ」がそれぞれセットされる。

【００３８】当該シフトレジスタ１２０〜１２６からは
、フラグ（シフトレジスタ１２６）からの出力と、アド
レスを確定するシフトレジスタ１２５の第７ビット（”
０”）と、情報転送フレームを確定する制御フィールド
（Ｃ）の第１ビット（”０”）と、回線試験を行うこと
を確定する情報フィールド（Ｉ）の第１ビット（”１”
）をそれぞれ入力する。なお当該設定で”０”出力に対
応するＡＮＤゲート１０の入力にはそれぞれインバータ
１１が介装されており、当該設定で論理積条件が成立し
、ＡＮＤゲート１０より”１”が出力信号Ｓ０として送
出されるようになっている。

【００３９】前記出力信号Ｓ０は、シフトレジスタ１２
３，１２４のＳ０として入力されるとともに、他のシフ
トレジスタ１２０，１２１，１２２，１２５，１２６に
も入力される。

【００４０】ＰＲＯＭ１１０〜１１５のアドレス入力Ａ
０〜Ａ７には、シフトレジスタ１２３の第１ビット〜第
８ビット（４３ｈ）が入力される。ＰＲＯＭ１１０〜１
１５のこのアドレスにはアドレスフィールド未定義の統
計情報を得るための図８で示す試験パターンが登録され
ている。すなわち、ＰＲＯＭ１１５にはアドレスとして
０７ｈ、ＰＲＯＭ１１４には制御コードとして００ｈ、
ＰＲＯＭ１１３・１１４にはそれぞれには情報データと
して４３ｈ・３３ｈ、ＰＲＯＭ１１１・１１０には修正
されたＦＣＳとして、たとえばＥ９ｈ・Ｃ４ｈが登録さ
れている。

【００４１】前記ＡＮＤゲート１０の出力信号Ｓ０が”
１”となったタイミングで、前述のＰＲＯＭ群の出力を
シフトレジスタ１２０〜１２５側にロードする。このタ
イミングは、図２０における「ＲＯＭ　　ＯＵＴ」で示
す部分である。

【００４２】図２０において、ＳＦＲはシフトレジスタ
の出力を示しており、最終段のシフトレジスタ１２６の
出力は、ラッチＦＦ１３０に入力され、クロックＳＴ１
信号によってラッチされる。この結果、ラッチＦＦ１３
０より位相の合った出力信号ＳＤ０が得られる。なお、
図８および図９で示したシフトレジスタはＳ０＝０，Ｓ
１＝１で左方向にシフトされる。

【００４３】このように、本実施例では、アドレスフィ
ールド未定義の試験パターンを生成する場合について説
明したが、他の擬似的なエラーパターンも生成すること
が可能である。たとえばＦＣＳエラーの場合には、情報
フィールドに１１ｈが挿入された場合に、ＰＲＯＭのア
ドレス１１ｈよりＦＣＳエラーを発生させる試験パター
ンをシフトレジスタ側にロードすることによって実行さ
れる。

【００４４】このとき、シフトレジスタ１２３の第１ビ
ットにはＰＲＯＭ１１３のデータをロードする処理は行
わず、元情報フレームのままパケット端末（ＰＫＴ２）
に送出する。

【００４５】このように、ＰＲＯＭ側の試験パターンを
選択的にシフトレジスタ側にロードすることにより、擬
似的なＦＣＳエラーを有するデータフレームを第２パケ
ット端末２（ＰＫＴ２）に対して送出できる。

【００４６】なお、以上の説明では情報転送フレーム（
Ｉフレーム）について説明したが、監視フレーム（Ｓフ
レーム）および非番号制フレーム（Ｕフレーム）も当該
回線試験装置６をスルー伝送する。

【００４７】以上、本発明を実施例に基づいて説明した
が、本発明は前記実施例に限定されるものではない。

【００４８】たとえば、実施例では情報データフィール
ド（Ｉ）は、１６ビット構成としたが、８ビット構成ま
たは３２ビット以上の構成であってもよい。

【００４９】また、パターン登録手段５としてＰＲＯＭ
を用いたが、ＥＰＲＯＭあるいはＥＥＰＲＯＭ等、他の
登録手段を用いてもよい。

【００５０】

【発明の効果】本発明によれば、簡易な構成で疑似エラ
ーパターンを生成することができ、各種の統計情報が入
手し易くなるため、回線試験を容易かつ適切に行うこと
ができる。

【図面の簡単な説明】

【図１】本発明の原理図

【図２】本発明の実施例である情報伝達システムの全体
構成を示すブロック図

【図３】本発明の実施例において、パケット端末（ＤＴ
Ｅ）と回線終端装置（ＤＣＥ）との接続状態を示す概念
図

【図４】従来技術における端末間の試験方式を説明する
ための説明図

【図５】実施例において、パケット端末間の接続状態を
示す概念図

【図６】実施例に用いられるデータフレームの構成を示
すブロック図

【図７】実施例における制御フィールドの構成例を示す
説明図

【図８】実施例における回線試験装置において、シフト
レジスタとゲート（判定手段）との構成を示す説明図

【
図９】実施例において、前記図８で示した回路を実現す
るための素子構成を示す説明図

【図１０】実施例における回線試験装置の動作タイミン
グを示すタイミングチャート図

【図１１】実施例におけるクロック生成回路を示す回路
図

【符号の説明】

１・・第１パケット端末２・・第２パケット端末３・・回線４・・判定手段５・・パターン登録手段６・・回線試験装置７・・インターフェース部８・・伝送路９・・回線終端装置１０・・ＡＮＤゲート１１・・インバータ１１０〜１１５・・・ＰＲＯＭ１２０〜１２６・・・シフトレジスタ１３０・・・ラッチＦＦ１５０，１５１・・・インバータ回路

Claims

【特許請求の範囲】

【請求項１】　　少なくとも第１パケット端末（１）と
第２パケット端末（２）とが回線（３）で接続された情
報伝達装置において、前記回線（３）上に介装され、特
定ビットパターンを認識する判定手段（４）と、試験パ
ターンを登録するパターン登録手段（５）とを備えた回
線試験装置（６）を有し、当該回線試験装置（６）にお
いて、前記判定手段（４）が前記第１パケット端末（１
）から送出されたデータのビットパターンが特定ビット
パターンであると判定されたときには、前記パターン登
録手段（５）から試験パターンを読み出して、前記デー
タを試験パターンに置き換えて第２パケット端末（２）
に出力することを特徴とする回線試験方式。
【請求項２】　　前記回線試験装置（６）において、パ
ターン登録手段（５）であるＲＯＭと、第１パケット端
末１からの送信データ（Ｔ）を信号指示タイミング（Ｓ
）で自身に取り込むシフトレジスタと、該シフトレジス
タの特定ビットの論理積条件の成立で出力を行う判定手
段（４）としてのゲート回路とを備えており、ゲート回
路からの出力信号を前記ＲＯＭのアドレスとして、ＲＯ
Ｍより試験パターンを読み出してこれを前記シフトレジ
スタに転送することを特徴とする請求項１記載の回線試
験方式。
【請求項３】前記ＲＯＭからシフトレジスタへの試験パ
ターンの転送は選択的に行われることを特徴とする請求
項２記載の回線試験方式。