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JPH04341995A - ダイナミック型メモリセルおよびダイナミック型メモリ - Google Patents

ダイナミック型メモリセルおよびダイナミック型メモリ

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Publication number
JPH04341995A
JPH04341995A JP3113521A JP11352191A JPH04341995A JP H04341995 A JPH04341995 A JP H04341995A JP 3113521 A JP3113521 A JP 3113521A JP 11352191 A JP11352191 A JP 11352191A JP H04341995 A JPH04341995 A JP H04341995A
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JP
Japan
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control signal
transistor
dynamic memory
memory cell
potential
Prior art date
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Application number
JP3113521A
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English (en)
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JP2509764B2 (ja
Inventor
Kiyobumi Ochii
落井　清文
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Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP3113521A priority Critical patent/JP2509764B2/ja
Priority to US07/882,867 priority patent/US5262988A/en
Priority to KR1019920008112A priority patent/KR950014250B1/ko
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    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリセルおよ
び半導体メモリ、特にリフレッシュ動作を必要とするダ
イナミック型メモリセルおよびそのアレイを有するダイ
ナミック型メモリに関する。
【０００２】
【従来の技術】従来のダイナミック型メモリ（ＤＲＡＭ
）で用いられている１トランジスタ・１キャパシタ型の
ＤＲＡＭセルは、ビット線およびワード線に接続される
電荷転送用のＭＯＳトランジスタと、これに接続される
情報記憶用のキャパシタとからなる。このＤＲＡＭセル
は、セル自身はリフレッシュ電流供給機能を有しておら
ず、リフレッシュに際しては、電荷転送用トランジスタ
を開いて記憶情報をビット線側に読み出し、これをセン
スアンプで増幅した電位をビット線側から再書込みする
（リフレッシュ電流を供給する）操作を行う必要があっ
た。
【０００３】上記ＤＲＡＭセルが行列状に配列されてメ
モリセルアレイを形成する場合、リフレッシュに際して
前記したように電荷転送用トランジスタを開いてビット
線側からリフレッシュ操作を行うためには、同一カラム
のビット線に共通に接続されているＤＲＡＭセルを同時
にリフレッシュすることは不可能であり、同一行のワー
ド線に共通に接続されているＤＲＡＭセルを同時にリフ
レッシュしている。
【０００４】
【発明が解決しようとする課題】上記したように従来の
ＤＲＡＭセルは、電荷転送用トランジスタを開いてビッ
ト線側からリフレッシュ操作を行う必要があり、メモリ
セルアレイ内におけるワード線単位で決まる比較的少数
の限定されたセルしか同時にリフレッシュすることがで
きないという問題があった。
【０００５】本発明は上記の問題点を解決すべくなされ
たもので、セル自身にリフレッシュ電流供給機能を有し
、電荷転送用トランジスタを開いて読み出し／書込みノ
ード側からリフレッシュ操作を行う必要がなくなり、リ
フレッシュ期間における読み出し／書込みノード側のデ
ータ処理の制約が緩和され、メモリセルアレイを形成し
た場合に同一カラムのビット線に共通に接続されている
セルを同時にリフレッシュすることが可能になるダイナ
ミック型メモリセルを提供することを目的とする。
【０００６】また、本発明は、メモリセルアレイ内の全
てあるいは任意に選定し得る比較的多数のセルを同時に
リフレッシュすることが可能になるダイナミック型メモ
リを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明のダイナミック型
メモリセルは、読み出し／書込みノードにドレイン・ソ
ース端子の一端側が接続され、転送ゲート制御線にゲー
トが接続された電荷転送用の第１のＭＯＳトランジスタ
と、この第１のＭＯＳトランジスタの他端側の第１の記
憶ノードにゲートが接続され、ゲート容量が情報記憶用
のキャパシタとなり、一端側が第１の制御端子に接続さ
れた第２のＭＯＳトランジスタと、一端側が第２の制御
端子に接続され、他端側が前記第１の記憶ノードに接続
されたリフレッシュ電流供給用の第３のＭＯＳトランジ
スタと、この第３のＭＯＳトランジスタのゲートと前記
第２のＭＯＳトランジスタの他端側の第２の記憶ノード
との間に接続された抵抗素子またはスイッチ素子とを具
備することを特徴とする。
【０００８】また、本発明のダイナミック型メモリは、
本発明のＤＲＡＭセルが行列状に配列されて形成された
メモリセルアレイと、このメモリセルアレイの全てのＤ
ＲＡＭセルまたはメモリセルアレイを複数に区分したブ
ロック内のＤＲＡＭセルの各第１の制御端子に共通に接
続された第１の制御信号供給線および各第２の制御端子
に共通に接続された第２の制御信号供給線とを具備する
ことを特徴とする。
【０００９】
【作用】上記ダイナミック型メモリセルによれば、セル
自身がリフレッシュ電流供給機能を有しており、電荷転
送用トランジスタを開いて読み出し／書込みノード側か
らリフレッシュ操作を行う必要がなくなる。従って、リ
フレッシュ期間における読み出し／書込みノード側のデ
ータ処理の制約が緩和され、メモリセルアレイを形成し
た場合に、同一カラムのビット線に共通に接続されるセ
ルを同時にリフレッシュすることが可能になる。
【００１０】また、上記ダイナミック型メモリによれば
、セル自身にリフレッシュ電流供給機能を有し、電荷転
送用トランジスタを開いて読み出し／書込みノード側か
らリフレッシュ操作を行う必要がないＤＲＡＭセルのア
レイを使用しているので、リフレッシュ期間におけるビ
ット線側におけるデータ処理の制約が緩和され、メモリ
セルアレイ内の全てあるいは任意に選定し得る比較的多
数のセルを同時にリフレッシュすることが可能になる。
【００１１】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
【００１２】図１は、本発明のＤＲＡＭセルの第１実施
例の等価回路を示している。
【００１３】このＤＲＡＭセル１０において、Ｑ１は電
荷転送用の第１のＮチャネルＭＯＳトランジスタであり
、そのドレイン・ソース端子の一端は読み出し／書込み
ノード（例えばビット線ＢＬ）に接続され、そのゲート
は転送ゲート制御線（例えばワード線ＷＬ）に接続され
ている。Ｑ２はそのゲート容量が情報記憶用のキャパシ
タとなる第２のＮチャネルＭＯＳトランジスタであり、
そのゲートは前記第１のトランジスタＱ１の他端（第１
の記憶ノードＮａ　）に接続され、その一端側は第１の
制御端子ＣＰ１に接続されている。Ｑ３はリフレッシュ
電流供給用の第３のＮチャネルＭＯＳトランジスタであ
り、その一端側は第２の制御端子ＣＰ２に接続され、そ
の他端側は前記第１の記憶ノードＮａ　に接続されてい
る。そして、上記第３のトランジスタＱ３のゲートと前
記第２のトランジスタＱ２の他端（第２の記憶ノードＮ
ｂ　）との間に抵抗素子Ｒｂ　が接続されている。
【００１４】上記ＤＲＡＭセル１０の書込み／読み出し
に際しては、第１の制御端子ＣＰ１に印加される第１の
制御信号φｐａおよび第２の制御端子ＣＰ２に印加され
る第２の制御信号φｐｂをそれぞれ基準電位（例えば接
地電位Ｖｓｓ）にしておけば、第３のトランジスタＱ３
はオフ状態である。この状態では、電荷転送用の第１の
トランジスタＱ１および第２のトランジスタＱ２のゲー
ト容量（情報記憶用のキャパシタ）により、ビット線Ｂ
Ｌと第１の記憶ノードＮａ　との間で情報の転送が可能
になり、従来の１トランジスタ・１キャパシタ型のＤＲ
ＡＭセルと同様に書込み／読み出し動作が可能になる。
【００１５】上記ＤＲＡＭセル１０のリフレッシュに際
しては、例えば図２のタイミング波形図に示すように動
作させる。即ち、ワード線ＷＬは閉じたままにしておき
、まず、第２の制御信号φｐｂを電源電位Ｖｃｃより高
い所定電位Ｖｐｂに立ち上げ、この後、第１の制御信号
φｐａを電源電位Ｖｃｃより高い所定電位Ｖｐａ（例え
ばＶｐａ＝Ｖｐｂ）に立ち上げる。この時、前記第１の
記憶ノードＮａ　が“１”情報（高レベル）を蓄えてい
る“１”状態のＤＲＡＭセル（この状態の第１の記憶ノ
ードＮａ　の電位Ｖａ　をＶ”１”　で表わす。）にお
いては、第２のトランジスタＱ２がオン状態になり、そ
のゲートと第１の制御端子ＣＰ１との間に容量を持つこ
とになり、第１の記憶ノードＮａ　の電位Ｖａ　は容量
結合によりＶ”１”　＋Ｖｐａにまで昇圧される。これ
により、第２の記憶ノードＮｂ　の電位Ｖｂ　は、（Ｖ
”１”　＋Ｖｐａ−Ｖｔｈ２　）か、あるいは、Ｖｐａ
のうちの低い方の電位（本例ではＶｐａ）になる。ここ
で、Ｖｔｈ２　は第２のトランジスタＱ２のゲート閾値
電圧である。この第２の記憶ノードＮｂ　の電位Ｖｂ　
が抵抗素子Ｒｂ　を介してゲートに印加される第３のト
ランジスタＱ３はオン状態になり、第１の記憶ノードＮ
ａ　には、Ｖｐａ−Ｖｔｈ３　（Ｖｔｈ３　は第３のト
ランジスタＱ３のゲート閾値電圧）が加わることになる
。次に、第１の制御信号φｐａを基準電位Ｖｓｓに立ち
下げると、第１の記憶ノードＮａ　の電位Ｖａ　は容量
結合によりＶ”１”　にまで下がろうとするが、第２の
記憶ノードＮｂ　の電位Ｖｂ　は抵抗素子Ｒｂ　および
第２の記憶ノードＮｂ　の容量とで決まる時定数の間は
保持される。この間、第３のトランジスタＱ３はオン状
態であるので、第２の制御端子ＣＰ２から第３のトラン
ジスタＱ３を介して第１の記憶ノードＮａ　にリフレッ
シュ電流が供給され、第１の記憶ノードＮａ　はＶｐａ
−Ｖｔｈ３　の電位にまで回復し、リフレッシュされた
ことになる。このリフレッシュ後に、第２の制御信号φ
ｐｂを基準電位Ｖｓｓに立ち下げる。
【００１６】これに対して、前記第１の記憶ノードＮａ
　が“０”情報（低レベル）を蓄えている“０”状態の
ＤＲＡＭセル（この状態の第１の記憶ノードＮａ　の電
位Ｖａ　をＶ”０”　で表わす。）においては、第２の
トランジスタＱ２のチャネル領域に反転層が形成されな
いので、第２の制御信号φｐｂおよび第１の制御信号φ
ｐａを順次立ち上げても、第１の記憶ノードＮａ　の電
位Ｖａ　が昇圧されることなく、図２中に点線で示すよ
うに、第１の記憶ノードＮａ　の電位Ｖａ　および第２
の記憶ノードＮｂ　の電位Ｖｂ　は変化せず、それぞれ
Ｖｓｓ電位のままである。従って、この後、第１の制御
信号φｐａおよび第２の制御信号φｐｂを順次立ち下げ
ても、第１の記憶ノードＮａ　の電位Ｖａ　および第２
の記憶ノードＮｂ　の電位Ｖｂ　は変化しない。
【００１７】なお、上記したように“０”状態のＤＲＡ
Ｍセルに対して第１の制御信号φｐａを立ち上げた時に
第１の記憶ノードＮａ　の電位Ｖａ　が昇圧されないた
めの条件として、Ｖ”１”　＞Ｖｔｈ２　が必要である
。
【００１８】上記実施例のＤＲＡＭセル１０によれば、
セル自身がリフレッシュ電流供給機能を有しており、電
荷転送用トランジスタＱ１を開いて読み出し／書込みノ
ード側からリフレッシュ操作を行う必要がなくなる。従
って、リフレッシュ期間における読み出し／書込みノー
ド側のデータ処理の制約が緩和され、メモリセルアレイ
を形成した場合に、同一カラムのビット線に共通に接続
されるセルを同時にリフレッシュすることが可能になる
。
【００１９】図３は、本発明のＤＲＡＭセルの第２実施
例の等価回路を示している。このＤＲＡＭセルは、図１
に示したＤＲＡＭセルにおいて、第２のトランジスタＱ
２´および第３のトランジスタＱ３´が薄膜トランジス
タ（ＴＨＩＮ　ＦＩＬＭ　ＴＲＡＮＳＩＳＴＯＲ；ＴＦ
Ｔ）により形成され、抵抗素子Ｒｂ´が上記第２のトラ
ンジスタＱ２´の活性領域用薄膜あるいは上記第３のト
ランジスタＱ３´のゲート電極用薄膜と同じ薄膜に形成
されている。
【００２０】図４は、図３のＤＲＡＭセルの断面構造の
一例を示している。図４において、４１はｐ型の半導体
基板、４２は基板表層部に選択的に形成された素子分離
領域、４３および４４は基板表層部に選択的に形成され
たｎ＋　型領域（第１のトランジスタＱ１のドレイン領
域およびソース領域）、４５は上記ドレイン・ソース間
のチャネル領域表面上にゲート絶縁膜４６を介して形成
された第１のトランジスタＱ１用のゲート電極である。 上記第１のトランジスタＱ１のソース領域４４は電荷蓄
積ノード（第１の記憶ノードＮａ　）となっており、こ
れにコンタクトする第１層の導電膜４７が形成されてい
る。 この第１層の導電膜４７の一部は前記第２のトランジス
タＱ２´のゲート電極として使用されている。上記第１
層の導電膜４７上に第１のキャパシタゲート絶縁膜４８
を介して第２層の薄膜４９が形成されている。この第２
層の薄膜４９の一部は前記第２のトランジスタＱ２´の
活性領域（ソース・ドレイン・チャネル領域）として形
成され、上記第２層の薄膜４９の別の一部は前記第３の
トランジスタＱ３´のゲート電極領域として形成されて
おり、上記第２のトランジスタＱ２´の活性領域と上記
第３のトランジスタＱ３´のゲート電極領域との間に前
記抵抗素子Ｒｂ　´の領域が形成されており、上記第２
層の薄膜４９の一端部は前記第１の制御端子ＣＰ１に連
なっている。さらに、上記第２層の薄膜４９上に第２の
キャパシタゲート絶縁膜５０を介して第３層の薄膜５１
が形成されている。この第３層の薄膜５１の一部は前記
第３のトランジスタＱ３´の活性領域（ソース・ドレイ
ン・チャネル領域）として形成されており、上記第３層
の薄膜５１の一端部は第２の制御端子ＣＰ２に連なって
おり、上記第３層の薄膜５１の他端部は前記第１層の導
電膜４７の一端部に連なっている。
【００２１】上記図４の構造によれば、第１のトランジ
スタＱ１の領域上にＴＦＴからなる第２のトランジスタ
Ｑ２´および第３のトランジスタＱ３´が積層されてお
り、従来の１トランジスタ・１キャパシタ型のＤＲＡＭ
セルとほぼ同じセルサイズで実現することができる。
【００２２】図５は、本発明のＤＲＡＭセルの第３実施
例の等価回路を示している。このＤＲＡＭセルは、図１
に示したＤＲＡＭセルと比べて、前記抵抗素子Ｒｂ　に
代えて、例えば第４のＮチャネルＭＯＳトランジスタか
らなるスイッチ素子ＳＷが用いられている点が異なり、
その他は同じであるので同じ符号を付している。このＤ
ＲＡＭセルは、第１の制御信号φｐａを所定電位Ｖｐａ
に立ち上げる時またはその直前に上記スイッチ素子ＳＷ
をオン状態に制御してその抵抗成分を低くし、第１の制
御信号φｐａを基準電位Ｖｓｓに立ち下げる時またはそ
の直前に上記スイッチ素子ＳＷをオフ状態に制御してそ
の抵抗成分を高くすれば、上記スイッチ素子ＳＷが前記
抵抗素子Ｒｂ　とほぼ等価な動作を行うので、図１に示
したＤＲＡＭセルとほぼ同様の動作を行う。
【００２３】図６は、本発明のＤＲＡＭの一例の一部を
示している。
【００２４】メモリセルアレイ６０は、本発明のＤＲＡ
Ｍセル（例えば図１に示したようなＤＲＡＭセル１０）
が行列状に配列されて形成されており、同一カラムのＤ
ＲＡＭセル１０…はビット線ＢＬ１、ＢＬ２、…に共通
に接続され、同一行のＤＲＡＭセル１０…はワード線Ｗ
Ｌ１、ＷＬ２、…に共通に接続されている。本例では、
メモリセルアレイ６０の全てのＤＲＡＭセル１０…、ま
たは、メモリセルアレイ６０を複数に区分した各ブロッ
ク内のＤＲＡＭセル１０…の各第１の制御端子ＣＰ１を
第１の制御信号供給線６１に共通に接続すると共に各第
２の制御端子ＣＰ２を第２の制御信号供給線６２に共通
に接続している。さらに、前記メモリセルアレイ６０と
同一チップ上に制御信号発生回路６３が設けられている
。この制御信号発生回路６３は、図２を参照して前述し
たように基準電位Ｖｓｓと電源電位Ｖｃｃより高い所定
電位との間でパルス状に変化する第１の制御信号φｐａ
および第２の制御信号φｐｂを発生し、上記第１の制御
信号供給線６１および第２の制御信号供給線６２に供給
する。 なお、リフレッシュ電流供給用の第２の制御信号φｐｂ
および／または昇圧用の第１の制御信号φｐａをチップ
外部から端子（図示せず）を介して供給してもよい。ま
た、上記区分の仕方は、例えば複数のカラムを単位とす
る、あるいは、メモリセルアレイ６０が複数に分割され
たサブアレイを単位とするなど、任意に選定してよい。
【００２５】上記ＤＲＡＭによれば、セル自身がリフレ
ッシュ電流供給機能を有し、電荷転送用トランジスタを
開いて読み出し／書込みノード側からリフレッシュ操作
を行う必要がないＤＲＡＭセル１０…のアレイ６１を使
用しているので、リフレッシュ期間におけるビット線側
におけるデータ処理の制約が緩和され、メモリセルアレ
イ内の全てあるいは任意に選定し得る比較的多数のセル
を同時にリフレッシュすることができる。
【００２６】
【発明の効果】上述したように本発明によれば、セル自
身にリフレッシュ電流供給機能を有し、電荷転送用トラ
ンジスタを開いて読み出し／書込みノード側からリフレ
ッシュ操作を行う必要がなくなり、リフレッシュ期間に
おける読み出し／書込みノード側のデータ処理の制約が
緩和され、メモリセルアレイを形成した場合に同一カラ
ムのビット線に共通に接続されているセルを同時にリフ
レッシュすることが可能になるダイナミック型メモリセ
ルを実現できる。
【００２７】また、本発明は、メモリセルアレイ内の全
てあるいは任意に選定し得る比較的多数のセルを同時に
リフレッシュすることが可能になるダイナミック型メモ
リを実現できる。
【図面の簡単な説明】
【図１】本発明のＤＲＡＭセルの第１実施例を示す等価
回路図。
【図２】図１のＤＲＡＭセルのリフレッシュ動作を示す
タイミング波形図。
【図３】本発明のＤＲＡＭセルの第２実施例を示す等価
回路図。
【図４】図３のＤＲＡＭセルの構造の一例を示す断面図
。
【図５】本発明のＤＲＡＭセルの第３実施例を示す等価
回路図。
【図６】本発明のＤＲＡＭの一実施例の一部を示す回路
図。
【符号の説明】
１０…ＤＲＡＭセル、Ｑ１…第１のトランジスタ、Ｑ２
、Ｑ２´…第２のトランジスタ、Ｑ３、Ｑ３´…第３の
トランジスタ、ＢＬ、ＢＬ１、ＢＬ２…ビット線、ＷＬ
、ＷＬ１、ＷＬ２…ワード線、ＣＰ１…第１の制御端子
、ＣＰ２…第２の制御端子、Ｎａ　…第１の記憶ノード
、Ｎｂ　…第２の記憶ノード、Ｒｂ　、Ｒｂ　´…抵抗
素子、ＳＷ…スイッチ素子、６０…メモリセルアレイ、
６１…第１の制御信号供給線、６２…第２の制御信号供
給線、６３…制御信号発生回路。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】　　読み出し／書込みノードにドレイン・
    ソース端子の一端側が接続され、転送ゲート制御線にゲ
    ートが接続された電荷転送用の第１のＭＯＳトランジス
    タと、この第１のＭＯＳトランジスタの他端側の第１の
    記憶ノードにゲートが接続され、ゲート容量が情報記憶
    用のキャパシタとなり、一端側が第１の制御端子に接続
    された第２のＭＯＳトランジスタと、一端側が第２の制
    御端子に接続され、他端側が前記第１の記憶ノードに接
    続されたリフレッシュ電流供給用の第３のＭＯＳトラン
    ジスタと、この第３のＭＯＳトランジスタのゲートと前
    記第２のＭＯＳトランジスタの他端側の第２の記憶ノー
    ドとの間に接続された抵抗素子またはスイッチ素子とを
    具備することを特徴とするダイナミック型メモリセル。
  2. 【請求項２】　　請求項１記載のダイナミック型メモリ
    セルにおいて、前記第２のＭＯＳトランジスタおよび第
    ３のＭＯＳトランジスタが薄膜トランジスタにより形成
    されていることを特徴とするダイナミック型メモリセル
    。
  3. 【請求項３】　　請求項２記載のダイナミック型メモリ
    セルにおいて、前記第２のトランジスタおよび第３のト
    ランジスタは積層されて形成されていることを特徴とす
    るダイナミック型メモリセル。
  4. 【請求項４】　　請求項３記載のダイナミック型メモリ
    セルにおいて、前記第１のＭＯＳトランジスタの他端側
    の電荷蓄積ノードにコンタクトするように導電膜が形成
    され、この導電膜上に積層されて形成された薄膜の一部
    に前記第２のトランジスタの活性領域が形成され、上記
    導電膜の一部に上記第２のトランジスタのゲート領域が
    形成され、前記第２のトランジスタおよび第３のトラン
    ジスタは前記第１のトランジスタの領域上に積層されて
    形成されていることを特徴とするダイナミック型メモリ
    セル。
  5. 【請求項５】　　請求項２乃至４のいずれか１項に記載
    のダイナミック型メモリセルにおいて、第２のＭＯＳト
    ランジスタの活性領域用の薄膜の一部に前記抵抗素子が
    形成されていることを特徴とするダイナミック型メモリ
    セル。
  6. 【請求項６】　　請求項１乃至５のいずれか１項に記載
    のダイナミック型メモリセルが行列状に配列されて形成
    されたメモリセルアレイと、このメモリセルアレイの全
    てのメモリセルまたはメモリセルアレイを複数に区分し
    たブロック内のメモリセルの各第１の制御端子に共通に
    接続された第１の制御信号供給線および各第２の制御端
    子に共通に接続された第２の制御信号供給線とを具備す
    ることを特徴とするダイナミック型メモリ。
  7. 【請求項７】　　請求項６記載のダイナミック型メモリ
    において、前記第１の制御信号供給線および第２の制御
    信号供給線にそれぞれ制御信号を印加する制御信号印加
    手段を具備することを特徴とするダイナミック型メモリ
    。
  8. 【請求項８】　　請求項７記載のダイナミック型メモリ
    において、前記制御信号印加手段は、前記メモリセルア
    レイと同一チップ上に設けられた制御信号発生回路であ
    ることを特徴とするダイナミック型メモリ。
  9. 【請求項９】　　請求項７記載のダイナミック型メモリ
    において、前記制御信号印加手段は、チップ外部から前
    記制御信号を印加するための端子を含むことを特徴とす
    るダイナミック型メモリ。
  10. 【請求項１０】　　請求項８記載のダイナミック型メモ
    リにおいて、前記制御信号発生回路は、前記ダイナミッ
    ク型メモリセルのリフレッシュに際して、前記第２の制
    御信号供給線の電位および第１の制御信号供給線の電位
    を順次立ち上げた後に上記第１の制御信号供給線の電位
    および第２の制御信号供給線の電位を順次立ち下げるた
    めの制御信号を供給することを特徴とするダイナミック
    型メモリ。
  11. 【請求項１１】　　請求項１０記載のダイナミック型メ
    モリにおいて、前記制御信号発生回路は、前記制御信号
    を基準電位と電源電位より高い所定電位との間でパルス
    状態に変化させることを特徴とするダイナミック型メモ
    リ。
  12. 【請求項１２】　　請求項７乃至１１のいずれか１項に
    記載のダイナミック型メモリにおいて、前記制御信号印
    加手段は、前記ダイナミック型メモリセルの読み出し／
    書込みに際して、前記第１の制御信号供給線の電位およ
    び第２の制御信号供給線の電位をそれぞれ基準電位に設
    定することを特徴とするダイナミック型メモリ。
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