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JPH04340745A - 半導体装置 - Google Patents

半導体装置

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JPH04340745A
JPH04340745A JP3112025A JP11202591A JPH04340745A JP H04340745 A JPH04340745 A JP H04340745A JP 3112025 A JP3112025 A JP 3112025A JP 11202591 A JP11202591 A JP 11202591A JP H04340745 A JPH04340745 A JP H04340745A
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insulating film
film
region
inter
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Mitsuru Sakamoto
充 坂本
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Original Assignee
NEC Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
半導体装置における素子間絶縁分離領域の構造に関する
。
【０００２】
【従来の技術】従来、半導体装置を構成する素子の素子
間絶縁分離領域は、例えば半導体基板がシリコンである
場合、図８に示すように、シリコン基板表面を選択酸化
することによりフィールド酸化膜を形成するＬＯＣＯＳ
（Ｌｏｃａｌ　　Ｏｘｉｄａｔｉｏｎ　　ｏｆ　　Ｓｉ
ｌｉｃｏｎの略称）構造が現在最も広く用いられている
。例えばＰ型のシリコン基板の場合、シリコン基板４０
１表面に選択的に硼素のイオン注入を行なってチャネル
ストッパー領域４０４を形成し、チャネルストッパー領
域４０４に選択酸化により５００ｎｍ程度のシリコン酸
化膜４０５を形成して構成される。
【０００３】半導体装置の高集積化，高密度化と共に、
微細な素子間絶縁分離領域の構造が要求され、ＬＯＣＯ
Ｓのバースビークによる素子間絶縁分離領域の寸法下限
制限，あるいは結晶欠陥誘起の克服を図り、一般に変形
ＬＯＣＯＳと呼称されるＬＯＣＯＳ改善案が種々提案さ
れている。
【０００４】更にまた、より微細化に適合する新しい素
子間絶縁分離領域の構造も提案され、この中で特に半導
体基板表面に溝を形成するトレンチ型の素子間絶縁分離
領域が精力的に検討されている。この方法は、半導体基
板に溝を形成し、この溝の側壁に絶縁膜を形成した後、
溝を絶縁材料で埋めてしまう方法である。
【０００５】
【発明が解決しようとする課題】上述した従来の素子間
絶縁分離領域の構造を用いた半導体装置は、それぞれ以
下のような問題点を持っている。
【０００６】まず、ＬＯＣＯＳ（あるいは変形ＬＯＣＯ
Ｓ）構造では、例えば図９に示すように、ＭＯＳトラン
ジスタからなる半導体装置の場合について述べる。これ
は、以下のように形成される。図８に示した構造を形成
し、ゲート酸化膜，ゲート電極４１０，ソース・ドレイ
ン領域４１１ａ，４１１ｂ，層間絶縁膜４１２を形成す
る。ソース・ドレイン領域４１１ａ，４１１ｂに達する
コンタクト孔を設けた後、電極配線４１３を形成し、カ
バー膜４１５を形成する。この場合、ソース・ドレイン
領域４１１ａ，４１１ｂと素子間絶縁分離領域とは、ほ
ぼ同一平面となるように形成される。このため、第１の
ＭＯＳトランジスタのソース・ドレイン領域４１１ａと
これに隣接する第２のＭＯＳトランジスタのソース・ド
レイン領域４１１ｂとの間の絶縁耐圧は、素子間絶縁分
離領域の幅が０．５μｍ以下で急激に低下する。このた
め、素子間分離領域の面積の縮小はこれにより制約され
る。
【０００７】また、トレンチ型の素子間絶縁分離領域の
場合には、寸法についのみ論ずるならば、ドライエッチ
ング技術を駆使することにより０．１μｍ程度まで形成
することが確かに可能である。しかしながら、トレンチ
内に埋め込んだ絶縁物質と半導体基板との熱膨張率の差
が大きいため、半導体装置の製造工程で半導体基板に結
晶欠陥を導入し易いという欠点がある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
半導体装置における素子の素子間絶縁分離領域の構造に
おいて、半導体基板表面に選択的に形成された第１の絶
縁薄膜からなる第１の素子間絶縁分離領域と、半導体基
板表面，および第１の素子間絶縁分離領域表面を被覆し
て設けられた半導体単結晶薄膜層における第１の絶縁薄
膜上に選択的に形成された第２の絶縁薄膜からなる第２
の素子間絶縁分離領域と、からなる２層構造の素子間絶
縁分離領域を有している。
【０００９】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の第１の実施例を説明するための断面図
，図２は本実施例に係わる半導体装置の製造方法を説明
するための工程順の断面図，図３は本実施例の適用例を
説明するための断面図である。
【００１０】まず、本実施例による半導体装置は、図１
に示すように、Ｐ型のシリコン基板１０１表面には従来
のＬＯＣＯＳと同様のチャネルストッパー領域１０４お
よび第１の素子分離絶縁膜１０５からなる第１の素子間
絶縁分離領域を有し、シリコン基板１０１並びに第１の
素子分離絶縁膜１０５上に設けられた単結晶シリコン薄
膜１０６を有し、フィールド酸化膜１０５の中央部近傍
上の単結晶シリコン薄膜１０６が除去されてその部分に
第２の素子分離絶縁膜１０９が埋め込まれて形成された
第２の素子間絶縁分離領域を有している。第１の素子分
離絶縁膜１０５の幅は０．６μｍ程度，膜厚は１００ｎ
ｍ〜２５０ｎｍである。単結晶シリコン薄膜１０６の膜
厚は１０ｎｍ〜５０ｎｍである。第２の素子分離絶縁膜
１０９の幅は０．１μｍ〜０．５μｍとすることが可能
である。
【００１１】次に、図２を参照して、図１に示した本実
施例の半導体装置の製造工程を説明する。
【００１２】まず、図２（ａ）に示すように、Ｐ型のシ
リコン基板１０１表面に薄いシリコン酸化膜１０２，シ
リコン窒化膜１０３を積層して形成した後、公知のリソ
グラフィ技術，エッチング技術を用いて、この積層絶縁
膜を選択的に除去する。続いて、ドーズ量が１０１３〜
１０１４ａｔｏｍｓ／ｃｍ２　の硼素のイオン注入によ
り、チャネルスタッパー領域１０４を形成し、シリコン
基板１０１の表面を選択酸化して膜厚が約２００ｎｍの
フィールド酸化膜からなる第１の素子分離絶縁膜１０５
を形成する。
【００１３】次に、図２（ｂ）に示すように、シリコン
窒化膜１０３，シリコン酸化膜１０２を順次除去し、チ
ャネルストッパー領域１０４，第１の素子分離絶縁膜１
０５以外のシリコン基板１０１表面を清浄化して露出さ
せる。続いて、膜厚が１０ｎｍ〜５０ｎｍの単結晶シリ
コン薄膜１０６を形成する。ここで、単結晶シリコン薄
膜１０６の形成は、次のようにして行なう。即ち、初め
基板温度４５０℃〜５５０℃にしてモノシランガス，あ
るいはジシランガスの熱分解でシリコン基板１０１表面
に無定形シリコン薄膜層を形成した後、６００℃の窒素
雰囲気で熱処理を行ない、この無定形シリコン薄膜層を
単結晶化する。この場合、清浄化されたシリコン基板１
０１表面が成長核となり、無定形シリコン薄膜層は良質
の単結晶シリコン薄膜１０６となる。
【００１４】次に、図２（ｃ）に示すように、マスク絶
縁膜１０７を形成し、これを用いて第１の素子分離絶縁
膜１０５の中央部近傍上の単結晶シリコン薄膜１０６を
エッチングする。このときのエッチングする領域の幅は
０．２μｍ〜０．３μｍとする。引き続いて、酸素雰囲
気中で熱処理を行ない、露出した単結晶シリコン薄膜１
０６の側壁にスペーサ酸化膜１０８を形成する。ここで
、マスク絶縁膜１０７は、膜厚５ｎｍ〜１０ｎｍのシリ
コン窒化膜，あるいはシリコン窒化膜と膜厚２ｎｍ程度
のシリコン酸化膜の２層構造の絶縁膜により構成される
。また、エッチングする位置を第１の素子分離絶縁膜１
０５の中央部近傍上とするのは、以下の理由による。 第１の素子分離絶縁膜１０５の両端から成長してきた単
結晶シリコン薄膜がこの部分で出合い、そのためこの部
分では結晶欠陥が発生しやすく，結晶粒界が残留し易い
ため、少なくともこの部分の単結晶シリコン薄膜１０６
を除去することが好ましい。
【００１５】次に、図２（ｄ）に示すように、単結晶シ
リコン薄膜１０６を除去した部分にＳＯＧ膜を塗布し，
１０００℃程度の酸素雰囲気での熱処理を行ない、第２
の素子分離絶縁膜１０９を形成する。なお、ＳＯＧ膜を
用いずに、ＣＶＤシリコン酸化膜の堆積，エッチバック
による方法でもよい。この後、マスク絶縁膜１０７を除
去することにより、図１に示した構造を得る。
【００１６】図３は、ＭＯＳトランジスタからなる半導
体装置に本実施例を適用した場合の本実施例の効果を説
明するための断面図である。図１に示した構造を形成し
、ゲート酸化膜，ゲート電極１１０，ソース・ドレイン
領域１１１ａ，１１１ｂ，層間絶縁膜１１２を形成する
。ソース・ドレイン領域１１１ａ，１１１ｂに達するコ
ンタクト孔を設けた後、電極配線１１３を形成し、カバ
ー膜１１５を形成する。この場合、ソース・ドレイン領
域１１１ａ，１１１ｂは従来と異なり、単結晶シリコン
薄膜１０６内に形成される。
【００１７】このため、第１のＭＯＳトランジスタのソ
ース・ドレイン領域１１１ａとこれに隣接する第２のＭ
ＯＳトランジスタのソース・ドレイン領域１１１ｂとは
、第１の素子分離絶縁膜１０５，および第２の素子分離
絶縁膜１０９により素子分離されることになる。このた
め、図９に示した従来の半導体装置のように、隣接する
ソース・ドレイン領域４１１ａ，４１１ｂ間の耐圧が、
フィールド酸化膜４０５下のシリコン基板４０１を介し
て広がる空乏層により規定されるということは無くなる
。このため、本実施例ではソース・ドレイン領域１１１
ａ，１１１ｂ間の距離は、第２の素子分離絶縁膜１０９
の幅で規定されることになり、０．２μｍ程度にするこ
とも可能となる。更にまた、本実施例ではソース・ドレ
イン領域１１１ａ等の接合容量が大幅に低減できる。
【００１８】なお、単結晶シリコン薄膜１０６の膜厚は
、５０ｎｍ以下が好ましい。このとき、ＭＯＳトランジ
スタのチャネル性リークが大幅に低減するためである。
【００１９】図４は本発明の第２の実施例を説明するた
めの断面図である。本実施例は、変形ＬＯＣＯＳ構造で
ある以外、基本的には図１に示した第１の実施例の構造
と同じである。
【００２０】本実施例の構造は、以下のように形成され
る。Ｐ型のシリコン基板２０１表面に選択酸化によるＬ
ＯＣＯＳ構造のフィールド酸化膜を形成した後、これを
除去してチャネルストッパー領域２０４を形成し、再度
選択酸化を行なって変形ＬＯＣＯＳ構造のフィールド酸
化膜による第１の素子分離絶縁膜２０５を形成する。別
の形成方法としては、異方性ウェットエッチングにより
シリコン基板２０１表面に選択的に逆台形の窪みを形成
し、チャネルストッパー領域２０４を形成し、選択酸化
を行なって変形ＬＯＣＯＳ構造のフィールド酸化膜によ
る第１の素子分離絶縁膜２０５を形成する。次に、第１
の実施例と同様に、単結晶シリコン薄膜２０６，第２の
素子分離絶縁膜２０７を形成する。
【００２１】本実施例は、第１の実施例の有する効果は
有している。更に、シリコン基板２０１表面と第１の素
子分離絶縁膜２０５表面とは概略同一平面をなして平滑
化されていることから、単結晶シリコン薄膜２０６表面
も平滑化され、半導体素子を単結晶シリコン薄膜２０６
に形成し易くなるという利点がある。
【００２２】図５は本発明の第３の実施例を説明するた
めの断面図，図６は本実施例の半導体装置に係わる製造
方法を説明するための工程順の断面図，図７は本実施例
の効果を説明するためのガードバンドの不純物濃度に対
する重金属のゲッタリング量の変化を示すグラフである
。
【００２３】図５に示すように、本実施例の半導体装置
は、第１の実施例と同様にＰ型のシリコン基板３０１表
面にはチャネルストッパー領域３０４，第１の素子分離
絶縁膜３０５からなる第１の素子間絶縁分離領域を有し
、第１の実施例と同様に単結晶キリコン薄膜３０６，第
２の素子分離絶縁膜３０９からなる第２の素子間絶縁分
離領域を有し、第１の実施例と異なり第１の素子分離絶
縁膜３０５直下でかつ第１の素子分離絶縁膜３０５端部
の内側にチャネルストッパー領域３０４を貫通して高濃
度の硼素，もしくは酸素を不純物として含んだガードバ
ンド領域３１５を有している。第１の素子分離絶縁膜３
０５の膜厚は５０ｎｍ〜２００ｎｍ，幅は０．４μｍ〜
０．５μｍ程度である。ガードバンド領域３１５の硼素
，もしくは酸素の不純物濃度は１×１０１８ａｔｏｍｓ
／ｃｍ３　〜５×１０１８ａｔｏｍｓ／ｃｍ３　が好ま
しく、深さは０．５μｍ〜１．０μｍである。
【００２４】次に、図６を参照して本実施例に係わる半
導体装置の製造方法を説明する。まず、図６（ａ）に示
すように、第１の実施例と同様の方法により単結晶シリ
コン薄膜３０６，マスク絶縁膜３０７までを形成する。 ただし、第１の素子分離絶縁膜３０５の膜厚のみは第１
の実施例より薄く形成しておく。続いて、レジストマス
ク３１６を形成し、第１の素子分離絶縁膜３０５中央部
近傍上のマスク絶縁膜３０７，単結晶シリコン薄膜３０
６を順次エッチング除去する。引き続いて、例えば硼素
のイオン注入を注入エネルギー１００〜１５０ｋｅＶ，
ドーズ量１〜５×１０１４ａｔｏｍｓ／ｃｍ２　の条件
で行ない、ガードバンド領域３１５を形成する。
【００２５】次に、図６（ｂ）に示すように、レジスト
マスク３１６を除去した後、単結晶シリコン薄膜３０６
の露出した側壁を熱酸化してスペース酸化膜３０８を形
成する。次に、図６（ｃ）に示すように、第２の素子分
離絶縁膜３０９を埋め込み、第２の素子間絶縁分離領域
を形成する。最後に、マスク絶縁膜３０７を除去し、図
５に示した半導体装置の形成が終了する。
【００２６】本実施例は第１の実施例の有する効果を有
している。更に本実施例は、ガードバンド領域３１５を
有することにより、次に２つの効果を有している。
【００２７】第１に、高濃度の硼素，もしくは酸素のイ
オン注入によりガードバンド領域３１５を形成しても結
晶欠陥が入りにくい。このため、第１の素子分離絶縁膜
３０５の膜厚を第１の実施例より薄くすることが可能と
なり、より微細化ができるようになる。なお、不純物濃
度の上限は５×１０１８ａｔｏｍｓ／ｃｍ３　である。 これ以上の濃度であると転位が発生し易くなる。また、
通常の第１の素子分離絶縁膜（フィールド酸化膜）の膜
厚は６００ｎｍ程度であり、このときのチャネルストッ
パー領域の不純物濃度は１０１７ａｔｏｍｓ／ｃｍ３　
程度である。
【００２８】第２に、このガードバンド領域３１５を、
汚染された重金属のゲッタリング領域とすることが可能
となる。ガードバンド領域を硼素により形成し，重金属
として銅を例にした場合のゲッタリング効果を図７に示
す。同図から明らかなように、硼素の濃度が１×１０１
８ａｔｏｍｓ／ｃｍ３　以上の場合にゲッタリング効果
が顕著になる。鉄等の他の重金属についても同様の効果
が得られ、硼素の代りに酸素によりガードバンド領域を
形成しても同様の効果が得られる。これにより、素子形
成領域の重金属を吸収し、半導体素子の接合耐圧，接合
リーク，ホールド特性等の特性向上が実現する。
【００２９】以上の実施例では、Ｐ型のシリコン基板の
場合について述べたが、Ｎ型のシリコン基板についても
同様になることに言及しておく。但し、この場合には硼
素の代りに隣，あるいは砒素を用いることが必要である
。
【００３０】
【発明の効果】以上説明したように本発明は、半導体装
置の素子間の絶縁分離を２層構造による絶縁分離の方法
，即ち半導体基板表面の選択酸化により形成した第１の
素子分離絶縁膜とこの第１の素子分離絶縁膜を被覆する
半導体薄膜上に形成した第２の素子分離絶縁膜とからな
る２層構造の素子分離絶縁膜で形成することにより、素
子間絶縁分離領域の面積を縮小させることが可能となり
、より高集積化した半導体装置の実現を容易にする。 更に本発明は、結晶欠陥の導入が低減された微細な素子
間絶縁分離領域を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明するための断面図
である。
【図２】本発明の第１の実施例に係わる半導体装置の製
造方法を説明するための断面図である。
【図３】本発明の第１の実施例の適用例を説明するため
の断面図である。
【図４】本発明の第２の実施例を説明するための断面図
である。
【図５】本発明の第３の実施例を説明するための断面図
である。
【図６】本発明の第３の実施例に係わる半導体装置の製
造方法を説明するための断面図である。
【図７】本発明の第３の実施例の効果を説明するための
グラフである。
【図８】従来の半導体装置を説明するための断面図であ
る。
【図９】従来の半導体装置を説明するための断面図であ
る。
【符号の説明】
１０１，２０１，３０１，４０１　　　　シリコン基板
１０２　　　　シリコン酸化膜 １０３　　　　シリコン窒化膜 １０４，２０４，３０４，４０４　　　　チャネルスト
ッパー領域 １０５，２０５，３０５　　　　第１の素子分離絶縁膜
１０６，２０６，３０６　　　　単結晶シリコン薄膜１
０７，３０７　　　　マスク絶縁膜 １０８，３０８　　　　スペーサ酸化膜１０９，２０９
，３０９　　　　第２の素子分離絶縁膜１１０，４１０
　　　　ゲート電極 １１１ａ，１１１ｂ，４１１ａ，４１１ｂ　　　　ソー
ス・ドレイン領域 １１２，４１２　　　　層間絶縁膜 １１３，４１３　　　　電極配線 １１４，４１４　　　　カバー膜 ３１５　　　　ガードバンド領域 ３１６　　　　レジストマスク ４０４　　　　フィールド酸化膜

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】　　半導体装置における素子の素子間絶縁
    分離領域の構造において、半導体基板表面に選択的に形
    成された第１の絶縁薄膜からなる第１の素子間絶縁分離
    領域と、前記半導体基板表面，および前記第１の素子間
    絶縁分離領域表面を被覆して設けられた半導体単結晶薄
    膜層における前記第１の絶縁薄膜上に、選択的に形成さ
    れた第２の絶縁薄膜からなる第２の素子間絶縁分離領域
    と、からなる２層構造の素子間絶縁分離領域を有するこ
    とを特徴とする半導体装置。
  2. 【請求項２】　　前記第１の素子間絶縁分離領域と接し
    て、前記第１の素子間絶縁分離領域の直下の前記半導体
    基板基板内に硼素元素，もしくは酸素元素を含む領域を
    有することを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】　　前記硼素元素，もしくは酸素元素の濃
    度が、１×１０１８ａｔｏｍｓ／ｃｍ３　以上，５×１
    ０１８ａｔｏｍｓ／ｃｍ３　以下であることを特徴とす
    る請求項２記載の半導体装置。
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