JPH04313887A

JPH04313887A - 半導体集積回路

Info

Publication number: JPH04313887A
Application number: JP3001988A
Authority: JP
Inventors: Tsuguo Kobayashi; 小林　胤雄; Kazutaka Nogami; 一孝野上
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-01-11
Filing date: 1991-01-11
Publication date: 1992-11-05
Anticipated expiration: 2012-04-23
Also published as: US5241510A; KR950014904B1; KR920015371A; JP2601951B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数個のメモリブロッ
クを有する半導体集積回路に係り、特に複数個のメモリ
ブロックに対してブロック毎に異なるメモリアクセスを
行うことを必要とする集積回路に関する。

【０００２】

【従来の技術】図７は、従来の複数個のメモリブロック
からなるメモリセルアレイを有する集積回路におけるメ
モリ部を示している。即ち、１０は２つのポートからそ
れぞれ独立してアクセスできるデュアルポートメモリセ
ル７…のアレイで構成されている第１のメモリブロック
、１５はシングルポートメモリセル１３…のアレイで構
成されている第２のメモリブロックであり、上記第１の
メモリブロック１０の１系統とワード線５…が連続的に
設けられている。１および２は複数個（ここでは２個）
の外部インタフェースから入力するアドレス信号ａ、ｂ
に対応して設けられたアドレスバッファ回路、３および
４は上記２個のアドレスバッファ回路１および２に対応
して設けられたアドレスデコーダ、１１および１２は上
記第１のメモリブロック１０のデュアルポートに対応し
て設けられたセンスアンプ、１６は第２のメモリブロッ
ク１５に対応して設けられたセンスアンプである。なお
、６…は上記第１のメモリブロック１０の他の１系統の
ワード線、８…および９…は上記第１のメモリブロック
１０の２系統のビット線、１４…は上記第２のメモリブ
ロック１５のビット線である。

【０００３】上記のような集積回路は、複数個の外部イ
ンタフェースによりアクセスするメモリブロックが異な
り、どのインターフェースがどの遅延タイミングで、ど
のメモリブロックへアクセスするかを時分割のサイクル
信号によって規定する場合に用いられる。

【０００４】図８は、図７のメモリ回路を動作させるタ
イミングの例を示す。一方のメモリブロックＡ（ここで
は、第１のメモリブロック１０）には、２つの外部イン
タフェースからアドレス信号ａ・ｂにより１サイクルに
１度ずつ計２度のメモリアクセスを行い、他方のメモリ
ブロックＢ（ここでは、第２のメモリブロック１５）に
は１つの外部インタフェースからアドレス信号ａにより
メモリアクセスを１サイクルの期間続けるものとする。

【０００５】しかし、上記従来の集積回路は、２個の外
部インタフェースから入力される入力信号に対応して、
アドレスバッファ回路、デコーダ、第１のメモリブロッ
クにおけるワード線およびビット線、第１のメモリブロ
ック用のセンスアンプを２系統分設ける必要があり、外
部インタフェースが１個の場合に比べて回路規模がかな
り増大する。

【０００６】図９は、図７の構成を簡略化するために、
第１のメモリブロック２６として、シングルポートセル
２４…のアレイで構成したものを用いるように変更した
従来例を示しており、図７と同一部分には同一符号を付
している。この場合、第１のメモリブロック２６に関し
てビット線およびセンスアンプは１組でよいが、２個の
外部インタフェースから入力される入力信号ａ・ｂの両
方によりアクセスされる第１のメモリブロック２６用の
デコーダ３、１個の外部インタフェースからのアドレス
信号ａのみによりアクセスされる第２のメモリブロック
１５用のデコーダ２１と、これらの各デコーダから出力
されるワード線２２・２３、さらに、第１のメモリブロ
ック２６用のデコーダ３に与えるアドレス信号を切換え
るためのスイッチ１９が必要であった。つまり、最低限
でも、デコーダおよびワード線がそれぞれ２系統分必要
であった。

【０００７】

【発明が解決しようとする課題】上記のように、複数個
のメモリブロックに対して複数個の外部インタフェース
によりブロック毎に異なるメモリアクセスを行うことを
必要とする集積回路を従来の技術により実現するには、
多ポートメモリを用いたり、デコーダやワード線を複数
系統分用意する必要があるので、回路規模が大きくなり
、トランジスタ数が増大してコストが増加し、１チップ
上に集積化することができるメモリ容量が制限されるな
どの問題があった。また、デコーダやワード線を複数系
統分用意するので、１サイクルの間には１個の外部イン
タフェースしかアクセスしないというサイクルが続く場
合には、他の外部インタフェースに対応するデコーダや
ワード線の使用頻度が低く、構成に無駄が多いという問
題があった。

【０００８】本発明は上記の点に鑑みてなされたもので
、複数個のメモリブロックに対して複数個の外部インタ
フェースによりブロック毎に異なるメモリアクセスを行
う集積回路を構成する際、デコーダ・ワード線・ビット
線・メモリセル・センスアンプの規模を極力小さく実現
でき、しかも、集積回路全体のパフォーマンスを決める
上でクリティカルパスとなる一部のメモリブロックを高
速にアクセスし得る半導体集積回路を提供することを目
的とする。

【０００９】

【課題を解決するための手段】本発明の半導体集積回路
は、それぞれのワード線が連続的に設けられた複数個の
メモリブロックと、時分割で入力するアドレス信号をそ
れぞれデコードし、上記複数個のメモリブロックのワー
ド線の一端側に接続されたアドレスデコーダと、上記複
数個のメモリブロックの任意のメモリブロック相互間で
それぞれワード線に挿入されたワード線信号をラッチす
るためのワード線ラッチ回路とを具備することを特徴と
する。

【００１０】

【作用】時分割で入力するアドレス信号により各メモリ
ブロックのアドレス選択が可能である。この場合、任意
のメモリブロック間のワード線にラッチ回路が挿入され
ているので、ラッチ回路より後段側のメモリブロックの
ワード線を分離した状態で動作させることが可能となる
。これにより、ラッチ回路より前段側のメモリブロック
を複数個のインタフェースからアクセスし、ラッチ回路
より後段側のメモリブロックを単一のインタフェースか
らアクセスすることが可能になる。

【００１１】従って、単一のポートからアクセスするシ
ングルポートのメモリセルのアレイで構成されたメモリ
ブロックを可能な限り使い、このメモリブロックを複数
個のインタフェースからアクセスしたり、デュアルポー
トメモリセルのアレイで構成されたメモリブロックの各
系統をそれぞれ複数個のインタフェースからアクセスす
ることが可能になり、複数個のインタフェースからのメ
モリアクセスを１系統（１組）のデコーダ・ワード線・
ビット線・センスアンプにより行うことが可能になり、
回路規模を大きくしなくて済む。また、メモリアクセス
の経路が集積回路全体のパフォーマンスを決める上でク
リティカルパスとなる場合、ワード線を分離したことに
よりワード線の寄生容量が軽減され、特に複数回アクセ
スされるメモリブロックのメモリ容量が小さい場合にそ
のアクセスを高速化することができ、集積回路全体の性
能を向上させることが可能になる。

【００１２】

【実施例】以下、図面を参照して本発明の実施例を説明
する。

【００１３】図１は、第１実施例に係る集積回路の一部
のブロック構成を示している。この第１実施例は、ＭＰ
Ｕ（マイクロプロセッサ・ユニット）やその周辺コント
ローラなどのロジック回路（図示せず）と同一チップ上
に複数個（本例では２個）のメモリブロックが混載され
、２個のインタフェースによりアクセスするメモリブロ
ックが異なり、どのインターフェースがどの遅延タイミ
ングで、どのメモリブロックへアクセスするかが時分割
のサイクル信号によって規定される集積回路に本発明を
適用した例である。上記２個のメモリブロック３１およ
び３２は、それぞれ単一のポートからアクセスされるシ
ングルポートのメモリセル３０…のアレイで構成され、
それぞれシングルワード線方式であり、それぞれのワー
ド線３３が連続的に設けられ、共用可能になっている。ワード線ラッチ回路３４は、上記２個のメモリブロック
相互間でワード線３３に挿入され、ワード線信号をラッ
チするためのものである。アドレスバッファ回路３５お
よび３６は、２個の外部インタフェースからのアドレス
信号入力ａ、ｂに対応して設けられている。アドレス切
換回路３７は、上記２個のアドレスバッファ回路のうち
の任意の１個のアドレスバッファ回路からのアドレス信
号を選択するためのものである。アドレスデコーダ（本
例ではロウデコーダ）３８は、上記アドレス切換回路３
７から時分割で入力するアドレス信号をそれぞれデコー
ドし、上記２個のメモリブロックのワード線を選択する
ためのものであり、ワード線３３の一端側（ワード線ラ
ッチ回路３４より前段側）に接続されている。制御回路
３９は、クロック信号およびメモリサイクル規定信号に
基ずいて前記アドレス切換回路３７の制御信号ｃおよび
前記ワード線ラッチ回路３４の制御信号ｄを時分割で生
成し、前記各メモリブロックを互いに異なるインタフェ
ースからアクセスするように制御するためのものである
。この場合、ワード線ラッチ用の制御信号ｄは、アドレ
ス切換用の制御信号ｃと同期すると共に、前記アドレス
デコーダ３８の動作に要する時間にほぼ対応する遅延タ
イミングを有するように設定される。なお、ＢＬ、／Ｂ
Ｌは各メモリブロックのビット線、ＳＡは各メモリブロ
ックのメモリセルの読み出し信号を増幅して出力するセ
ンスアンプである。

【００１４】次に、図１のメモリ回路の動作を説明する
。

【００１５】２個の外部インタフェースからのアドレス
信号入力ａ、ｂは切換回路３７により時分割的に選択さ
れてアドレスデコーダ３８でデコードされる。これによ
り、ワード線３３を介してメモリブロック３１がアクセ
スされ、さらに、ワード線３３を介してメモリブロック
３２がアクセスされる。この場合、上記メモリブロック
３１と他のメモリブロック３２との間のワード線にラッ
チ回路３４が挿入されているので、ラッチ回路３４を制
御することにより、ラッチ回路３４より後段側のメモリ
ブロック３２のワード線３３を分離した状態で動作させ
ることが可能となる。なお、前記切換回路３７およびラ
ッチ回路３４が同期して動作するように、クロック信号
およびサイクル規定信号に基ずいて時分割により生成さ
れる制御信号ｃ、ｄにより制御される。

【００１６】図１のメモリ回路を図８で例として示した
タイミングで動作させるためには以下に述べるように制
御する。即ち、サイクルの前半φ１で、アドレス信号ａ
が入力するアドレスバッファ回路３５の出力をデコーダ
３８に接続するように切換回路３７を制御しておき、ラ
ッチ回路３４をスルー状態に制御し、アドレス信号ａを
デコードした出力によりワード線３３を駆動して各メモ
リブロック３１、３２をそれぞれアクセスする。サイク
ル後半φ２で、アドレス信号ｂが入力するアドレスバッ
ファ回路３６の出力をデコーダ３８に接続するように切
換回路３７を制御しておき、ワード線３３を介してメモ
リブロック３１にアクセスすると共に、ラッチ回路３４
にラッチをかけてメモリブロック３２のワード線３３が
サイクル前半φ１でのアドレス信号ａをデコードした状
態を保持し、この状態でメモリブロック３２をアクセス
し続ける。この場合、アドレス切換用の制御信号ｃおよ
びワード線ラッチ用の制御信号ｄを同期して供給し、上
記したような動作を行わせる。

【００１７】上記第１実施例によれば、シングルポート
のメモリセルのアレイで構成されたメモリブロックばか
りを用い、このメモリブロックを２個のインタフェース
からアクセスしすることが可能になり、２個のインタフ
ェースからのメモリアクセスを１系統（１組）のデコー
ダ・ワード線・ビット線・センスアンプにより行うこと
が可能になり、回路規模を大きくしなくて済む。また、
メモリブロック間のワード線をワード線ラッチ回路によ
り分離するので、ワード線の寄生容量の低下を図り、ア
クセス時間を短くすることが可能になる。メモリアクセ
スの経路が集積回路全体のパフォーマンスを決める上で
クリティカルパスとなる場合、ワード線を分離したこと
によりワード線の寄生容量が軽減され、特に複数回アク
セスするメモリブロック３１のメモリ容量が小さい場合
にそのメモリブロック３１のアクセスを高速化すること
ができ、集積回路全体の性能を向上させることが可能に
なる。

【００１８】図２は、第２実施例として、二重ワード線
方式のメモリブロック５５、６５を有する集積回路に本
発明を適用した例における一部のブロック構成を示して
おり、第１実施例と比べて、次の点が異なり、第１実施
例と同一部分には図１中と同一符号を付している。即ち
、２つのアドレス信号ａ、ｂをそれぞれロウアドレスａ
”・ｂ”とカラムアドレスａ´、ｂ´とに分け、ロウア
ドレス系に対応して２個のロウアドレスバッファ回路４
３および４４とロウアドレス切換回路４６とロウデコー
ダ４８を設け、カラムアドレス系に対応して２個のカラ
ムアドレスバッファ回路４１および４２とカラムアドレ
ス切換回路４５とカラムデコーダを設けている。この場
合、カラムデコーダをプリデコーダ４７と２個のメモリ
ブロック５５、６５に対応するセクションデコーダ５０
・６０とに分け、セクションワード線５１・６１の配線
容量を低減している。さらに、ワード線のラッチ回路と
して、ロウデコーダ４８に接続されているメモリブロッ
ク５５のメインワード線５２とメモリブロック６５のメ
インワード線６２との間にロウワード線ラッチ回路５８
を挿入し、カラムプリデコーダ４７に接続されているカ
ラムワード線４９とメモリブロック６５用のカラムワー
ド線５９との間にカラムワード線ラッチ回路５７を設け
ている。なお、メモリブロック５５は、シングルポート
セル５３…のアレイを有し、メインワード線５２および
セクションワード線５１の二重ワード線によりワード線
選択が行われるように構成されている。メモリブロック
６５は、シングルポートセル６３…のアレイを有し、メ
インワード線６２およびセクションワード線６１の二重
ワード線によりワード線選択が行われるように構成され
ている。５４はメモリブロック５５用のビット線、６４
はメモリブロック６５用のビット線、５６はメモリブロ
ック５５用のセンスアンプ、６６はメモリブロック６５
用のセンスアンプである。制御回路６７は、アドレス切
換用の制御信号ｃ、カラムワード線ラッチ用の制御信号
ｄ´、ロウワード線ラッチ用の制御信号ｄ”を時分割で
生成し、前記各メモリブロックを互いに異なるインタフ
ェースからアクセスするように制御するためのものであ
る。この制御回路６７は、前記アドレス切換用の制御信
号ｃを遅延回路６８で遅延させ、上記制御信号ｃに同期
すると共にカラムプリデコーダ４７の動作に要する時間
にほぼ対応する遅延タイミングでカラムワード線ラッチ
用の制御信号ｄ´を生成し、さらに、この制御信号ｄ´
を遅延回路６９で遅延させ、前記制御信号ｃに同期する
と共にロウアドレスデコーダ４８の動作に要する時間に
ほぼ対応する遅延タイミングでロウワード線ラッチ用の
制御信号ｄ”を生成する。

【００１９】図２のメモリ回路を図１のメモリ回路と同
様に図８で例として示したタイミングで動作させるため
には以下に述べるように制御する。即ち、サイクルの前
半φ１ではアドレス信号ａでメモリブロック５５・６５
をそれぞれアクセスし、サイクルの後半φ２ではアドレ
ス信号ｂでメモリブロック５５をアクセスし、アドレス
信号ａでメモリブロック６５をアクセスするように制御
する。この場合、アドレス切換回路４５および４６、カ
ラムワード線ラッチ回路５７、ロウワード線ラッチ回路
５８を同一タイミングで動作させると、信号の流れが下
流に行くにしたがい、デコード時間の遅延の分だけずれ
を生じるため不適切な信号をラッチしてしまうおそれが
ある。これを避けるために、３種類の制御信号ｃ・ｄ´
・ｄ”を同期させると共に少しづつ遅延させて供給し、
所望の動作を行わせる。

【００２０】上記第２実施例によれば、メモリブロック
５５・６５のメモリセルとしてシングルポートセルのみ
を用いて構成すれば、１つのメモリブロックにアクセス
するワード線やビット線、センスアンプを１組でまかな
うことができ、回路規模を大きくせずに複数メモリブロ
ックを複数の外部インタフェースからアクセスする動作
を達成することができる。この場合、メインワード線の
寄生容量を低減したり、活性化されるワード線・メモリ
セルの数を減して消費電流を抑えることができるなどの
二重ワード線構成の利点を活かして本発明を適用でき、
特に、メモリが大容量の場合に有利である。

【００２１】図３は、第３実施例として、ロウデコーダ
に近い前段側のメモリブロック３１からの読み出しデー
タを論理処理する論理回路７０を有する集積回路に本発
明を適用した例における一部のブロック構成を示してお
り、第１実施例と比べて論理回路７０に関連する部分が
異なり、第１実施例と同一部分には図１中と同一符号を
付している。なお、切換回路３７は、相補的な制御信号
（ｃ、／ｃ）で制御される２個のクロックドインバータ
７１・７２が用いられている。また、ワード線ラッチ回
路３４は、相補的な制御信号（ｄ、／ｄ）で制御される
１個のクロックドインバータ７３に、互いの入出力端が
交差接続された２個のインバータ７４・７５が縦続接続
されている。前記論理回路７０は、前段側のメモリブロ
ック３１からの読み出しデータを論理処理した結果に応
じて、後段側のメモリブロック３２の書込み／読み出し
を制御するためのものであるが、メモリブロック３１用
のセンスアンプＳＡの出力７６が１サイクル中に時分割
により変化するので、アドレス信号ａに対応する読みだ
しデータによる論理出力Ｓａを１サイクル全体にわたっ
て保持する必要があり、所望のインタフェースからのア
クセス時にラッチしておかなければならない。制御回路
７７は、アドレス切換用の制御信号（ｃ、／ｃ）、ワー
ド線ラッチ用の制御信号（ｄ、／ｄ）、論理回路用の制
御信号（ｅ、／ｅ）を時分割で生成し、前記各メモリブ
ロックを互いに異なるインタフェースからアクセスする
ように制御するためのものである。この制御回路７７は
、前記アドレス切換用の制御信号ｃを遅延回路７８で遅
延させ、上記制御信号（ｃ、／ｃ）に同期すると共にア
ドレスデコーダ３８の動作に要する時間にほぼ対応する
遅延タイミングでワード線ラッチ用の制御信号（ｄ、／
ｄ）を生成し、さらに、上記制御信号ｄを遅延回路７９
で遅延させ、前記制御信号（ｃ、／ｃ）に同期すると共
に前記アドレスデーダ３８の動作およびメモリブロック
３１からの読み出し動作およびメモリブロック３１用の
センスアンプＳＡのセンス動作に要する時間にほぼ対応
する遅延タイミングで論理回路用のラッチ制御信号（ｅ
、／ｅ）を生成する。

【００２２】図３のメモリ回路を図２、図３のメモリ回
路と同様に図８で例として示したタイミングで動作させ
るためには以下に述べるように制御する。即ち、サイク
ルの前半φ１ではアドレス信号ａでメモリブロック３１
・３２をアクセスし、サイクルの後半φ２ではアドレス
信号ｂでメモリブロック３１をアクセスし、アドレス信
号ａでメモリブロック３２をアクセスするように制御す
る。この場合、アドレス切換回路、ラッチ回路、論理回
路を同一タイミングで動作させると、信号の流れが下流
に行くにしたがい、デコードや読みだし時間の遅延の分
だけずれを生じるため不適切な信号をラッチしてしまう
可能性がある。これを避けるために、３種類の制御信号
（ｃ、／ｃ）、（ｄ、／ｄ）、（ｅ、／ｅ）を同期させ
ると共に少しづつ遅延させて供給し、アドレス切換回路
・ワード線ラッチ回路・論理回路を制御し、アドレス入
力から論理出力までの整合性を保って動作させる。

【００２３】上記第３実施例によれば、第１実施例と同
様の効果が得られ、回路規模を大きくせずにアドレス入
力から論理回路７０の出力Ｓａ、Ｓｂまでの整合性を保
って動作させことが可能になる。また、この集積回路全
体の性能は、１サイクル中に２度アクセスする必要のあ
るメモリブロック３１へのアクセス時間により決まるが
、ワード線を３３をワード線ラッチ回路３４により分離
してメモリブロック３１のワード線３３の容量を低減す
ることにより、メモリブロック３１へのアクセスを高速
化することができる。

【００２４】図４は、第４実施例として、外部インタフ
ェースとして２つのバス（ＭＰＵバス８９とシステムバ
ス９２）からアクセスされるキャッシュメモリを有する
論理回路を有する集積回路に本発明を適用した例におけ
る一部のブロック構成を示しており、第１実施例と比べ
て、次の点が異なり、第１実施例と同一部分には図１中
と同一符号を付している。ＭＰＵバス８１にはＭＰＵ８
２が接続されており、ＭＰＵバス８１からアドレス信号
ａがアドレスバッファ回路３５に入力する。システムバ
ス８３にはメインメモリ８４とメモリコントローラ８５
が接続されており、システムバス８３からアドレス信号
ｂがアドレスバッファ回路３６に入力する。９１はキャ
ッシュメモリにおけるタグアドレス（ＴＡＧ）・有効ビ
ットデータ（ＶＡＬＩＤ）を記憶するための第１のメモ
リブロック、９２はキャッシュメモリにおけるＬＲＵ（
ＬＥＡＳＴ　ＲＥＣＥＮＴＬＹ　ＵＳＥＤ　）ビットデ
ータ・キャッシュデータ（ＤＡＴＡ）を記憶するための
第２のメモリブロック、９３および９４はそれぞれ上記
メモリブロック９１のＴＡＧ用・ＶＡＬＩＤ用のセンス
アンプ、９５は比較器・ヒット生成回路であり、上記セ
ンスアンプ９３・９４の出力９６・９７から、ＭＰＵバ
ス８１のヒット信号Ｓａあるいはシステムバス８３から
のヒット信号（スヌープヒット信号）Ｓｂを出力する。制御回路９８は、アドレス切換用の制御信号ｃ、ワード
線ラッチ用の制御信号ｄ、比較器・ヒット生成回路用の
ラッチ制御信号ｅを時分割で生成し、前記各メモリブロ
ックを互いに異なるインタフェースからアクセスするよ
うに制御するためのものである。この制御回路９８は、
アドレス切換用の制御信号ｃを遅延させ、この制御信号
ｃに同期すると共にアドレスデコーダ３８の動作に要す
る時間にほぼ対応する遅延タイミングでワード線ラッチ
用の制御信号ｄを生成し、さらに、この制御信号ｄを遅
延させ、前記制御信号ｃに同期すると共に前記アドレス
デーダ３８の動作およびメモリブロック３１からの読み
出し動作およびセンスアンプ９３・９４のセンス動作に
要する時間にほぼ対応する遅延タイミングで比較器・ヒ
ット生成回路用のラッチ制御信号ｅを生成する。

【００２５】図４のキャッシュメモリを前記各実施例と
同様に図８で例として示したタイミングで動作させるた
めには以下に述べるように制御する。即ち、サイクルの
前半φ１ではラッチ回路３４をスルーにしてＭＰＵバス
８１から全メモリブロック９１・９２をアクセスし、サ
イクルの後半φ２ではラッチ回路３４にラッチをかけて
システムバス８３から第１のメモリブロック９１をアク
セス、ＭＰＵバス８３から第２のメモリブロック９２を
アクセスする。センス回路９３・９４は、サイクルの前
半φ１ではＭＰＵバス８１からのアクセスにより読み出
した値を出力し、サイクルの後半φ２ではシステムバス
８３からのアクセスにより読み出した値を出力する。比
較器・ヒット生成回路９５は、第１のメモリブロック９
１から読み出したセンス回路９３・９４の出力９６・９
７から、サイクルの前半φ１ではＭＰＵバス８１のヒッ
ト信号Ｓａを出力し、サイクルの後半φ２ではシステム
バス８３のヒット信号（スヌープヒット信号）Ｓｂを出
力する。サイクルの後半φ２において、ＭＰＵバス８１
からサイクルの前半φ１でアクセスした結果のヒット信
号Ｓａに基づき、メモリブロック９２からキャッシュデ
ータを入出力するために第２のメモリブロック９２をＭ
ＰＵバス８１からアクセスを続ける必要があり、ＭＰＵ
バス８１からのアクセスによるヒット出力Ｓａをラッチ
する機能を比較器・ヒット生成回路９５が有するように
しなければならない。このような動作を達成するように
、３種類の制御信号ｃ・ｄ・ｅを同期させると共に少し
づつ遅延させて供給し、アドレス切換回路・ワード線ラ
ッチ回路・比較器・ヒット生成回路を制御し、アドレス
入力からヒット信号Ｓａ、Ｓｂまでの整合性を保って動
作させる。

【００２６】上記第４実施例によれば、第１実施例と同
様の効果が得られ、回路規模を大きくせずに大容量メモ
リを搭載したキャッシュ集積回路を構成することができ
る。

【００２７】図５は、第５実施例として、デュアルポー
トメモリセル７…のアレイで構成されている第１のメモ
リブロック１０と、この第１のメモリブロック１０の２
系統に対応してそれぞれワード線５、６が連続的に設け
られたそれぞれシングルポートセル１３…のアレイで構
成されている第２のメモリブロック３２、３２´とを有
する集積回路に本発明を適用した例における一部のブロ
ック構成を示しており、第１実施例と同一部分には図１
中と同一符号を付している。なお、３４´〜３８´は、
一方の系統の回路３４〜３８に対応する他方の系統の回
路であり、ａ´、ｂ´は他方の系統のアドレス信号、ｃ
´、ｄ´は他方の系統の制御信号である。この第５実施
例においても、第１実施例の構成を２系統持っているこ
とに相当し、各系統で第１実施例と同様の効果が得られ
る。

【００２８】図６は、第６実施例として、それぞれデュ
アルポートメモリセルのアレイで構成されている複数個
のメモリブロック１０…を有する集積回路に本発明を適
用した例における一部のブロック構成を示しており、第
５実施例と同一部分には図５中と同一符号を付している
。この第６実施例によれば、第５実施例と同様の効果が
得られ、４ポートメモリセルのアレイで構成されたメモ
リブロックを用いる場合に比べて回路規模が小さくて済
む。

【００２９】

【発明の効果】上述したように本発明によれば、複数個
のメモリブロックに対してブロック毎に異なるメモリア
クセスを行う集積回路を構成する際、デコーダ・ワード
線・ビット線・メモリセル・センスアンプの規模を極力
小さく実現でき、しかも、集積回路全体のパフォーマン
スを決める上でクリティカルパスとなる一部のメモリブ
ロックを高速にアクセスすることができ、集積回路全体
の性能を向上させることができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る半導体集積回路の一
部を示す構成説明図。

【図２】本発明の第２実施例に係る半導体集積回路の一
部を示す構成説明図。

【図３】本発明の第３実施例に係る半導体集積回路の一
部を示す構成説明図。

【図４】本発明の第４実施例に係る半導体集積回路の一
部を示す構成説明図。

【図５】本発明の第５実施例に係る半導体集積回路の一
部を示す構成説明図。

【図６】本発明の第６実施例に係る半導体集積回路の一
部を示す構成説明図。

【図７】従来のデュアルポートセルのアレイで構成され
たメモリブロックとシングルポートセルのアレイで構成
されたメモリブロックを有する半導体集積回路の一部を
示す構成説明図。

【図８】図７の集積回路におけるメモリ部を動作させる
遅延タイミングの例を示す図。

【図９】従来のシングルポートセルのアレイでのみ構成
された複数個のメモリブロックを有する半導体集積回路
の一部を示す構成説明図。

【符号の説明】

７…デュアルポートセル、１０、３１、３２、３２´、
５５、６５、９１、９２…メモリブロック、１３、３０
、５３、６３…シングルポートセル、３３…ワード線、
３４、３４´…ワード線ラッチ回路、３５、３５´、３
６、３６´…アドレスバッファ回路、３７、３７´…ア
ドレス切換回路、３８、３８´…アドレスデコーダ、３
９、６７、９８…制御回路、４１、４２…カラムアドレ
スバッファ回路、４３、４４…ロウアドレスバッファ回
路、４５…カラムアドレス切換回路、４６…ロウアドレ
ス切換回路、４プリデコーダ、４８…ロウデコーダ、４
９、５９…カラムワード線、５１、６１…セクションワ
ード線、５２、６２…メインワード線、５４、６４…ビ
ット線、５７…カラムワード線ラッチ回路、５８…ロウ
ワード線ラッチ回路、５６、６６、９３、９４１，ＳＡ
…センスアンプ、７０…論理回路、７７…制御回路、８
９…ＭＰＵバス、９２…システムバス、９５…比較器・
ヒット生成回路、ａ、ｂ…アドレス信号入力、（ｃ、／
ｃ）…アドレス切換用の制御信号、カラムワード線ラッ
チ用の制御信号ｄ´、ロウワード線ラッチ用の制御信号
ｄ”、（ｄ、／ｄ）…ワード線ラッチ用の制御信号、（
ｅ、／ｅ）…論理回路用の制御信号。

Claims

【特許請求の範囲】

【請求項１】　　それぞれのワード線が連続的に設けら
れた複数個のメモリブロックと、時分割で入力するアド
レス信号をそれぞれデコードし、上記複数個のメモリブ
ロックのワード線の一端側に接続されたアドレスデコー
ダと、上記複数個のメモリブロックの任意のメモリブロ
ック相互間でそれぞれのワード線に挿入されたワード線
信号をラッチするためのワード線ラッチ回路とを具備す
ることを特徴とする半導体集積回路。
【請求項２】　　請求項１記載の半導体集積回路におい
て、前記デコーダは、複数個のメモリブロックに共通に
設けられたロウデコーダと、複数個のメモリブロックの
カラム選択を行なうためのカラムデコーダとからなるこ
とを特徴とする半導体集積回路。
【請求項３】　　請求項１または２記載の半導体集積回
路において、複数個のインタフェースからのアドレス信
号入力に対応して設けられた複数個のアドレスバッファ
回路と、この複数個のアドレスバッファ回路のうちの任
意の１個のアドレスバッファ回路からのアドレス信号を
選択して前記デコーダに与えるアドレス切換回路とを具
備することを特徴とする半導体集積回路。
【請求項４】　　請求項１乃至３のいずれか１項記載の
半導体集積回路において、前記アドレス切換回路用の制
御信号およびこれに同期すると共に前記アドレスデコー
ダの動作に要する時間に対応する遅延タイミングを有す
る前記ワード線ラッチ回路用の制御信号を時分割で生成
し、前記各メモリブロックを互いに異なるインタフェー
スからアクセスするように制御する制御回路とを具備す
ることを特徴とする半導体集積回路。
【請求項５】　　請求項１乃至４のいずれか１項記載の
半導体集積回路において、前記各メモリブロックは、そ
れぞれシングルポートメモリセルのアレイで構成されて
いることを特徴とする半導体集積回路。
【請求項６】　　請求項１乃至４のいずれか１項記載の
半導体集積回路において、前記複数個のメモリブロック
は、デュアルポートメモリセルのアレイで構成されてい
る第１のメモリブロックと、この第１のメモリブロック
の２系統に対応してそれぞれワード線が連続的に設けら
れ、それぞれシングルポートメモリセルのアレイで構成
されている第２のメモリブロックとを有することを特徴
とする半導体集積回路。
【請求項７】　　請求項２乃至６のいずれか１項記載の
半導体集積回路において、前記メモリセルアレイの前段
側のメモリブロックから読み出された値を論理処理し、
処理結果に応じて後段側のメモリブロックからの読み出
し書き込み制御を行う論理回路と、前記アドレス切換回
路の制御信号およびこれに同期すると共に前記アドレス
デコーダの動作に要する時間にほぼ対応する遅延タイミ
ングを有するワード線ラッチ回路用の制御信号および上
記アドレス切換回路の制御信号に同期すると共に前記ア
ドレスデコーダの動作およびメモリブロックからの読み
出し動作に要する時間にほぼ対応する遅延タイミングを
有する論理回路用の制御信号を時分割で生成し、前記各
メモリブロックを互いに異なるインタフェースからアク
セスするように制御する制御回路とを具備することを特
徴とする半導体集積回路。
【請求項８】　　請求項２乃至４または５または６また
は７記載の半導体集積回路において、前記アドレスバッ
ファ回路は、ＭＰＵバスおよびシステムバスからそれぞ
れ入力するアドレス信号に対応して設けられており、前
記複数個のメモリブロックは、１つのメモリアクセスサ
イクルの間に時分割により上記ＭＰＵバスおよび上記シ
ステムバスの両方からアクセスすることが可能な第１の
メモリブロックと、上記ＭＰＵバスからのアクセスのみ
が可能な第２のメモリブロックとを有することを特徴と
する半導体集積回路。
【請求項９】　　請求項８記載の半導体集積回路におい
て、前記第１のメモリブロックはキャッシュメモリにお
けるタグアドレス・バリッドデータを記憶するためのメ
モリブロックであり、前記第２のメモリブロックはキャ
ッシュメモリにおけるキャッシュデータを記憶するため
のメモリブロックであり、さらに、上記第１のメモリブ
ロックから読み出された値を用いてヒット信号を生成す
る比較器・ヒット生成回路と、１つのメモリアクセスサ
イクルの間に時分割でＭＰＵバスとシステムバスの両方
から上記第１のメモリブロックにアクセスすると共に上
記ＭＰＵバスからのみ上記第２のメモリブロックにアク
セスするように、前記アドレス切換回路の制御信号と同
期して前記ワード線ラッチ制御信号および上記比較器・
ヒット生成回路の制御信号を時分割で生成して制御する
制御回路とを具備することを特徴とする半導体集積回路
。