JPH04250629A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04250629A JPH04250629A JP778091A JP778091A JPH04250629A JP H04250629 A JPH04250629 A JP H04250629A JP 778091 A JP778091 A JP 778091A JP 778091 A JP778091 A JP 778091A JP H04250629 A JPH04250629 A JP H04250629A
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- 239000004065 semiconductor Substances 0.000 title claims description 116
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims description 48
- 238000000605 extraction Methods 0.000 claims description 25
- 239000012535 impurity Substances 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 10
- 229910052796 boron Inorganic materials 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052681 coesite Inorganic materials 0.000 description 4
- 229910052906 cristobalite Inorganic materials 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 229910052682 stishovite Inorganic materials 0.000 description 4
- 229910052905 tridymite Inorganic materials 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、より詳しくは、エミッタ領域層直下のベ
ース領域層とベース電極とを結合するリンクベース層を
有するバイポーラトランジスタを含む半導体装置及びそ
の製造方法に関する。
造方法に関し、より詳しくは、エミッタ領域層直下のベ
ース領域層とベース電極とを結合するリンクベース層を
有するバイポーラトランジスタを含む半導体装置及びそ
の製造方法に関する。
【０００２】
【従来の技術】図３（ａ）〜（ｃ），図４（ｄ），（ｅ
）は、従来例の自己整合型のバイポーラトランジスタの
作成方法について説明する断面図である。
）は、従来例の自己整合型のバイポーラトランジスタの
作成方法について説明する断面図である。
【０００３】まず、ｎ型のＳｉ基板１上にｐ型不純物の
ボロンが導入された第１のＳｉ層２と絶縁膜３とを順次
形成した後、第１のＳｉ膜２及び絶縁膜３を貫通する第
１の開口部４を選択的に形成する。続いて、第１のＳｉ
膜２中のボロンをＳｉ基板１に導入し、外部ベース領域
層５を形成する（図３（ａ））。
ボロンが導入された第１のＳｉ層２と絶縁膜３とを順次
形成した後、第１のＳｉ膜２及び絶縁膜３を貫通する第
１の開口部４を選択的に形成する。続いて、第１のＳｉ
膜２中のボロンをＳｉ基板１に導入し、外部ベース領域
層５を形成する（図３（ａ））。
【０００４】次に、第１の開口部４を介してＳｉ基板１
にボロンを導入し、リンクベース領域層６を形成する（
図３（ｂ））。
にボロンを導入し、リンクベース領域層６を形成する（
図３（ｂ））。
【０００５】次いで、異方性エッチングにより第１の開
口部４の側壁に絶縁膜のサイドウオール７を形成して第
１の開口部４の側壁に表出する第１のＳｉ層２を絶縁す
るともに、第１の開口部４の内側にサイドウオール７に
より画定される第２の開口部８を形成する（図３（ｃ）
）。
口部４の側壁に絶縁膜のサイドウオール７を形成して第
１の開口部４の側壁に表出する第１のＳｉ層２を絶縁す
るともに、第１の開口部４の内側にサイドウオール７に
より画定される第２の開口部８を形成する（図３（ｃ）
）。
【０００６】次に、第２の開口部８を介して第２の開口
部８の底部のＳｉ基板１に選択的にボロンを導入した後
、加熱処理を行い、リンクベース領域層６とほぼ同じ位
の深さになるように内部ベース領域層９を形成する（図
４（ｄ））。
部８の底部のＳｉ基板１に選択的にボロンを導入した後
、加熱処理を行い、リンクベース領域層６とほぼ同じ位
の深さになるように内部ベース領域層９を形成する（図
４（ｄ））。
【０００７】次いで、ｎ型不純物が導入された第２のＳ
ｉ層１０を第２の開口部８を被覆して形成した後、加熱
処理を行い、第２の開口部８を介してＳｉ基板１内にｎ
型の不純物を導入し、内部ベース領域層９内にエミッタ
領域層１１を形成すると、バイポーラトランジスタが完
成する（図４（ｅ））。なお、残存する第１のＳｉ層２
がベース引出し電極となり、第２のＳｉ層１０がエミッ
タ引出し電極となる。
ｉ層１０を第２の開口部８を被覆して形成した後、加熱
処理を行い、第２の開口部８を介してＳｉ基板１内にｎ
型の不純物を導入し、内部ベース領域層９内にエミッタ
領域層１１を形成すると、バイポーラトランジスタが完
成する（図４（ｅ））。なお、残存する第１のＳｉ層２
がベース引出し電極となり、第２のＳｉ層１０がエミッ
タ引出し電極となる。
【０００８】
【発明が解決しようとする課題】ところで、このような
バイポーラトランジスタを用いた半導体集積回路装置を
スピードアップするため、遅延時間（ｔｐｄ）を小さく
する必要がある。このためには、バイポーラトランジス
タのベース抵抗を小さくすることが必要であり、一つの
手段としてリンクベース層６の低抵抗化が望まれている
。
バイポーラトランジスタを用いた半導体集積回路装置を
スピードアップするため、遅延時間（ｔｐｄ）を小さく
する必要がある。このためには、バイポーラトランジス
タのベース抵抗を小さくすることが必要であり、一つの
手段としてリンクベース層６の低抵抗化が望まれている
。
【０００９】しかし、リンクベース領域層６ａの低抵抗
化のために、リンクベース領域層６ａを形成する際に導
入するボロンの量を増すと、加熱処理をしたとき、リン
クベース領域層６ａが内部ベース領域層９よりも深くな
る（図５）。このため、エミッタ領域層９とコレクタ領
域層としてのＳｉ基板１との間のベース幅が広がってキ
ャリアの走行時間が増加するので、リンクベース領域層
６ａを低抵抗化した効果が相殺され、高速化が図れない
という問題がある。
化のために、リンクベース領域層６ａを形成する際に導
入するボロンの量を増すと、加熱処理をしたとき、リン
クベース領域層６ａが内部ベース領域層９よりも深くな
る（図５）。このため、エミッタ領域層９とコレクタ領
域層としてのＳｉ基板１との間のベース幅が広がってキ
ャリアの走行時間が増加するので、リンクベース領域層
６ａを低抵抗化した効果が相殺され、高速化が図れない
という問題がある。
【００１０】また、構造上内部ベース領域層９とリンク
ベース領域層６ａとが重なっているため、リンクベース
領域層６ａの不純物濃度に対応して内部ベース領域層９
の不純物濃度も高くなり、十分な電流増幅率が得られな
くなるという問題もある。
ベース領域層６ａとが重なっているため、リンクベース
領域層６ａの不純物濃度に対応して内部ベース領域層９
の不純物濃度も高くなり、十分な電流増幅率が得られな
くなるという問題もある。
【００１１】本発明は、かかる従来の問題点に鑑みてな
されたもので、リンクベース層の抵抗を低減し、半導体
装置の高速化を図ることができる半導体装置及びその製
造方法を提供することを目的とするものである。
されたもので、リンクベース層の抵抗を低減し、半導体
装置の高速化を図ることができる半導体装置及びその製
造方法を提供することを目的とするものである。
【００１２】
【課題を解決するための手段】上記課題は、第１に、一
導電型の半導体基板上に順次形成された反対導電型の第
１の半導体層及び第１の絶縁膜と、前記第１の半導体層
及び第１の絶縁膜を貫通して選択的に形成された第１の
開口部と、前記第１の開口部の底部に露出する半導体基
板、及び前記第１の開口部の側壁の第１の半導体層に接
するように形成された反対導電型の第２の半導体層と、
前記第１の開口部内の第２の半導体層を被覆する第２の
絶縁膜と、前記第２の絶縁膜に形成された第２の開口部
と、前記第２の開口部の底部に露出する第２の半導体層
に接するように形成された一導電型の第３の半導体層と
、前記第３の半導体膜と接し、かつ前記第２の半導体層
を貫通して前記半導体基板に達するように形成された一
導電型領域層と、前記一導電型領域層を領域層内部に含
み、かつ前記第２の半導体層を貫通して前記半導体基板
に達するように形成された反対導電型領域層とを有する
ことを特徴とする半導体装置によって達成され、第２に
、前記第３の半導体層がエミッタ引出し電極であり、前
記一導電型領域層がエミッタ領域層であり、前記反対導
電型領域層がベース領域層であり、前記第１の半導体層
がベース引出し電極であり、前記第２の半導体層が前記
ベース領域層とベース引出し電極とを結合するリンクベ
ース層であり、前記半導体基板がコレクタ領域層である
ことを特徴とする第１の発明に記載の半導体装置によっ
て達成され、第３に、一導電型の半導体基板上に反対導
電型の第１の半導体層及び第１の絶縁膜を順次形成する
工程と、前記第１の半導体層及び第１の絶縁膜をパター
ニングして前記第１の半導体層及び第１の絶縁膜を貫通
する第１の開口部を選択的に形成する工程と、前記第１
の開口部の底部に表出する半導体基板、及び前記第１の
開口部の側壁に表出する第１の半導体層に接するように
反対導電型の第２の半導体層を形成する工程と、前記第
２の半導体層を被覆して第２の絶縁膜を形成する工程と
、前記第２の絶縁膜を異方性エッチングし、前記第２の
半導体層が底部に表出するように前記第１の開口部内に
第２の開口部を形成する工程と、前記第２の開口部の底
部の前記第２の半導体層を貫通して前記半導体基板に達
するように選択的に反対導電型の不純物を導入し、反対
導電型領域層を形成する工程と、前記第２の開口部の底
部の第２の半導体層に接するように前記第２の開口部を
被覆して一導電型不純物を含む第３の半導体層を形成す
る工程と、加熱処理により前記第３の半導体層中の一導
電型不純物を前記第２の開口部を介して第２の半導体層
及び半導体基板に選択的に導入し、前記反対導電型領域
層内であって前記半導体基板に達する一導電型領域層を
形成する工程とを有する半導体装置の製造方法によって
達成され、第４に、前記第３の半導体層がエミッタ引出
し電極であり、前記一導電型領域層がエミッタ領域層で
あり、前記反対導電型領域層がベース領域層であり、前
記第１の半導体層がベース引出し電極であり、前記第２
の半導体層が前記ベース領域層とベース引出し電極とを
結合するリンクベース層であり、前記半導体基板がコレ
クタ領域層であることを特徴とする第３の発明に記載の
半導体装置の製造方法によって達成される。
導電型の半導体基板上に順次形成された反対導電型の第
１の半導体層及び第１の絶縁膜と、前記第１の半導体層
及び第１の絶縁膜を貫通して選択的に形成された第１の
開口部と、前記第１の開口部の底部に露出する半導体基
板、及び前記第１の開口部の側壁の第１の半導体層に接
するように形成された反対導電型の第２の半導体層と、
前記第１の開口部内の第２の半導体層を被覆する第２の
絶縁膜と、前記第２の絶縁膜に形成された第２の開口部
と、前記第２の開口部の底部に露出する第２の半導体層
に接するように形成された一導電型の第３の半導体層と
、前記第３の半導体膜と接し、かつ前記第２の半導体層
を貫通して前記半導体基板に達するように形成された一
導電型領域層と、前記一導電型領域層を領域層内部に含
み、かつ前記第２の半導体層を貫通して前記半導体基板
に達するように形成された反対導電型領域層とを有する
ことを特徴とする半導体装置によって達成され、第２に
、前記第３の半導体層がエミッタ引出し電極であり、前
記一導電型領域層がエミッタ領域層であり、前記反対導
電型領域層がベース領域層であり、前記第１の半導体層
がベース引出し電極であり、前記第２の半導体層が前記
ベース領域層とベース引出し電極とを結合するリンクベ
ース層であり、前記半導体基板がコレクタ領域層である
ことを特徴とする第１の発明に記載の半導体装置によっ
て達成され、第３に、一導電型の半導体基板上に反対導
電型の第１の半導体層及び第１の絶縁膜を順次形成する
工程と、前記第１の半導体層及び第１の絶縁膜をパター
ニングして前記第１の半導体層及び第１の絶縁膜を貫通
する第１の開口部を選択的に形成する工程と、前記第１
の開口部の底部に表出する半導体基板、及び前記第１の
開口部の側壁に表出する第１の半導体層に接するように
反対導電型の第２の半導体層を形成する工程と、前記第
２の半導体層を被覆して第２の絶縁膜を形成する工程と
、前記第２の絶縁膜を異方性エッチングし、前記第２の
半導体層が底部に表出するように前記第１の開口部内に
第２の開口部を形成する工程と、前記第２の開口部の底
部の前記第２の半導体層を貫通して前記半導体基板に達
するように選択的に反対導電型の不純物を導入し、反対
導電型領域層を形成する工程と、前記第２の開口部の底
部の第２の半導体層に接するように前記第２の開口部を
被覆して一導電型不純物を含む第３の半導体層を形成す
る工程と、加熱処理により前記第３の半導体層中の一導
電型不純物を前記第２の開口部を介して第２の半導体層
及び半導体基板に選択的に導入し、前記反対導電型領域
層内であって前記半導体基板に達する一導電型領域層を
形成する工程とを有する半導体装置の製造方法によって
達成され、第４に、前記第３の半導体層がエミッタ引出
し電極であり、前記一導電型領域層がエミッタ領域層で
あり、前記反対導電型領域層がベース領域層であり、前
記第１の半導体層がベース引出し電極であり、前記第２
の半導体層が前記ベース領域層とベース引出し電極とを
結合するリンクベース層であり、前記半導体基板がコレ
クタ領域層であることを特徴とする第３の発明に記載の
半導体装置の製造方法によって達成される。
【００１３】
【作用】本発明の半導体装置の製造方法においては、側
壁に第１の半導体層からなるベース引出し電極が露出し
、かつ底部にコレクタ領域層としての半導体基板の露出
する第１の開口部を被覆して第２の半導体層からなるリ
ンクベース層を形成し、リンクベース層を貫通して半導
体基板に達するように反対導電型領域層であるベース領
域層とベース領域層内の一導電型領域層であるエミッタ
領域層とを形成している。即ち、本発明の半導体装置の
ように、リンクベース層がベース引出し電極とベース領
域層とを結合し、ベース領域層とベース領域層内のエミ
ッタ領域層とが半導体基板内に突出することになる。
壁に第１の半導体層からなるベース引出し電極が露出し
、かつ底部にコレクタ領域層としての半導体基板の露出
する第１の開口部を被覆して第２の半導体層からなるリ
ンクベース層を形成し、リンクベース層を貫通して半導
体基板に達するように反対導電型領域層であるベース領
域層とベース領域層内の一導電型領域層であるエミッタ
領域層とを形成している。即ち、本発明の半導体装置の
ように、リンクベース層がベース引出し電極とベース領
域層とを結合し、ベース領域層とベース領域層内のエミ
ッタ領域層とが半導体基板内に突出することになる。
【００１４】このため、実効的なベース幅を決めるエミ
ッタ領域層直下のベース領域層はリンクベース層の下の
半導体基板内にあり、リンクベース層と重ならない。従
って、エミッタ領域層直下のベース領域層の不純物濃度
に影響を与えることなく、エミッタ領域層の不純物濃度
を越えない範囲でリンクベース層中の導電型不純物の濃
度を高くすることができる。これにより、リンクベース
層の抵抗を低減し、高速化を図ることができる。
ッタ領域層直下のベース領域層はリンクベース層の下の
半導体基板内にあり、リンクベース層と重ならない。従
って、エミッタ領域層直下のベース領域層の不純物濃度
に影響を与えることなく、エミッタ領域層の不純物濃度
を越えない範囲でリンクベース層中の導電型不純物の濃
度を高くすることができる。これにより、リンクベース
層の抵抗を低減し、高速化を図ることができる。
【００１５】
【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。図１（ａ）〜（ｃ），図２（ｄ）〜（
ｆ）は、本発明の実施例の自己整合型のバイポーラトラ
ンジスタの作成方法について説明する断面図である。
ついて説明する。図１（ａ）〜（ｃ），図２（ｄ）〜（
ｆ）は、本発明の実施例の自己整合型のバイポーラトラ
ンジスタの作成方法について説明する断面図である。
【００１６】まず、不純物濃度約１×１０１６／ｃｍ３
のｎ型のＳｉ基板（半導体基板）１２上に膜厚約３０
００Åの第１のＳｉ層（第１の半導体層）１３をＣＶＤ
法により形成した後、イオン注入によりドーズ量約３×
１０１５／ｃｍ２ でｐ型不純物のボロンを第１のＳｉ
層１３に導入し、不純物濃度約１×１０２０／ｃｍ３
のボロンを含有する第１のＳｉ層１３を形成する。続い
て、第１のＳｉ層１３上に膜厚約５０００ÅのＳｉＯ２
膜（第１の絶縁膜）１４をＣＶＤ法により形成する。な
お、第１のＳｉ層１３は後にベース引出し電極となる。
のｎ型のＳｉ基板（半導体基板）１２上に膜厚約３０
００Åの第１のＳｉ層（第１の半導体層）１３をＣＶＤ
法により形成した後、イオン注入によりドーズ量約３×
１０１５／ｃｍ２ でｐ型不純物のボロンを第１のＳｉ
層１３に導入し、不純物濃度約１×１０２０／ｃｍ３
のボロンを含有する第１のＳｉ層１３を形成する。続い
て、第１のＳｉ層１３上に膜厚約５０００ÅのＳｉＯ２
膜（第１の絶縁膜）１４をＣＶＤ法により形成する。な
お、第１のＳｉ層１３は後にベース引出し電極となる。
【００１７】次に、ＳｉＯ２膜１４及び第１のＳｉ層１
３を貫通するようにＳｉＯ２膜１４及び第１のＳｉ層１
３を選択的に順次エッチング・除去し、Ｓｉ基板１２が
表出するように第１の開口部１５を形成する（図１（ａ
））。
３を貫通するようにＳｉＯ２膜１４及び第１のＳｉ層１
３を選択的に順次エッチング・除去し、Ｓｉ基板１２が
表出するように第１の開口部１５を形成する（図１（ａ
））。
【００１８】次いで、第１の開口部１５の側壁に表出す
る第１のＳｉ層１３、及び第１の開口部１５の底部に表
出するＳｉ基板１２と接するように、ＣＶＤ法により膜
厚約５００ Åの第２のＳｉ層（第２の半導体層）１６
を形成した後、イオン注入によりドーズ量約１×１０１
５／ｃｍ２ でｐ型不純物のボロンを第２のＳｉ層１６
に導入する（図１（ｂ））。
る第１のＳｉ層１３、及び第１の開口部１５の底部に表
出するＳｉ基板１２と接するように、ＣＶＤ法により膜
厚約５００ Åの第２のＳｉ層（第２の半導体層）１６
を形成した後、イオン注入によりドーズ量約１×１０１
５／ｃｍ２ でｐ型不純物のボロンを第２のＳｉ層１６
に導入する（図１（ｂ））。
【００１９】続いて、第１の開口部１５を被覆するよう
に第２のＳｉ層１６をパターニングし、不純物濃度約３
×１０１９／ｃｍ３ のボロンを含有するｐ型のリンク
ベース層１６ａを形成した後、リンクベース層１６ａ上
に膜厚約３０００ÅのＰＳＧ膜（第２の絶縁膜）１７を
形成する（図１（ｃ））。
に第２のＳｉ層１６をパターニングし、不純物濃度約３
×１０１９／ｃｍ３ のボロンを含有するｐ型のリンク
ベース層１６ａを形成した後、リンクベース層１６ａ上
に膜厚約３０００ÅのＰＳＧ膜（第２の絶縁膜）１７を
形成する（図１（ｃ））。
【００２０】次に、ＰＳＧ膜１７上にレジスト膜１８を
形成し、第１の開口部１５と対応する領域にレジスト膜
１８の開口部１８ａを形成した後、レジスト膜１８の開
口部１８ａを介してＰＳＧ膜１７を異方性エッチングし
、レジスト膜１８の開口部１８ａの底部のＰＳＧ膜１７
のみ除去してリンクベース層１６ａを表出するとともに
第１の開口部１５の側壁及び第１の開口部１５の周辺部
のリンクベース層１６ａを被覆するようにＰＳＧ膜１７
を残存する。これにより、第１の開口部１５の側壁に残
存するＰＳＧ膜１７により画定される第２の開口部１７
ａが形成される（図２（ｄ））。
形成し、第１の開口部１５と対応する領域にレジスト膜
１８の開口部１８ａを形成した後、レジスト膜１８の開
口部１８ａを介してＰＳＧ膜１７を異方性エッチングし
、レジスト膜１８の開口部１８ａの底部のＰＳＧ膜１７
のみ除去してリンクベース層１６ａを表出するとともに
第１の開口部１５の側壁及び第１の開口部１５の周辺部
のリンクベース層１６ａを被覆するようにＰＳＧ膜１７
を残存する。これにより、第１の開口部１５の側壁に残
存するＰＳＧ膜１７により画定される第２の開口部１７
ａが形成される（図２（ｄ））。
【００２１】次に、イオン注入により第２の開口部１７
ａを介してリンクベース層１６ａ及びＳｉ基板１２内に
選択的にボロンを導入する。続いて、加熱処理を行い、
リンクベース層１６ａを貫通して、リンクベース層１６
ａの下のＳｉ基板１２内に突出するｐ型の内部ベース領
域層（反対導電型領域層）１９を形成する（図２（ｅ）
）。
ａを介してリンクベース層１６ａ及びＳｉ基板１２内に
選択的にボロンを導入する。続いて、加熱処理を行い、
リンクベース層１６ａを貫通して、リンクベース層１６
ａの下のＳｉ基板１２内に突出するｐ型の内部ベース領
域層（反対導電型領域層）１９を形成する（図２（ｅ）
）。
【００２２】次いで、第２の開口部１７ａを被覆して不
純物濃度１×１０２０／ｃｍ３ 以上のｎ型不純物の砒
素を含む、エミッタ引出し電極となる膜厚約１０００Å
の第３のＳｉ層（第３の半導体層）２０を形成する。
純物濃度１×１０２０／ｃｍ３ 以上のｎ型不純物の砒
素を含む、エミッタ引出し電極となる膜厚約１０００Å
の第３のＳｉ層（第３の半導体層）２０を形成する。
【００２３】次に、温度１１００℃，１０秒の条件で加
熱処理を行ってエミッタ引出し電極２０中の砒素不純物
を第２の開口部１７ａの底部のリンクベース層１６ａ及
びＳｉ基板１２内に選択的に導入し、ベース領域層１９
内であってＳｉ基板１２内に突出するエミッタ領域層（
一導電型領域層）２１を形成すると、バイポーラトラン
ジスタが完成する（図２（ｆ））。
熱処理を行ってエミッタ引出し電極２０中の砒素不純物
を第２の開口部１７ａの底部のリンクベース層１６ａ及
びＳｉ基板１２内に選択的に導入し、ベース領域層１９
内であってＳｉ基板１２内に突出するエミッタ領域層（
一導電型領域層）２１を形成すると、バイポーラトラン
ジスタが完成する（図２（ｆ））。
【００２４】以上のように、本発明の実施例の製造方法
により作成されたバイポーラトランジスタによれば、リ
ンクベース層１６ａがベース引出し電極１３と内部ベー
ス領域層１９とを結合し、また、内部ベース領域層１９
と内部ベース領域層１９内のエミッタ領域層２１とがＳ
ｉ基板１２内に突出することになるので、実効的なベー
ス幅を決めるエミッタ領域層２１直下の内部ベース領域
層１９はリンクベース層１６ａの下のＳｉ基板１２内に
あり、リンクベース層１６ａとは重ならない。
により作成されたバイポーラトランジスタによれば、リ
ンクベース層１６ａがベース引出し電極１３と内部ベー
ス領域層１９とを結合し、また、内部ベース領域層１９
と内部ベース領域層１９内のエミッタ領域層２１とがＳ
ｉ基板１２内に突出することになるので、実効的なベー
ス幅を決めるエミッタ領域層２１直下の内部ベース領域
層１９はリンクベース層１６ａの下のＳｉ基板１２内に
あり、リンクベース層１６ａとは重ならない。
【００２５】従って、エミッタ領域層２１直下の内部ベ
ース領域層１９の不純物濃度に影響を与えることなく、
エミッタ領域層２１の不純物濃度を越えない範囲でリン
クベース層１６ａ中のボロンの濃度を高くすることがで
きる。これにより、リンクベース層１６ａの抵抗を低減
し、半導体素子の高速化を図ることができる。
ース領域層１９の不純物濃度に影響を与えることなく、
エミッタ領域層２１の不純物濃度を越えない範囲でリン
クベース層１６ａ中のボロンの濃度を高くすることがで
きる。これにより、リンクベース層１６ａの抵抗を低減
し、半導体素子の高速化を図ることができる。
【００２６】
【発明の効果】以上のように、本発明の半導体装置及び
その製造方法によれば、第１の開口部の側壁のベース引
出し電極、及び第１の開口部の底部のコレクタ領域層と
なる半導体基板に接するようにリンクベース層を形成し
、リンクベース層を貫通して半導体基板に突出するよう
にベース領域層とベース領域層内のエミッタ領域層とを
形成している。即ち、リンクベース層がベース引出し電
極とベース領域層とを結合し、ベース領域層とベース領
域層内のエミッタ領域層とが半導体基板内に突出するこ
とになる。
その製造方法によれば、第１の開口部の側壁のベース引
出し電極、及び第１の開口部の底部のコレクタ領域層と
なる半導体基板に接するようにリンクベース層を形成し
、リンクベース層を貫通して半導体基板に突出するよう
にベース領域層とベース領域層内のエミッタ領域層とを
形成している。即ち、リンクベース層がベース引出し電
極とベース領域層とを結合し、ベース領域層とベース領
域層内のエミッタ領域層とが半導体基板内に突出するこ
とになる。
【００２７】このため、実効的なベース幅を決めるエミ
ッタ領域層直下のベース領域層はリンクベース層の下の
半導体基板内にあってリンクベース層と重ならないので
、実質的に動作するベース領域層の不純物濃度に影響を
与えることなく、リンクベース層中の導電型不純物の濃
度を高くすることができる。これにより、リンクベース
層の抵抗を低減し、半導体装置の高速化を図ることがで
きる。
ッタ領域層直下のベース領域層はリンクベース層の下の
半導体基板内にあってリンクベース層と重ならないので
、実質的に動作するベース領域層の不純物濃度に影響を
与えることなく、リンクベース層中の導電型不純物の濃
度を高くすることができる。これにより、リンクベース
層の抵抗を低減し、半導体装置の高速化を図ることがで
きる。
【図１】本発明の実施例の半導体装置の製造方法につい
て説明する断面図（その１）である。
て説明する断面図（その１）である。
【図２】本発明の実施例の半導体装置の製造方法につい
て説明する断面図（その２）である。
て説明する断面図（その２）である。
【図３】従来例の半導体装置の製造方法について説明す
る断面図（その１）である。
る断面図（その１）である。
【図４】従来例の半導体装置の製造方法について説明す
る断面図（その２）である。
る断面図（その２）である。
【図５】従来例の問題点について説明する断面図である
。
。
１ Ｓｉ基板、
２ 第１のＳｉ層、
３ 絶縁膜、
４ 第１の開口部、
５ 外部ベース領域層、
６，６ａ リンクベース領域層、
７ サイドウオール、
８，１７ａ 第２の開口部、
９ 内部ベース領域層、
１０ 第２のＳｉ層、
１１ エミッタ領域層、
１２ Ｓｉ基板（半導体基板）、
１３ 第１のＳｉ層（第１の半導体層，ベース引出し
電極）、 １４ ＳｉＯ２膜（第１の絶縁膜）、１５ 第１の
開口部、 １６ 第２のＳｉ層（第２の半導体層）、１６ａ
リンクベース層、 １７ ＰＳＧ膜（第２の絶縁膜）、 １８ レジスト膜、 １８ａ 開口部、 １９ 内部ベース領域層（反対導電型領域層）、２０
第３のＳｉ層（第３の半導体層，エミッタ引出し電
極）、 ２１ エミッタ領域層（一導電型領域層）。
電極）、 １４ ＳｉＯ２膜（第１の絶縁膜）、１５ 第１の
開口部、 １６ 第２のＳｉ層（第２の半導体層）、１６ａ
リンクベース層、 １７ ＰＳＧ膜（第２の絶縁膜）、 １８ レジスト膜、 １８ａ 開口部、 １９ 内部ベース領域層（反対導電型領域層）、２０
第３のＳｉ層（第３の半導体層，エミッタ引出し電
極）、 ２１ エミッタ領域層（一導電型領域層）。
Claims (4)
- 【請求項１】 一導電型の半導体基板上に順次形成さ
れた反対導電型の第１の半導体層及び第１の絶縁膜と、
前記第１の半導体層及び第１の絶縁膜を貫通して選択的
に形成された第１の開口部と、 前記第１の開口部の
底部に露出する半導体基板、及び前記第１の開口部の側
壁の第１の半導体層に接するように形成された反対導電
型の第２の半導体層と、前記第１の開口部内の第２の半
導体層を被覆する第２の絶縁膜と、前記第２の絶縁膜に
形成された第２の開口部と、前記第２の開口部の底部に
露出する第２の半導体層に接するように形成された一導
電型の第３の半導体層と、前記第３の半導体膜と接し、
かつ前記第２の半導体層を貫通して前記半導体基板に達
するように形成された一導電型領域層と、前記一導電型
領域層を領域層内部に含み、かつ前記第２の半導体層を
貫通して前記半導体基板に達するように形成された反対
導電型領域層とを有することを特徴とする半導体装置。 - 【請求項２】 前記第３の半導体層がエミッタ引出し
電極であり、前記一導電型領域層がエミッタ領域層であ
り、前記反対導電型領域層がベース領域層であり、前記
第１の半導体層がベース引出し電極であり、前記第２の
半導体層が前記ベース領域層とベース引出し電極とを結
合するリンクベース層であり、前記半導体基板がコレク
タ領域層であることを特徴とする請求項１記載の半導体
装置。 - 【請求項３】 一導電型の半導体基板上に反対導電型
の第１の半導体層及び第１の絶縁膜を順次形成する工程
と、前記第１の半導体層及び第１の絶縁膜をパターニン
グして前記第１の半導体層及び第１の絶縁膜を貫通する
第１の開口部を選択的に形成する工程と、前記第１の開
口部の底部に表出する半導体基板、及び前記第１の開口
部の側壁に表出する第１の半導体層に接するように反対
導電型の第２の半導体層を形成する工程と、前記第２の
半導体層を被覆して第２の絶縁膜を形成する工程と、前
記第２の絶縁膜を異方性エッチングし、前記第２の半導
体層が底部に表出するように前記第１の開口部内に第２
の開口部を形成する工程と、前記第２の開口部の底部の
前記第２の半導体層を貫通して前記半導体基板に達する
ように選択的に反対導電型の不純物を導入し、反対導電
型領域層を形成する工程と、前記第２の開口部の底部の
第２の半導体層に接するように前記第２の開口部を被覆
して一導電型不純物を含む第３の半導体層を形成する工
程と、加熱処理により前記第３の半導体層中の一導電型
不純物を前記第２の開口部を介して第２の半導体層及び
半導体基板に選択的に導入し、前記反対導電型領域層内
であって前記半導体基板に達する一導電型領域層を形成
する工程とを有する半導体装置の製造方法。 - 【請求項４】 前記第３の半導体層がエミッタ引出し
電極であり、前記一導電型領域層がエミッタ領域層であ
り、前記反対導電型領域層がベース領域層であり、前記
第１の半導体層がベース引出し電極であり、前記第２の
半導体層が前記ベース領域層とベース引出し電極とを結
合するリンクベース層であり、前記半導体基板がコレク
タ領域層であることを特徴とする請求項３記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP778091A JPH04250629A (ja) | 1991-01-25 | 1991-01-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP778091A JPH04250629A (ja) | 1991-01-25 | 1991-01-25 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04250629A true JPH04250629A (ja) | 1992-09-07 |
Family
ID=11675191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP778091A Withdrawn JPH04250629A (ja) | 1991-01-25 | 1991-01-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04250629A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100385655B1 (ko) * | 1994-09-26 | 2004-06-30 | 소니 가부시끼 가이샤 | 바이폴라트랜지스터및그제조방법 |
-
1991
- 1991-01-25 JP JP778091A patent/JPH04250629A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100385655B1 (ko) * | 1994-09-26 | 2004-06-30 | 소니 가부시끼 가이샤 | 바이폴라트랜지스터및그제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |