JPH04248716A - ループフィルタ - Google Patents
ループフィルタInfo
- Publication number
- JPH04248716A JPH04248716A JP3014128A JP1412891A JPH04248716A JP H04248716 A JPH04248716 A JP H04248716A JP 3014128 A JP3014128 A JP 3014128A JP 1412891 A JP1412891 A JP 1412891A JP H04248716 A JPH04248716 A JP H04248716A
- Authority
- JP
- Japan
- Prior art keywords
- phase
- signal
- circuit
- gate
- phase shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010363 phase shift Effects 0.000 claims abstract description 27
- 238000001514 detection method Methods 0.000 claims abstract description 19
- 230000000694 effects Effects 0.000 abstract description 2
- 239000006185 dispersion Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル通信におけ
るディジタル位相同期ループ（Ｄｉｇｉｔａｌ Ｐｈａ
ｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ；以下ＤＰＬＬという
）を構成するループフィルタに関し、特に位相ずれ検出
回数を任意に設定できるループフィルタに関する。
るディジタル位相同期ループ（Ｄｉｇｉｔａｌ Ｐｈａ
ｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ ；以下ＤＰＬＬという
）を構成するループフィルタに関し、特に位相ずれ検出
回数を任意に設定できるループフィルタに関する。
【０００２】
【従来の技術】従来、この種のＤＰＬＬは、図４に示す
ように、位相比較回路３２と、ループフィルタ３３と、
分周回路３４と三つの部分から構成されている。このル
ープフィルタ３３は、位相比較回路３２で検出した位相
の遅れまたは進みをカウントし、受信信号（３１）とＤ
ＰＬＬ内で生成されたクロック（３５）とが同期するよ
うに調整する信号を与える重要な回路となっている。
ように、位相比較回路３２と、ループフィルタ３３と、
分周回路３４と三つの部分から構成されている。このル
ープフィルタ３３は、位相比較回路３２で検出した位相
の遅れまたは進みをカウントし、受信信号（３１）とＤ
ＰＬＬ内で生成されたクロック（３５）とが同期するよ
うに調整する信号を与える重要な回路となっている。
【０００３】図５は図４のループフィルタ３３の構成例
を示す回路図であり、１６進アップダウンカウンタ１３
、クロック発生回路１４と、インバータゲート１５，１
６と、ＡＮＤゲート１７と、ＮＯＲゲート１８と、位相
同期調整用回路１９ａと、エクスクルーシブ（ＥＸ）Ｎ
ＯＲゲート２３，２４とカウント制御回路２５とから構
成される。
を示す回路図であり、１６進アップダウンカウンタ１３
、クロック発生回路１４と、インバータゲート１５，１
６と、ＡＮＤゲート１７と、ＮＯＲゲート１８と、位相
同期調整用回路１９ａと、エクスクルーシブ（ＥＸ）Ｎ
ＯＲゲート２３，２４とカウント制御回路２５とから構
成される。
【０００４】受信信号３１とＤＰＬＬ内部で生成された
クロック３５との位相遅れ信号（または位相進み信号）
は、図５に於いて、位相遅れ信号入力端子２１（または
位相進み信号入力端子２２）に入力され、１６進アップ
ダウンカウンタ２３をアップカウント（またはダウンカ
ウント）させる。
クロック３５との位相遅れ信号（または位相進み信号）
は、図５に於いて、位相遅れ信号入力端子２１（または
位相進み信号入力端子２２）に入力され、１６進アップ
ダウンカウンタ２３をアップカウント（またはダウンカ
ウント）させる。
【０００５】例えば、位相遅れ信号によりアップカウン
トさせる場合を説明する。この場合、ＡＮＤゲート１７
の出力を“１”、ＮＯＲゲート１８の出力を“０”とす
るためには、１６進アップダウンカウンタ１３の出力は
、Ｑ０ ＝“１”，Ｑ１ ＝“１”、Ｑ２ ＝“０”、
Ｑ３ ＝“１”でなければならない。
トさせる場合を説明する。この場合、ＡＮＤゲート１７
の出力を“１”、ＮＯＲゲート１８の出力を“０”とす
るためには、１６進アップダウンカウンタ１３の出力は
、Ｑ０ ＝“１”，Ｑ１ ＝“１”、Ｑ２ ＝“０”、
Ｑ３ ＝“１”でなければならない。
【０００６】この状態を図６のタイミングチャートに示
す。このタイミングチャートによると、位相遅れ信号が
３回入力されると、ＡＮＤゲート１７の出力が“１”、
ＮＯＲゲート１８の出力が“０”となる。このとき、位
相同期調整用回路１９ａからは、１６進アップダウンカ
ウンタ１３をリセット（ＲＢ端子に入力）させる信号を
出力するとともに、受信信号とＤＰＬＬ内部で生成され
るクロックとが同期するように調整される位相同期信号
端子２０に出力する。
す。このタイミングチャートによると、位相遅れ信号が
３回入力されると、ＡＮＤゲート１７の出力が“１”、
ＮＯＲゲート１８の出力が“０”となる。このとき、位
相同期調整用回路１９ａからは、１６進アップダウンカ
ウンタ１３をリセット（ＲＢ端子に入力）させる信号を
出力するとともに、受信信号とＤＰＬＬ内部で生成され
るクロックとが同期するように調整される位相同期信号
端子２０に出力する。
【０００７】ここで図２において、位相比較回路３２か
らの出力は受信雑音をできる限り除去するためにループ
フィルタ３３によりろ波され、このループフィルタ３３
の出力は位相差を減少するように分周回路３４の周波数
を調整する。一方、位相ジッタは除去されずに位相比較
回路３２とループフィルタ３３とを通過する。この位相
ジッタは、時間の経過とともに位相のずれを徐々に拡大
していき、位相のずれが検出し得る程度に大きくなると
分周回路３４に対して適切な調整がなされる。
らの出力は受信雑音をできる限り除去するためにループ
フィルタ３３によりろ波され、このループフィルタ３３
の出力は位相差を減少するように分周回路３４の周波数
を調整する。一方、位相ジッタは除去されずに位相比較
回路３２とループフィルタ３３とを通過する。この位相
ジッタは、時間の経過とともに位相のずれを徐々に拡大
していき、位相のずれが検出し得る程度に大きくなると
分周回路３４に対して適切な調整がなされる。
【０００８】
【発明が解決しようとする課題】上述した従来のループ
フィルタ３３は、前段の位相比較回路３２より出力され
た位相遅れ信号（または位相進み信号）を取込み、位相
ずれ検出回数をカウントすると共に、次段の分周回路３
４へ受信信号とＤＰＬＬ内部で生成されたクロックが同
期するように調整する信号を与える。
フィルタ３３は、前段の位相比較回路３２より出力され
た位相遅れ信号（または位相進み信号）を取込み、位相
ずれ検出回数をカウントすると共に、次段の分周回路３
４へ受信信号とＤＰＬＬ内部で生成されたクロックが同
期するように調整する信号を与える。
【０００９】しかし、従来の回路では位相ずれ検出回数
を３回に限定しており、同期特性のバラツキ、位相ジッ
タの大きさ、信号対雑音比の影響等によっては、位相同
期を適切に調整することができないという欠点があった
。
を３回に限定しており、同期特性のバラツキ、位相ジッ
タの大きさ、信号対雑音比の影響等によっては、位相同
期を適切に調整することができないという欠点があった
。
【００１０】本発明の目的は、このような欠点を除き、
位相同期を適切に調整することが出来、安定な出力を得
られるようにしたループフィルタを提供することにある
。
位相同期を適切に調整することが出来、安定な出力を得
られるようにしたループフィルタを提供することにある
。
【００１１】
【課題を解決するための手段】本発明のループフィルタ
の構成は、位相遅れ信号および位相進み信号を入力して
位相ずれ検出回数をカウントする計数回路と、この計数
回路からの位相ずれ検出回数を受信信号の品質などによ
り設定される制御信号により任意に設定されるゲート手
段と、このゲート手段により設定された出力により位相
ずれ検出回路の設定値を制御するカウント制御回路とを
備えたことを特徴とする。
の構成は、位相遅れ信号および位相進み信号を入力して
位相ずれ検出回数をカウントする計数回路と、この計数
回路からの位相ずれ検出回数を受信信号の品質などによ
り設定される制御信号により任意に設定されるゲート手
段と、このゲート手段により設定された出力により位相
ずれ検出回路の設定値を制御するカウント制御回路とを
備えたことを特徴とする。
【００１２】
【実施例】次に本発明について図面を参照して説明する
。
。
【００１３】図１は、本発明の一実施例を示すブロック
図、第２図は本実施例の動作例を示すタイミングチャー
トである。
図、第２図は本実施例の動作例を示すタイミングチャー
トである。
【００１４】図において、位相遅れ信号入力端子１１は
１６進アップダウンカウンタ１３の入力端子Ｕに接続さ
れると共に、１６進アップダウンカウンタ用クロック発
生回路１９に接続される。位相進み信号入力端子１２は
１６進アップダウンカウンタ１８の０端子Ｄに接続され
ると共に、カウンタ用クロック発生回路１４にも接続さ
れ、このカウンタ用クロック発生回路１４からの出力信
号は、１６進アップダウンカウンタ１３の端子Ｃに入力
される。
１６進アップダウンカウンタ１３の入力端子Ｕに接続さ
れると共に、１６進アップダウンカウンタ用クロック発
生回路１９に接続される。位相進み信号入力端子１２は
１６進アップダウンカウンタ１８の０端子Ｄに接続され
ると共に、カウンタ用クロック発生回路１４にも接続さ
れ、このカウンタ用クロック発生回路１４からの出力信
号は、１６進アップダウンカウンタ１３の端子Ｃに入力
される。
【００１５】このカウンタ１３の出力Ｑ０ はＡＮＤゲ
ート１７に入力されると共に、インバータゲート１５を
介してＮＯＲゲート１８に入力される。また、カウンタ
１３の出力Ｑ１ は、ＥＸ−ＮＯＲゲート２３を介して
ＡＮＤゲート１７に入力されると共に、ＮＯＲゲート１
８に入力される。
ート１７に入力されると共に、インバータゲート１５を
介してＮＯＲゲート１８に入力される。また、カウンタ
１３の出力Ｑ１ は、ＥＸ−ＮＯＲゲート２３を介して
ＡＮＤゲート１７に入力されると共に、ＮＯＲゲート１
８に入力される。
【００１６】更に、ＥＸ−ＮＯＲゲート２３には、位相
ずれ検出回数カウント制御端子２１またはカウント制御
回路３５から制御信号が入力される。
ずれ検出回数カウント制御端子２１またはカウント制御
回路３５から制御信号が入力される。
【００１７】カウンタ１３の出力Ｑ２ と、位相ずれ検
出回数カウント制御端子２２からの制御信号、またはカ
ウント制御回路２５からの制御信号がＥＸ−ＮＯＲゲー
ト２４に入力され、ＥＸ−ＮＯＲゲート２４の出力はイ
ンバータゲート１６を介してＡＮＤゲート１７、ＮＯＲ
ゲート１８に入力され、カウンタ１３の出力Ｑ３ は、
ＡＮＤゲート１７、ＮＯＲゲート１８にそれぞれ入力さ
れ、ＡＮＤゲート１７、ＮＯＲゲート１８の出力は位相
同期調整用回路１９に入力される。
出回数カウント制御端子２２からの制御信号、またはカ
ウント制御回路２５からの制御信号がＥＸ−ＮＯＲゲー
ト２４に入力され、ＥＸ−ＮＯＲゲート２４の出力はイ
ンバータゲート１６を介してＡＮＤゲート１７、ＮＯＲ
ゲート１８に入力され、カウンタ１３の出力Ｑ３ は、
ＡＮＤゲート１７、ＮＯＲゲート１８にそれぞれ入力さ
れ、ＡＮＤゲート１７、ＮＯＲゲート１８の出力は位相
同期調整用回路１９に入力される。
【００１８】位相同期調整用回路１９の出力は、カウン
タ１３をリセット（ＲＢ端子に入力）させると共に、位
相遅れの時は受信信号に対してＤＰＬＬ内部で生成され
たクロックをマスタークロックの１クロック分進ませ、
位相進みの時は受信信号に対してＤＰＬＬ内部で生成さ
れたクロックをマスタークロックの１クロック分遅らせ
る等の位相補正を行なう調整信号を位相同期信号端子２
０へ送出する。
タ１３をリセット（ＲＢ端子に入力）させると共に、位
相遅れの時は受信信号に対してＤＰＬＬ内部で生成され
たクロックをマスタークロックの１クロック分進ませ、
位相進みの時は受信信号に対してＤＰＬＬ内部で生成さ
れたクロックをマスタークロックの１クロック分遅らせ
る等の位相補正を行なう調整信号を位相同期信号端子２
０へ送出する。
【００１９】更に、位相同期調整用回路１９からは、同
期特性のバラツキ、位相ジッタの大きさ、信号対雑音比
の影響による受信信号の品質を検知してカウント制御回
路２５へ位相ずれ検出回路の設定値を決定させる信号を
出力する。このカウント制御回路２５では受信信号の品
質によって位相ずれ検出回路が設定され、ＥＸ−ＮＯＲ
ゲート２３，２４へその設定値を形成させる情報信号を
送信する。
期特性のバラツキ、位相ジッタの大きさ、信号対雑音比
の影響による受信信号の品質を検知してカウント制御回
路２５へ位相ずれ検出回路の設定値を決定させる信号を
出力する。このカウント制御回路２５では受信信号の品
質によって位相ずれ検出回路が設定され、ＥＸ−ＮＯＲ
ゲート２３，２４へその設定値を形成させる情報信号を
送信する。
【００２０】ここでは実施例として、従来例と同様に位
相遅れ信号が入力された場合を説明する。
相遅れ信号が入力された場合を説明する。
【００２１】このとき、ＡＮＤゲート１８の出力を“１
”、ＮＯＲゲート１８の出力を“０”とするための１６
進アップダウンカウンタ１３の出力Ｑ０，Ｑ１，Ｑ２，
Ｑ３ 状態は、図２に示すようになる。ここで、αは位
相ずれ検出回数を示し、ゲート１８の出力はα＝１，３
，５，７いずれの場合も同じになり、リセット端子ＲＢ
には（α＋１）回目のクロックの入力個所でリセット信
号が入力される。
”、ＮＯＲゲート１８の出力を“０”とするための１６
進アップダウンカウンタ１３の出力Ｑ０，Ｑ１，Ｑ２，
Ｑ３ 状態は、図２に示すようになる。ここで、αは位
相ずれ検出回数を示し、ゲート１８の出力はα＝１，３
，５，７いずれの場合も同じになり、リセット端子ＲＢ
には（α＋１）回目のクロックの入力個所でリセット信
号が入力される。
【００２２】位相ずれ検出回数を任意に初期設定するた
めには、位相ずれ検出回数カウント制御端子２１，２２
には、図２に示す入力状態を設定することになる。
めには、位相ずれ検出回数カウント制御端子２１，２２
には、図２に示す入力状態を設定することになる。
【００２３】なお、この図２は位相ずれ検出回数αを１
，３，５，７と設定した場合であるが、他の値にも設定
可能である。
，３，５，７と設定した場合であるが、他の値にも設定
可能である。
【００２４】
【発明の効果】以上説明したように本発明は、位相ずれ
検出回数を任意に設定できるゲート手段を設けることに
より、同期特性のバラツキ、位相ジッタの大きさ、信号
対雑音比の影響等に対して位相同期を適切に調整するこ
とができるという効果があり、更に位相ずれ検出回数カ
ウント制御端子は、集積回路に於ける外部端子として設
けても良く、集積回路内の金属配線によるマスタースラ
イスとして設けることも可能であり、テスト用端子、あ
るいはマスクレイアウト設計時の経費節減にも効果があ
る。
検出回数を任意に設定できるゲート手段を設けることに
より、同期特性のバラツキ、位相ジッタの大きさ、信号
対雑音比の影響等に対して位相同期を適切に調整するこ
とができるという効果があり、更に位相ずれ検出回数カ
ウント制御端子は、集積回路に於ける外部端子として設
けても良く、集積回路内の金属配線によるマスタースラ
イスとして設けることも可能であり、テスト用端子、あ
るいはマスクレイアウト設計時の経費節減にも効果があ
る。
【図１】本発明のループフィルタの一実施例の回路図。
【図２】本実施例の動作例を示すタイミングチャート。
【図３】本実施例の状態設定を説明する論理図。
【図４】従来のＤＰＬＬの一例のブロック図。
【図５】従来例のループフィルタの回路図。
【図６】図５の従来例の動作例を示すタイミングチャー
ト。
ト。
１１ 位相遅れ信号入力端子
１２ 位相進み信号入力端子
１３ １６進アップダウンカウンタ１４
クロック発生回路 １５，１６ インバータゲート １７ ＡＮＤゲート １８ ＮＯＲゲート １９，１９ａ 位相同期調整用回路２０
位相同期信号端子 ２１ 位相ずれ検出回数カウント制御端子２２
位相ずれ検出回数カウント制御端子２３，２４
エクスクルーシブＮＯＲゲート２５ カウ
ント制御回路 ３１ 受信信号 ３２ 位相比較回路 ３３ ループフィルタ ３４ 分周回路 ３５ ＤＰＬＬの内部クロック ３６ マスタークロック
クロック発生回路 １５，１６ インバータゲート １７ ＡＮＤゲート １８ ＮＯＲゲート １９，１９ａ 位相同期調整用回路２０
位相同期信号端子 ２１ 位相ずれ検出回数カウント制御端子２２
位相ずれ検出回数カウント制御端子２３，２４
エクスクルーシブＮＯＲゲート２５ カウ
ント制御回路 ３１ 受信信号 ３２ 位相比較回路 ３３ ループフィルタ ３４ 分周回路 ３５ ＤＰＬＬの内部クロック ３６ マスタークロック
Claims (1)
- 【請求項１】 位相遅れ信号および位相進み信号を入
力して位相ずれ検出回数をカウントする計数回路と、こ
の計数回路からの位相ずれ検出回数を受信信号の品質な
どにより設定される制御信号により任意に設定されるゲ
ート手段と、このゲート手段により設定された出力によ
り位相ずれ検出回路の設定値を制御するカウント制御回
路とを備えたことを特徴とするループフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014128A JPH04248716A (ja) | 1991-02-05 | 1991-02-05 | ループフィルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3014128A JPH04248716A (ja) | 1991-02-05 | 1991-02-05 | ループフィルタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04248716A true JPH04248716A (ja) | 1992-09-04 |
Family
ID=11852494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3014128A Pending JPH04248716A (ja) | 1991-02-05 | 1991-02-05 | ループフィルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04248716A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008055754A1 (en) * | 2006-11-09 | 2008-05-15 | International Business Machines Corporation | Systems and arrangements for a phase frequency detector |
-
1991
- 1991-02-05 JP JP3014128A patent/JPH04248716A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008055754A1 (en) * | 2006-11-09 | 2008-05-15 | International Business Machines Corporation | Systems and arrangements for a phase frequency detector |
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