JPH04218959A - 半導体装置およびその制御方法 - Google Patents
半導体装置およびその制御方法Info
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- JPH04218959A JPH04218959A JP3086605A JP8660591A JPH04218959A JP H04218959 A JPH04218959 A JP H04218959A JP 3086605 A JP3086605 A JP 3086605A JP 8660591 A JP8660591 A JP 8660591A JP H04218959 A JPH04218959 A JP H04218959A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の制御方法に関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の
メモリセルおよびその制御方法に関する。
の制御方法に関し、特に、ＤＲＡＭ（Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の
メモリセルおよびその制御方法に関する。
【０００２】
【従来の技術】従来、半導体記憶装置は、コンピュータ
などの情報機器のめざましい普及によってその需要が急
速に拡大している。さらに、機能的には大規模な記憶容
量を有し、かつ、高速動作が可能なものが要求されてい
る。これに対応して、半導体記憶装置の高集積化，高速
応答性および高信頼性に関する技術開発が進められてい
る。
などの情報機器のめざましい普及によってその需要が急
速に拡大している。さらに、機能的には大規模な記憶容
量を有し、かつ、高速動作が可能なものが要求されてい
る。これに対応して、半導体記憶装置の高集積化，高速
応答性および高信頼性に関する技術開発が進められてい
る。
【０００３】半導体記憶装置のうち、記憶情報のランダ
ムな入出力が可能なものとしてＤＲＡＭが知られている
。一般に、ＤＲＡＭは、２つの記憶情報を蓄積する記憶
領域であるメモリセルアレイ部と、外部との入出力に必
要な周辺回路部とから構成されている。図１４は、一般
的なＤＲＡＭの構成を示したブロック図である。図１４
を参照して、ＤＲＡＭ５０は、記憶情報のデータ信号を
蓄積するためのメモリセルアレイ５１と、単位記憶回路
を構成するメモリセルアレイを選択するためのアドレス
信号を外部から受けるためのロウアンドカラムアドレス
バッファ５２と、そのアドレス信号を解読することによ
ってメモリセルアレイを指定するためのロウデコーダ５
３およびカラムデコーダ５４と、指定されたメモリセル
に蓄積された信号を増幅して読出すためのセンスリフレ
ッシュアンプ５５と、データ入出力のためのデータイン
バッファ５６およびデータアウトバッファ５７と、クロ
ック信号を発生するためのクロックジェネレータ５８と
を備えている。
ムな入出力が可能なものとしてＤＲＡＭが知られている
。一般に、ＤＲＡＭは、２つの記憶情報を蓄積する記憶
領域であるメモリセルアレイ部と、外部との入出力に必
要な周辺回路部とから構成されている。図１４は、一般
的なＤＲＡＭの構成を示したブロック図である。図１４
を参照して、ＤＲＡＭ５０は、記憶情報のデータ信号を
蓄積するためのメモリセルアレイ５１と、単位記憶回路
を構成するメモリセルアレイを選択するためのアドレス
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バッファ５２と、そのアドレス信号を解読することによ
ってメモリセルアレイを指定するためのロウデコーダ５
３およびカラムデコーダ５４と、指定されたメモリセル
に蓄積された信号を増幅して読出すためのセンスリフレ
ッシュアンプ５５と、データ入出力のためのデータイン
バッファ５６およびデータアウトバッファ５７と、クロ
ック信号を発生するためのクロックジェネレータ５８と
を備えている。
【０００４】半導体チップ上で大きな面積を占めるメモ
リセルアレイ５１は、単位記憶情報を蓄積するためのメ
モリセルがマトリックス状に複数個配置されて形成され
ている。すなわち、通常、メモリセルは、１個のＭＯＳ
トランジスタと、これに接続された１個のキャパシタと
から構成される。このメモリセルは、１トランジスタ１
キャパシタ型のメモリセルとして広く知られている。こ
のような構成を有するメモリセルは、構造が簡単なため
、メモリセルアレイの集積度を向上させることが容易で
あり、大容量のＤＲＡＭに広く用いられる。
リセルアレイ５１は、単位記憶情報を蓄積するためのメ
モリセルがマトリックス状に複数個配置されて形成され
ている。すなわち、通常、メモリセルは、１個のＭＯＳ
トランジスタと、これに接続された１個のキャパシタと
から構成される。このメモリセルは、１トランジスタ１
キャパシタ型のメモリセルとして広く知られている。こ
のような構成を有するメモリセルは、構造が簡単なため
、メモリセルアレイの集積度を向上させることが容易で
あり、大容量のＤＲＡＭに広く用いられる。
【０００５】また、ＤＲＡＭのメモリセルは、キャパシ
タの構造によっていくつかのタイプに分けることができ
る。この中で、スタックドタイプキャパシタは、キャパ
シタの主要部をゲート電極やフィールド分離膜の上部に
まで延在させることにより、キャパシタの電極間の対向
面積を増大させキャパシタ容量を増加させることができ
る。スタックドタイプキャパシタは、このような特徴点
を有するので、半導体装置の集積化に伴い素子が微細化
された場合にも、キャパシタ容量を確保することができ
る。この結果、半導体装置の集積化に伴って、スタック
ドタイプのキャパシタが多く用いられるようになった。
タの構造によっていくつかのタイプに分けることができ
る。この中で、スタックドタイプキャパシタは、キャパ
シタの主要部をゲート電極やフィールド分離膜の上部に
まで延在させることにより、キャパシタの電極間の対向
面積を増大させキャパシタ容量を増加させることができ
る。スタックドタイプキャパシタは、このような特徴点
を有するので、半導体装置の集積化に伴い素子が微細化
された場合にも、キャパシタ容量を確保することができ
る。この結果、半導体装置の集積化に伴って、スタック
ドタイプのキャパシタが多く用いられるようになった。
【０００６】図１５は、たとえば米国特許第４９２２３
１２号、または、特開昭５７−２３２６１号に示された
従来のスタックドタイプのＤＲＡＭのメモリセルを示す
断面図である。図１５を参照して、従来のＤＲＡＭのメ
モリセルは、半導体基板１０１と、分離領域１０２と、
ＭＯＳトランジスタ用の絶縁膜１０３と、ＭＯＳトラン
ジスタのゲート電極（ワード線）１０４と、半導体基板
１０１と反対導電型を有する不純物拡散層１０５と、層
間絶縁膜１０６と、不純物拡散層１０５に電気的に接続
されたキャパシタの下部電極１０７と、キャパシタの誘
電体膜１０８と、キャパシタの上部電極１０９と、層間
絶縁膜１１０と、ＭＯＳトランジスタに対してキャパシ
タ電極１０７とは反対側の不純物拡散層１０５に電気的
に接続された導電体からなるビット線１１１とを備えて
いる。
１２号、または、特開昭５７−２３２６１号に示された
従来のスタックドタイプのＤＲＡＭのメモリセルを示す
断面図である。図１５を参照して、従来のＤＲＡＭのメ
モリセルは、半導体基板１０１と、分離領域１０２と、
ＭＯＳトランジスタ用の絶縁膜１０３と、ＭＯＳトラン
ジスタのゲート電極（ワード線）１０４と、半導体基板
１０１と反対導電型を有する不純物拡散層１０５と、層
間絶縁膜１０６と、不純物拡散層１０５に電気的に接続
されたキャパシタの下部電極１０７と、キャパシタの誘
電体膜１０８と、キャパシタの上部電極１０９と、層間
絶縁膜１１０と、ＭＯＳトランジスタに対してキャパシ
タ電極１０７とは反対側の不純物拡散層１０５に電気的
に接続された導電体からなるビット線１１１とを備えて
いる。
【０００７】１対の不純物拡散層１０５，絶縁膜１０３
，ゲート電極１０４および半導体基板１０１により、Ｍ
ＯＳトランジスタ１１２が構成されている。また、下部
電極１０７，誘電体膜１０８および上部電極１０９によ
り、キャパシタ１１３が構成されている。このような半
導体装置は、一般に、１トランジスタ，１キャパシタ型
のＭＯＳＤＲＡＭとして知られているものの１種である
。メモリとしての動作原理については、たとえば、“Ｉ
ｎｔｒｏｄｕｃｔｉｏｎ ｔｏ Ｍｏｓ ＬＳＩ
Ｄｅｓｉｇｎ”，Ｊｏｈｎ Ｍａｖｏｒ，Ｍｅｒ
ｖｙｎ Ｊａｃｋ，Ｐｅｔｅｒ Ｄｅｎｙｅｒ著，
Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ Ｐｕｂｌｉｓｈｉｎ
ｇＣｏ．［邦訳：「ＭＯＳ ＬＳＩ設計入門」菅野卓
雄，桜井貴康監訳，産業図書，１９８４］の第５章に詳
しく開示されている。
，ゲート電極１０４および半導体基板１０１により、Ｍ
ＯＳトランジスタ１１２が構成されている。また、下部
電極１０７，誘電体膜１０８および上部電極１０９によ
り、キャパシタ１１３が構成されている。このような半
導体装置は、一般に、１トランジスタ，１キャパシタ型
のＭＯＳＤＲＡＭとして知られているものの１種である
。メモリとしての動作原理については、たとえば、“Ｉ
ｎｔｒｏｄｕｃｔｉｏｎ ｔｏ Ｍｏｓ ＬＳＩ
Ｄｅｓｉｇｎ”，Ｊｏｈｎ Ｍａｖｏｒ，Ｍｅｒ
ｖｙｎ Ｊａｃｋ，Ｐｅｔｅｒ Ｄｅｎｙｅｒ著，
Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ Ｐｕｂｌｉｓｈｉｎ
ｇＣｏ．［邦訳：「ＭＯＳ ＬＳＩ設計入門」菅野卓
雄，桜井貴康監訳，産業図書，１９８４］の第５章に詳
しく開示されている。
【０００８】図１６は、ＤＲＡＭのメモリセルの等価回
路図である。図１６を参照して、ビット線１１１は、信
号入力線であり、ワード線１０４は、選択線である。ト
ランスファゲートトランジスタは、ＭＯＳ型トランジス
タ１１２により構成される。信号電荷蓄積用のキャパシ
タ１１３は、その容量がＣＳ （蓄積容量）である。セ
ルプレート１１６は、キャパシタ１１３の上部電極１０
９に電気的に接続されている。なお、図１５に示したゲ
ート電極１０４は、ワード線１０４としても機能してい
る。
路図である。図１６を参照して、ビット線１１１は、信
号入力線であり、ワード線１０４は、選択線である。ト
ランスファゲートトランジスタは、ＭＯＳ型トランジス
タ１１２により構成される。信号電荷蓄積用のキャパシ
タ１１３は、その容量がＣＳ （蓄積容量）である。セ
ルプレート１１６は、キャパシタ１１３の上部電極１０
９に電気的に接続されている。なお、図１５に示したゲ
ート電極１０４は、ワード線１０４としても機能してい
る。
【０００９】次に、図１６を参照して、ＤＲＡＭのメモ
リ動作を簡単に説明する。
リ動作を簡単に説明する。
【００１０】他の半導体メモリと同様に、ＤＲＡＭにお
いても、記憶は二進法で行なわれる。すなわち、特定の
メモリセルに対して、“Ｈｉｇｈ”と“Ｌｏｗ”の２つ
の状態を実現する。各セルが“Ｈｉｇｈ”か“Ｌｏｗ”
のいずれになっているかを判定する形で情報が記憶され
る。ＤＲＡＭでは、この“Ｈｉｇｈ”，“Ｌｏｗ”の記
憶は、キャパシタ１１３のトランスファゲートに接続さ
れている側の電極電位（図１６中Ａで示され、この点を
ストレージノードと呼ぶ。）で区別している。“Ｈｉｇ
ｈ”状態，“Ｌｏｗ”状態は、一般にそれぞれ次のよう
な状態で定義される。
いても、記憶は二進法で行なわれる。すなわち、特定の
メモリセルに対して、“Ｈｉｇｈ”と“Ｌｏｗ”の２つ
の状態を実現する。各セルが“Ｈｉｇｈ”か“Ｌｏｗ”
のいずれになっているかを判定する形で情報が記憶され
る。ＤＲＡＭでは、この“Ｈｉｇｈ”，“Ｌｏｗ”の記
憶は、キャパシタ１１３のトランスファゲートに接続さ
れている側の電極電位（図１６中Ａで示され、この点を
ストレージノードと呼ぶ。）で区別している。“Ｈｉｇ
ｈ”状態，“Ｌｏｗ”状態は、一般にそれぞれ次のよう
な状態で定義される。
【００１１】すなわち、“Ｈｉｇｈ”状態は、Ａ点の電
位が高い（ＶＨ ）。物理的には、熱平衡状態よりも電
子が過少になっている。
位が高い（ＶＨ ）。物理的には、熱平衡状態よりも電
子が過少になっている。
【００１２】また、“Ｌｏｗ”状態は、Ａ点の電位が低
い（ＶＬ ）。通常は素子の０Ｖ電位になる。
い（ＶＬ ）。通常は素子の０Ｖ電位になる。
【００１３】“Ｈｉｇｈ”時の電位ＶＨ も、“Ｌｏｗ
”時の電位ＶＬ も、互いに一定の差が保たれていれば
、メモリ動作原理上は、絶対値として何Ｖであってもよ
い。
”時の電位ＶＬ も、互いに一定の差が保たれていれば
、メモリ動作原理上は、絶対値として何Ｖであってもよ
い。
【００１４】しかし、通常は最も実現しやすい電圧とし
て、ＶＨ には、メモリセルを制御する回路系の電源電
圧（ＶＣ Ｃ ）、ＶＬ には、同回路系のアース電圧
（ＶＳ Ｓ ＝０Ｖ）を使うことが多い。
て、ＶＨ には、メモリセルを制御する回路系の電源電
圧（ＶＣ Ｃ ）、ＶＬ には、同回路系のアース電圧
（ＶＳ Ｓ ＝０Ｖ）を使うことが多い。
【００１５】“Ｈｉｇｈ”状態の蓄積電荷量ＱＨ は、
次の式（１）で表わされる。
次の式（１）で表わされる。
【００１６】
ＱＨ ＝ＣＳ ・ＶＨ
──（１）
──（１）
【００１７】“Ｌｏｗ”状態の蓄
積電荷量ＱＬ は、次の式（２）で表わされる。
積電荷量ＱＬ は、次の式（２）で表わされる。
【００１８】
ＱＬ ＝ＣＳ ・ＶＬ
──（２）
──（２）
【００１９】この蓄積電荷量の差
ΔＱ＝ＱＨ −ＱＬ を電位差に変換する形で読取って
、“Ｈｉｇｈ”，“Ｌｏｗ”の区別をする。そのため、
前述したセンスリフレッシュアンプと呼ばれる高感度の
作動増幅回路が使われるが、その動作については上記「
ＭＯＳ ＬＳＩ設計入門」に開示されている。
ΔＱ＝ＱＨ −ＱＬ を電位差に変換する形で読取って
、“Ｈｉｇｈ”，“Ｌｏｗ”の区別をする。そのため、
前述したセンスリフレッシュアンプと呼ばれる高感度の
作動増幅回路が使われるが、その動作については上記「
ＭＯＳ ＬＳＩ設計入門」に開示されている。
【００２０】ここで、重要なことは、上記メモリ動作原
理の中で、図１６に示したセルプレート１１６の電位Ｖ
Ｇ Ｇ は、全く関与していないことである。つまり、
ＤＲＡＭを動作させるためには、ＶＧ Ｇ は一定電位
であれば何Ｖであってもよい。
理の中で、図１６に示したセルプレート１１６の電位Ｖ
Ｇ Ｇ は、全く関与していないことである。つまり、
ＤＲＡＭを動作させるためには、ＶＧ Ｇ は一定電位
であれば何Ｖであってもよい。
【００２１】そのため、これまでＶＧ Ｇ としては、
回路の電源電圧ＶＣ Ｃ または接地電圧ＶＳ Ｓ が
量産品のＤＲＡＭに使用されていた。
回路の電源電圧ＶＣ Ｃ または接地電圧ＶＳ Ｓ が
量産品のＤＲＡＭに使用されていた。
【００２２】しかし、ＤＲＡＭが高集積化されるに伴っ
て、キャパシタとして占有できる面積が小さくなってき
た。その一方で、キャパシタ容量ＣＳ のほうは、回路
のＳ／Ｎ（信号／雑音比）を確保して誤動作を防ぐため
にそれほど小さくできない（現状では最低でも２０ｆＦ
は必要）という制約がある。この結果、キャパシタの誘
電体膜の厚みを薄くして単位面積当りの容量を大きくす
るという必要が生じてきた。すなわち、キャパシタの容
量ＣＳ は、次の式（３）により表わされる。
て、キャパシタとして占有できる面積が小さくなってき
た。その一方で、キャパシタ容量ＣＳ のほうは、回路
のＳ／Ｎ（信号／雑音比）を確保して誤動作を防ぐため
にそれほど小さくできない（現状では最低でも２０ｆＦ
は必要）という制約がある。この結果、キャパシタの誘
電体膜の厚みを薄くして単位面積当りの容量を大きくす
るという必要が生じてきた。すなわち、キャパシタの容
量ＣＳ は、次の式（３）により表わされる。
【００２３】
ＣＳ ＝Ｓ・ε０ ・ε／ｄ
──（３）Ｓ：キャパシタ ｄ：誘電体膜の厚み ε０ ：真空誘電率 ε：比誘電率 ε０ ・ε：誘電体膜の誘電率
──（３）Ｓ：キャパシタ ｄ：誘電体膜の厚み ε０ ：真空誘電率 ε：比誘電率 ε０ ・ε：誘電体膜の誘電率
【００２４】この式（３）内のキャパシタの対向面積Ｓ
の減少分を誘電体膜の厚みｄの縮小で補うという発想で
ある。ところが、その結果として、誘電体膜に加わる電
界強度Ｅは大きくなり、誘電体膜の信頼性という観点で
困難が生じてきた。一般に誘電体膜の破壊寿命（以下「
ＭＴＴＦ（Ｍｅａｎｔｉｍｅ−Ｔｏ−Ｆａｉｌｕｒｅ）
」と言う。）は次式（４）のように印加電圧Ｅに対し非
常に強い相関関係を持つことが知られている。
の減少分を誘電体膜の厚みｄの縮小で補うという発想で
ある。ところが、その結果として、誘電体膜に加わる電
界強度Ｅは大きくなり、誘電体膜の信頼性という観点で
困難が生じてきた。一般に誘電体膜の破壊寿命（以下「
ＭＴＴＦ（Ｍｅａｎｔｉｍｅ−Ｔｏ−Ｆａｉｌｕｒｅ）
」と言う。）は次式（４）のように印加電圧Ｅに対し非
常に強い相関関係を持つことが知られている。
【００２５】
【数１】
【００２６】αの値は、ＳｉＯ２ を誘電体膜とした場
合で約１．５／（ＭＶ／ｃｍ）と測定された。したがっ
て、ＳｉＯ２ に加わる電界が１ＭＶ／ｃｍ増えるごと
に、膜の寿命は１．５桁ずつ短くなる。
合で約１．５／（ＭＶ／ｃｍ）と測定された。したがっ
て、ＳｉＯ２ に加わる電界が１ＭＶ／ｃｍ増えるごと
に、膜の寿命は１．５桁ずつ短くなる。
【００２７】このような膜の短寿命化を克服する１つの
手法が、たとえば特公昭６０−５００６５において提案
されている。すなわち、セルプレート電位ＶＧ Ｇ を
、メモリとしての論理振幅（多くの場合、回路の電源電
圧ＶＣ Ｃ に等しい）の半分にするという提案がなさ
れている。
手法が、たとえば特公昭６０−５００６５において提案
されている。すなわち、セルプレート電位ＶＧ Ｇ を
、メモリとしての論理振幅（多くの場合、回路の電源電
圧ＶＣ Ｃ に等しい）の半分にするという提案がなさ
れている。
【００２８】図１７は、この特公昭６０−５００６５に
おいて提案された従来のプレナー型ＤＲＡＭセルを示し
た断面図である。図１７を参照して、キャパシタは、シ
リコン基板２０１表面の不純物拡散層２０５を一方の電
極とし、セルプレート２０９を他方の電極として形成さ
れている。キャパシタの中間の絶縁層２１７としては、
シリコン基板２０１を熱酸化して形成されたＳｉＯ２
が用いられている。そして、特公昭６０−５００６５に
開示される発明のポイントは、セルプレート２０９の電
位ＶＧ Ｇ を、メモリとして書込まれる論理振幅（こ
こではＶＣ Ｃ としておく）の１／２にするというこ
とである。 このようにすることにより得られる効果は、下記の表１
に示したＳｉＯ２ 膜に加わる電界Ｅの値からも明らか
である。
おいて提案された従来のプレナー型ＤＲＡＭセルを示し
た断面図である。図１７を参照して、キャパシタは、シ
リコン基板２０１表面の不純物拡散層２０５を一方の電
極とし、セルプレート２０９を他方の電極として形成さ
れている。キャパシタの中間の絶縁層２１７としては、
シリコン基板２０１を熱酸化して形成されたＳｉＯ２
が用いられている。そして、特公昭６０−５００６５に
開示される発明のポイントは、セルプレート２０９の電
位ＶＧ Ｇ を、メモリとして書込まれる論理振幅（こ
こではＶＣ Ｃ としておく）の１／２にするというこ
とである。 このようにすることにより得られる効果は、下記の表１
に示したＳｉＯ２ 膜に加わる電界Ｅの値からも明らか
である。
【００２９】［表１］
【００３０】すなわち、それまで用いられていたＶＣ
Ｃ セルプレート（ＶＧ Ｇ ＝ＶＣ Ｃ ）方式や、
ＶＳ Ｓ セルプレート（ＶＧ Ｇ ＝ＶＳ Ｓ ）方
式では、電界の向き（符号）が異なる。そして、絶縁膜
に関わる電界強度の絶対値は、ＶＣ Ｃ／ｄになる。一
方、セルプレート電位を１／２ＶＣ Ｃ にすることに
よって、電界強度の絶対値は、“Ｈｉｇｈ”記憶の場合
も、“Ｌｏｗ”記憶の場合も共にＶＣ Ｃ ／２ｄとな
り、ＶＣ Ｃ セルプレート方式やＶＳ Ｓ セルプレ
ート方式の場合に比べて半分に減少する。
Ｃ セルプレート（ＶＧ Ｇ ＝ＶＣ Ｃ ）方式や、
ＶＳ Ｓ セルプレート（ＶＧ Ｇ ＝ＶＳ Ｓ ）方
式では、電界の向き（符号）が異なる。そして、絶縁膜
に関わる電界強度の絶対値は、ＶＣ Ｃ／ｄになる。一
方、セルプレート電位を１／２ＶＣ Ｃ にすることに
よって、電界強度の絶対値は、“Ｈｉｇｈ”記憶の場合
も、“Ｌｏｗ”記憶の場合も共にＶＣ Ｃ ／２ｄとな
り、ＶＣ Ｃ セルプレート方式やＶＳ Ｓ セルプレ
ート方式の場合に比べて半分に減少する。
【００３１】ただし、電界が加わる時間は、平均的にみ
て（“Ｈｉｇｈ”が記憶される確率も“Ｌｏｗ”が記憶
される確率も等しいとする。）、１／２ＶＣＣ セルプ
レート方式のほうがＶＣ Ｃ やＶＳ Ｓ セルプレー
ト方式に比べて２倍長くなる。
て（“Ｈｉｇｈ”が記憶される確率も“Ｌｏｗ”が記憶
される確率も等しいとする。）、１／２ＶＣＣ セルプ
レート方式のほうがＶＣ Ｃ やＶＳ Ｓ セルプレー
ト方式に比べて２倍長くなる。
【００３２】しかし、前述のように、絶縁膜寿命の電界
強度依存性は、たとえばＳｉＯ２ の場合で１．５桁／
（ＭＶ／ｃｍ）と大きい。このため、総合的に見て時間
を２倍にしても電界を半分に下げるほうが信頼性上は有
利である。ここで、注意しておきたいことは、１／２Ｖ
Ｃ Ｃ セルプレート方式を採用して、キャパシタ誘電
体膜に加わる電界を、表１のようにＥ（Ｈｉｇｈ）のと
きに＋ＶＣ Ｃ ／２ｄ，Ｅ（Ｌｏｗ）ときに−ＶＣ
Ｃ ／２ｄと絶対値としては等しくなることをめざして
いることである（セルプレート電位発生回数の変動で少
しはずれることはあるが、目標としてはあくまで１／２
ＶＣ Ｃ である。）。この背景には、絶縁膜の寿命は
キャパシタの電界がプラス（セルプレート側が高電位）
であってもマイナス（ストレージノード，図１６に示し
たＡ点における電位が高電位）であっても等しいという
ことは前提となっている。
強度依存性は、たとえばＳｉＯ２ の場合で１．５桁／
（ＭＶ／ｃｍ）と大きい。このため、総合的に見て時間
を２倍にしても電界を半分に下げるほうが信頼性上は有
利である。ここで、注意しておきたいことは、１／２Ｖ
Ｃ Ｃ セルプレート方式を採用して、キャパシタ誘電
体膜に加わる電界を、表１のようにＥ（Ｈｉｇｈ）のと
きに＋ＶＣ Ｃ ／２ｄ，Ｅ（Ｌｏｗ）ときに−ＶＣ
Ｃ ／２ｄと絶対値としては等しくなることをめざして
いることである（セルプレート電位発生回数の変動で少
しはずれることはあるが、目標としてはあくまで１／２
ＶＣ Ｃ である。）。この背景には、絶縁膜の寿命は
キャパシタの電界がプラス（セルプレート側が高電位）
であってもマイナス（ストレージノード，図１６に示し
たＡ点における電位が高電位）であっても等しいという
ことは前提となっている。
【００３３】ところが、特公昭６０−５００６５が出願
された当時では、メモリセル構造は図１７に示したよう
なプレーナ型が主流であった。すなわち、キャパシタの
一方の電極をシリコン基板とし、その表面を熱酸化した
ＳｉＯ２ がキャパシタ絶縁膜として使われていた。そ
の場合には、絶縁膜の寿命は電界の向きには無関係に電
界の絶対値の大きさのみで決まる。その電界加速係数α
は、約１．５／（ＭＶ／ｃｍ）であることが発明者の実
験において確認されている。
された当時では、メモリセル構造は図１７に示したよう
なプレーナ型が主流であった。すなわち、キャパシタの
一方の電極をシリコン基板とし、その表面を熱酸化した
ＳｉＯ２ がキャパシタ絶縁膜として使われていた。そ
の場合には、絶縁膜の寿命は電界の向きには無関係に電
界の絶対値の大きさのみで決まる。その電界加速係数α
は、約１．５／（ＭＶ／ｃｍ）であることが発明者の実
験において確認されている。
【００３４】ところが、ＤＲＡＭの高集積化がさらに進
むにつれて、１つのメモリセルに占有できる面積がさら
に小さくなってきた。そのため、図１６に示したような
構造ではキャパシタとして使える面積が著しく小さくな
る。このため、キャパシタ構造として、図１５に示した
積上げ型（スタックドタイプ）のセル構造が採用される
に至っている。この場合キャパシタは、２枚の導電性薄
膜をそれぞれ上部電極１０９と下部電極１０７としてお
り、その間に誘電体膜１０８が挟まれた構造となってい
る。下部電極１０７が図１６に示したＡ点のストレージ
ノードに相当する。このストレージノードは、各セルご
とに独立したパターンとなっていて、その下部で不純物
拡散層１０５に電気的に接続されており、ここから信号
電荷が出入りする。
むにつれて、１つのメモリセルに占有できる面積がさら
に小さくなってきた。そのため、図１６に示したような
構造ではキャパシタとして使える面積が著しく小さくな
る。このため、キャパシタ構造として、図１５に示した
積上げ型（スタックドタイプ）のセル構造が採用される
に至っている。この場合キャパシタは、２枚の導電性薄
膜をそれぞれ上部電極１０９と下部電極１０７としてお
り、その間に誘電体膜１０８が挟まれた構造となってい
る。下部電極１０７が図１６に示したＡ点のストレージ
ノードに相当する。このストレージノードは、各セルご
とに独立したパターンとなっていて、その下部で不純物
拡散層１０５に電気的に接続されており、ここから信号
電荷が出入りする。
【００３５】一方、上部電極１０９は、セルプレートと
して複数のメモリセルにわたって電気的に（そして多く
の場合には物理的にも）接続しており、全体が一定のセ
ルプレート電位ＶＧ Ｇ に保たれる。
して複数のメモリセルにわたって電気的に（そして多く
の場合には物理的にも）接続しており、全体が一定のセ
ルプレート電位ＶＧ Ｇ に保たれる。
【００３６】図１５にも示したように、ストレージノー
ド（下部電極）１０７は、ゲート電極１０４や分離領域
１０２の上方にも延在して、その結果としてキャパシタ
としての有効面積の拡大が図られている。この場合、下
部電極１０７や上部電極１０９を構成する材料としては
、リンやヒ素などの不純物を混入して抵抗値を下げたポ
リシリコン膜などが用いられる。このポリシリコン膜は
、通常、減圧ＣＶＤ法によって形成される。そして、Ｃ
ＶＤ膜形成と同時かもしくは膜形成後に不純物が導入さ
れる。
ド（下部電極）１０７は、ゲート電極１０４や分離領域
１０２の上方にも延在して、その結果としてキャパシタ
としての有効面積の拡大が図られている。この場合、下
部電極１０７や上部電極１０９を構成する材料としては
、リンやヒ素などの不純物を混入して抵抗値を下げたポ
リシリコン膜などが用いられる。このポリシリコン膜は
、通常、減圧ＣＶＤ法によって形成される。そして、Ｃ
ＶＤ膜形成と同時かもしくは膜形成後に不純物が導入さ
れる。
【００３７】このようにして、下部電極にポリシリコン
を採用して、その上にキャパシタ用の絶縁膜８を形成し
ようとした場合、図１７に示したプレーナ型のメモリセ
ルと同じように熱酸化法を採用することは可能である。 しかし、生成されたＳｉＯ２ は、ポリシリコン膜を酸
化することにより形成される。このため、信頼性上は極
めて劣った性質になることが実験的に明らかになった。 その原因として、次のようなことが推定される。すなわ
ち、ポリシリコン膜の酸化の進行中に下地となるポリシ
リコンの多結晶粒界も大きく動き、その結果として熱酸
化膜に信頼性の低い弱点（Ｗｅａｋ Ｓｐｏｔ）が生
じてしまうためと推定されている。
を採用して、その上にキャパシタ用の絶縁膜８を形成し
ようとした場合、図１７に示したプレーナ型のメモリセ
ルと同じように熱酸化法を採用することは可能である。 しかし、生成されたＳｉＯ２ は、ポリシリコン膜を酸
化することにより形成される。このため、信頼性上は極
めて劣った性質になることが実験的に明らかになった。 その原因として、次のようなことが推定される。すなわ
ち、ポリシリコン膜の酸化の進行中に下地となるポリシ
リコンの多結晶粒界も大きく動き、その結果として熱酸
化膜に信頼性の低い弱点（Ｗｅａｋ Ｓｐｏｔ）が生
じてしまうためと推定されている。
【００３８】以上のような理由から、図１５に示したス
タックドタイプのキャパシタ構造では、主としてＣＶＤ
法で形成した絶縁膜が利用されている。キャパシタ絶縁
膜をＣＶＤ法で形成すれば、形成する膜の種類は、下地
材料に無関係に選ぶことができる。通常はシリコン窒化
膜（Ｓｉ３ Ｎ４ ）を使用する場合が多い。これは、
Ｓｉ３ Ｎ４ の誘電率は、少なくともＳｉＯ２ の２
倍程度であり前述した式（３）に示したキャパシタの容
量ＣＳ の確保の面でも都合がよいからである。ただし
、ＣＶＤ法で形成したＳｉ３ Ｎ４ 膜を単独でキャパ
シタ誘電膜として用いた場合、膜全体を通じてのリーク
電流が多くなる。 このため、通常はＳｉ３ Ｎ４ 膜形成後に酸化性の高
温雰囲気で表面を酸化し、ＯＮ（Ｏｘｉｄｉｚｅｄ
Ｎｉｔｒｉｄｅ）膜の構造とする。
タックドタイプのキャパシタ構造では、主としてＣＶＤ
法で形成した絶縁膜が利用されている。キャパシタ絶縁
膜をＣＶＤ法で形成すれば、形成する膜の種類は、下地
材料に無関係に選ぶことができる。通常はシリコン窒化
膜（Ｓｉ３ Ｎ４ ）を使用する場合が多い。これは、
Ｓｉ３ Ｎ４ の誘電率は、少なくともＳｉＯ２ の２
倍程度であり前述した式（３）に示したキャパシタの容
量ＣＳ の確保の面でも都合がよいからである。ただし
、ＣＶＤ法で形成したＳｉ３ Ｎ４ 膜を単独でキャパ
シタ誘電膜として用いた場合、膜全体を通じてのリーク
電流が多くなる。 このため、通常はＳｉ３ Ｎ４ 膜形成後に酸化性の高
温雰囲気で表面を酸化し、ＯＮ（Ｏｘｉｄｉｚｅｄ
Ｎｉｔｒｉｄｅ）膜の構造とする。
【００３９】図１８は、図１５に示したスタックドタイ
プのＤＲＡＭセルのキャパシタ誘電体膜の詳細を説明す
るための断面構造図である。図１８を参照して、キャパ
シタ誘電体膜１０８は、ＣＶＤ法により堆積されたＳｉ
３ Ｎ４ 膜１０８ａと、そのＳｉ３ Ｎ４ 膜１０８
ａを酸化して形成されたＳｉＯ２ 膜１０８ｂとから構
成されている。なお、下地ポリシリコン（下部電極１０
７）と、Ｓｉ３ Ｎ４ 膜１０８ａとの界面には、ごく
薄くＳｉＯ２ 層（図示せず）が存在する。これは、約
７００℃以上でポリシリコン（下部電極１０７）上にＣ
ＶＤ法によりＳｉ３ Ｎ４ 膜１０８ａを形成する際に
、膜が堆積される前にごく僅かであるがポリシリコン表
面が熱酸化されるためである。そのＳｉＯ２ 層の厚み
は、現在の減圧ＣＶＤ装置では、約０．５ｎｍ以下と考
えられる。
プのＤＲＡＭセルのキャパシタ誘電体膜の詳細を説明す
るための断面構造図である。図１８を参照して、キャパ
シタ誘電体膜１０８は、ＣＶＤ法により堆積されたＳｉ
３ Ｎ４ 膜１０８ａと、そのＳｉ３ Ｎ４ 膜１０８
ａを酸化して形成されたＳｉＯ２ 膜１０８ｂとから構
成されている。なお、下地ポリシリコン（下部電極１０
７）と、Ｓｉ３ Ｎ４ 膜１０８ａとの界面には、ごく
薄くＳｉＯ２ 層（図示せず）が存在する。これは、約
７００℃以上でポリシリコン（下部電極１０７）上にＣ
ＶＤ法によりＳｉ３ Ｎ４ 膜１０８ａを形成する際に
、膜が堆積される前にごく僅かであるがポリシリコン表
面が熱酸化されるためである。そのＳｉＯ２ 層の厚み
は、現在の減圧ＣＶＤ装置では、約０．５ｎｍ以下と考
えられる。
【００４０】上記した図１５および図１８に示したスタ
ックドタイプのＤＲＡＭセルにおいても、セルプレート
電位ＶＧ Ｇ には、これまで１／２ＶＣ Ｃ を採用
していた。これは、ＯＮ膜の信頼性的な特徴が明確に理
解されていなかったためである。すなわち、従来考え得
る最善の選択として１／２ＶＣ Ｃ をセルプレート電
位ＶＧ Ｇ としたにすぎない。
ックドタイプのＤＲＡＭセルにおいても、セルプレート
電位ＶＧ Ｇ には、これまで１／２ＶＣ Ｃ を採用
していた。これは、ＯＮ膜の信頼性的な特徴が明確に理
解されていなかったためである。すなわち、従来考え得
る最善の選択として１／２ＶＣ Ｃ をセルプレート電
位ＶＧ Ｇ としたにすぎない。
【００４１】なお、上記ＯＮ膜は、図１５に示したよう
なスタックドタイプキャパシタだけでなく、基板に溝を
形成してその中にキャパシタ電極を畳み込んだようなト
レンチ型キャパシタにおいても有効である。現在のトレ
ンチ型キャパシタを有するＤＲＡＭも大部分の場合この
ＯＮ膜を採用し、かつ、１／２ＶＣ Ｃ セルプレート
方式を採用している。
なスタックドタイプキャパシタだけでなく、基板に溝を
形成してその中にキャパシタ電極を畳み込んだようなト
レンチ型キャパシタにおいても有効である。現在のトレ
ンチ型キャパシタを有するＤＲＡＭも大部分の場合この
ＯＮ膜を採用し、かつ、１／２ＶＣ Ｃ セルプレート
方式を採用している。
【００４２】
【発明が解決しようとする課題】前述のように、従来の
ＭＯＳ型ＤＲＡＭでは、熱酸化によるＳｉＯ２ 膜を誘
電体として用いた場合に、誘電体膜内の電界強度を最小
にするため、セルプレート電圧ＶＧ Ｇ を１／２ＶＣ
Ｃ に設定していた。その後、キャパシタの有効面積
の拡大という別の理由からスタックドタイプやトレンチ
型のセル構造を採用した。その際に、キャパシタ下部電
極に用いられるポリシリコンの多結晶粒界の変動による
悪影響を防止するため、その上に形成される誘電体膜と
してＣＶＤで堆積したＳｉ３Ｎ４ を主体とするＯＮ膜
が用いられるようになった。
ＭＯＳ型ＤＲＡＭでは、熱酸化によるＳｉＯ２ 膜を誘
電体として用いた場合に、誘電体膜内の電界強度を最小
にするため、セルプレート電圧ＶＧ Ｇ を１／２ＶＣ
Ｃ に設定していた。その後、キャパシタの有効面積
の拡大という別の理由からスタックドタイプやトレンチ
型のセル構造を採用した。その際に、キャパシタ下部電
極に用いられるポリシリコンの多結晶粒界の変動による
悪影響を防止するため、その上に形成される誘電体膜と
してＣＶＤで堆積したＳｉ３Ｎ４ を主体とするＯＮ膜
が用いられるようになった。
【００４３】ところで、ＶＧ Ｇ の設定値として１／
２ＶＣ Ｃが最適であった背景には、次のような前提が
あった。すなわち、シリコン熱酸化膜を単結晶のシリコ
ン上に形成した場合のように、誘電体膜の信頼性がキャ
パシタ電極に加わる電界の向きに無関係であるというこ
とが前提である。また、電界印加時間が寿命に及ぼす影
響よりも、電界低減効果のほうが総合的な信頼性として
は有利であるという物理的事実を前提としている。
２ＶＣ Ｃが最適であった背景には、次のような前提が
あった。すなわち、シリコン熱酸化膜を単結晶のシリコ
ン上に形成した場合のように、誘電体膜の信頼性がキャ
パシタ電極に加わる電界の向きに無関係であるというこ
とが前提である。また、電界印加時間が寿命に及ぼす影
響よりも、電界低減効果のほうが総合的な信頼性として
は有利であるという物理的事実を前提としている。
【００４４】ところが、スタックドタイプまたはトレン
チ型のキャパシタにおいて用いられるＯＮ膜は、膜自体
が厚さ方向に酸化膜／窒化膜の２層構造（より詳しくは
３層構造）となっており非対称である。このため、上記
のような前提条件が成立しない可能性がある。このよう
な背景があるにもかかわらず従来のスタックドタイプま
たはトレンチ型キャパシタを有するＤＲＡＭでは、依然
として１／２ＶＣ Ｃ セルプレート方式を採用してい
た。 そのため、キャパシタ誘電体膜が有する本来の寿命より
もはるかに短い期間で劣化が起きるという欠点があった
。
チ型のキャパシタにおいて用いられるＯＮ膜は、膜自体
が厚さ方向に酸化膜／窒化膜の２層構造（より詳しくは
３層構造）となっており非対称である。このため、上記
のような前提条件が成立しない可能性がある。このよう
な背景があるにもかかわらず従来のスタックドタイプま
たはトレンチ型キャパシタを有するＤＲＡＭでは、依然
として１／２ＶＣ Ｃ セルプレート方式を採用してい
た。 そのため、キャパシタ誘電体膜が有する本来の寿命より
もはるかに短い期間で劣化が起きるという欠点があった
。
【００４５】この発明は、上記のような課題を解決する
ためになされたもので、請求項１に記載の発明の目的は
、半導体装置において、キャパシタの誘電体膜の寿命を
向上させてキャパシタの信頼性を向上させることである
。
ためになされたもので、請求項１に記載の発明の目的は
、半導体装置において、キャパシタの誘電体膜の寿命を
向上させてキャパシタの信頼性を向上させることである
。
【００４６】請求項２および３に記載の発明の目的は、
半導体装置の制御方法において、多層誘電体膜を有する
キャパシタの寿命を向上させることである。
半導体装置の制御方法において、多層誘電体膜を有する
キャパシタの寿命を向上させることである。
【００４７】
【課題を解決するための手段】請求項１における半導体
装置は、キャパシタと、固定電圧発生器とを備えている
。キャパシタは、高論理電圧ＶＨ および低論理電圧Ｖ
Ｌ を蓄積するものであって、互いに対向して配置され
た第１電極と、第２電極と、その両電極間に形成された
多層誘電体膜とを有し、第１電極に上記論理電圧が印加
される。固定電圧発生器は、キャパシタの第２電極に接
続され、その第２電極に０よりも大きくて高論理電圧Ｖ
Ｈ と低論理電圧ＶＬ との平均値よりも小さい固定電
圧を印加するものである。
装置は、キャパシタと、固定電圧発生器とを備えている
。キャパシタは、高論理電圧ＶＨ および低論理電圧Ｖ
Ｌ を蓄積するものであって、互いに対向して配置され
た第１電極と、第２電極と、その両電極間に形成された
多層誘電体膜とを有し、第１電極に上記論理電圧が印加
される。固定電圧発生器は、キャパシタの第２電極に接
続され、その第２電極に０よりも大きくて高論理電圧Ｖ
Ｈ と低論理電圧ＶＬ との平均値よりも小さい固定電
圧を印加するものである。
【００４８】請求項２および３に係る半導体装置の制御
方法は、動作時に第１電極に対して高論理電圧ＶＨ お
よび低論理電圧ＶＬ とを交互に印加し、第２電極に対
して０よりも大きくて高論理電圧ＶＨ と低論理電圧Ｖ
Ｌ との平均値よりも低く設定された固定電圧ＶＧ Ｇ
を印加する。
方法は、動作時に第１電極に対して高論理電圧ＶＨ お
よび低論理電圧ＶＬ とを交互に印加し、第２電極に対
して０よりも大きくて高論理電圧ＶＨ と低論理電圧Ｖ
Ｌ との平均値よりも低く設定された固定電圧ＶＧ Ｇ
を印加する。
【００４９】
【作用】請求項１に記載の半導体装置では、キャパシタ
の第２電極に０よりも大きくて高論理電圧ＶＨ と低論
理電圧ＶＬ との平均値よりも小さい固定電圧が固定電
圧発生器により印加されるので、多層誘電体膜の寿命特
性に適合した固定電圧が第２電極に印加され、キャパシ
タ誘電体膜の寿命が大幅に向上される。
の第２電極に０よりも大きくて高論理電圧ＶＨ と低論
理電圧ＶＬ との平均値よりも小さい固定電圧が固定電
圧発生器により印加されるので、多層誘電体膜の寿命特
性に適合した固定電圧が第２電極に印加され、キャパシ
タ誘電体膜の寿命が大幅に向上される。
【００５０】請求項２および請求項３に係る半導体装置
の制御方法では、第１電極に対して高論理電圧ＶＨ お
よび低論理電圧ＶＬ が交互に印加され、第２電極に対
して０よりも大きくて高論理電圧ＶＨ と低論理電圧Ｖ
Ｌ との平均値よりも低く設定された固定電圧が印加さ
れるので、多層誘電体膜の寿命特性に適合した固定電圧
が第２電極に印加され、キャパシタ誘電体膜の寿命が向
上される。
の制御方法では、第１電極に対して高論理電圧ＶＨ お
よび低論理電圧ＶＬ が交互に印加され、第２電極に対
して０よりも大きくて高論理電圧ＶＨ と低論理電圧Ｖ
Ｌ との平均値よりも低く設定された固定電圧が印加さ
れるので、多層誘電体膜の寿命特性に適合した固定電圧
が第２電極に印加され、キャパシタ誘電体膜の寿命が向
上される。
【００５１】
【実施例】一般に、ＤＲＡＭの絶縁膜は、ほぼ半永久的
と日常上見なし得る９．５×１０８ 秒（３０年）の寿
命を必要とする。このような長時間にわたって実際に寿
命があるか否かを実測していくことは、実用上不可能に
近い。このため、現実には何らかの加速劣化テストによ
って寿命を予測することになる。誘電体膜の信頼性に関
しては、前述の式（４）に示したように、誘電体膜の劣
化が印加される電界強度に対して極めて強い加速性を有
している。このため、実際に使用する電圧よりも高い電
圧を誘電体膜に加えて劣化を加速する手法が使われる。 実使用条件よりも高い電圧で予測しても、式（４）が成
立する限りはかなり正確に低電界使用時の寿命を予測す
ることができる。
と日常上見なし得る９．５×１０８ 秒（３０年）の寿
命を必要とする。このような長時間にわたって実際に寿
命があるか否かを実測していくことは、実用上不可能に
近い。このため、現実には何らかの加速劣化テストによ
って寿命を予測することになる。誘電体膜の信頼性に関
しては、前述の式（４）に示したように、誘電体膜の劣
化が印加される電界強度に対して極めて強い加速性を有
している。このため、実際に使用する電圧よりも高い電
圧を誘電体膜に加えて劣化を加速する手法が使われる。 実使用条件よりも高い電圧で予測しても、式（４）が成
立する限りはかなり正確に低電界使用時の寿命を予測す
ることができる。
【００５２】以下、本発明の実施例を図面に基づいて説
明する。
明する。
【００５３】図１は本発明の本質を説明するためのキャ
パシタ構造の概略構成（ａ）およびキャパシタのエネル
ギーダイヤグラム（（ｂ），（ｃ））を示した概略図で
ある。まず、図１（ａ）を参照して、酸化膜層８ｃは、
ストレージノードを構成するポリシリコン７上にＣＶＤ
法によってシリコン窒化膜８ａを形成する際に生じるも
のである。すなわち、酸化膜層８ｃは、シリコン窒化膜
８ａの形成前に、ＣＶＤ炉内に残存する酸素によってポ
リシリコン７が酸化されることによって生じる。この結
果、実際のＯＮ膜は、酸化膜／窒化膜／酸化膜の３層構
造になる。図１（ｂ）および（ｃ）を参照して、このよ
うな３層膜中の電界強度（図１（ｂ），（ｃ）に示した
バンドダイヤグラムではバンドの傾きが電界強度を表わ
す。）は、Ｇａｕｓｓの定理によってε０ ・ε・Ｅ（
ε０ は真空誘電率，εは比誘電率，Ｅは電界強度）が
一定に保たれる。この結果、電界強度は、誘電率の大き
な（ＳｉＯ２ の約２倍、ε＝７．６）Ｓｉ３ Ｎ４
中では弱く（ＳｉＯ２ の傾きの約１／２）なっている
。このような膜に強い電界が加わって、相対的に電位プ
ラスの電界側からはホール（正孔）が、相対的に電位マ
イナスの電極側からは電子がそれぞれトンネリング注入
される。それらのホールおよび電子が絶縁膜内部に損傷
を与えて電荷に対するトラップを形成する。それらのト
ラップの作る局所的な電界が一定臨界量以上に高くなる
と、ますます電流の注入が助長される。その結果、その
絶縁膜は破壊に至る。これが絶縁膜破壊のモデルである
。
パシタ構造の概略構成（ａ）およびキャパシタのエネル
ギーダイヤグラム（（ｂ），（ｃ））を示した概略図で
ある。まず、図１（ａ）を参照して、酸化膜層８ｃは、
ストレージノードを構成するポリシリコン７上にＣＶＤ
法によってシリコン窒化膜８ａを形成する際に生じるも
のである。すなわち、酸化膜層８ｃは、シリコン窒化膜
８ａの形成前に、ＣＶＤ炉内に残存する酸素によってポ
リシリコン７が酸化されることによって生じる。この結
果、実際のＯＮ膜は、酸化膜／窒化膜／酸化膜の３層構
造になる。図１（ｂ）および（ｃ）を参照して、このよ
うな３層膜中の電界強度（図１（ｂ），（ｃ）に示した
バンドダイヤグラムではバンドの傾きが電界強度を表わ
す。）は、Ｇａｕｓｓの定理によってε０ ・ε・Ｅ（
ε０ は真空誘電率，εは比誘電率，Ｅは電界強度）が
一定に保たれる。この結果、電界強度は、誘電率の大き
な（ＳｉＯ２ の約２倍、ε＝７．６）Ｓｉ３ Ｎ４
中では弱く（ＳｉＯ２ の傾きの約１／２）なっている
。このような膜に強い電界が加わって、相対的に電位プ
ラスの電界側からはホール（正孔）が、相対的に電位マ
イナスの電極側からは電子がそれぞれトンネリング注入
される。それらのホールおよび電子が絶縁膜内部に損傷
を与えて電荷に対するトラップを形成する。それらのト
ラップの作る局所的な電界が一定臨界量以上に高くなる
と、ますます電流の注入が助長される。その結果、その
絶縁膜は破壊に至る。これが絶縁膜破壊のモデルである
。
【００５４】発明者は、ここで考えているキャパシタの
両側の電極に多結晶シリコンを用い、かつ、中間の絶縁
膜として図１（ａ）に示したような酸化膜／窒化膜／酸
化膜の３層構造を有するキャパシタの信頼性について実
験を重ねた結果、次の結論を得た。
両側の電極に多結晶シリコンを用い、かつ、中間の絶縁
膜として図１（ａ）に示したような酸化膜／窒化膜／酸
化膜の３層構造を有するキャパシタの信頼性について実
験を重ねた結果、次の結論を得た。
【００５５】（ｉ）下部の酸化膜８ｃ（図１（ａ）参照
）は、可能な限り薄いほうがよい。これは、酸化に伴う
ポリシリコンの結晶粒界変動が、この酸化膜８ｃに信頼
性上の不均質さを与えるためと思われる。なお、現状の
ＣＶＤ装置では、下部の酸化膜８ｃの厚みは、０．５ｎ
ｍ程度にまで薄く形成することができる。
）は、可能な限り薄いほうがよい。これは、酸化に伴う
ポリシリコンの結晶粒界変動が、この酸化膜８ｃに信頼
性上の不均質さを与えるためと思われる。なお、現状の
ＣＶＤ装置では、下部の酸化膜８ｃの厚みは、０．５ｎ
ｍ程度にまで薄く形成することができる。
【００５６】（ｉｉ）上部の酸化膜８ｂは、絶縁膜中の
リーク電流を制御する働きをしており、ここを通るキャ
リア数で誘電体膜８全体のリーク電流が決まってくる。 ＤＲＡＭのリフレッシュ時間を安全に保つためには、上
部酸化膜８ｂの厚みは、最低限次式（５）の値以上にす
ることが必要である。
リーク電流を制御する働きをしており、ここを通るキャ
リア数で誘電体膜８全体のリーク電流が決まってくる。 ＤＲＡＭのリフレッシュ時間を安全に保つためには、上
部酸化膜８ｂの厚みは、最低限次式（５）の値以上にす
ることが必要である。
【００５７】
上部酸化膜（８ｂ）厚（ｎｍ）≧３／５ＶＨ
［ｎｍ／Ｖｏｌｔ ］
───（５）
［ｎｍ／Ｖｏｌｔ ］
───（５）
【００５８】そこで、上部電極９と下部電極７をポリシ
リコンで形成し、中間に上記ＯＮ膜を誘電体膜として形
成したキャパシタを多数作成した。そして、その絶縁膜
の寿命が両電極間に加わる電圧によってどのように変化
するかを実験した。図２は、上記実験による誘電体膜寿
命の測定データを示したグラフである。
リコンで形成し、中間に上記ＯＮ膜を誘電体膜として形
成したキャパシタを多数作成した。そして、その絶縁膜
の寿命が両電極間に加わる電圧によってどのように変化
するかを実験した。図２は、上記実験による誘電体膜寿
命の測定データを示したグラフである。
【００５９】図２を参照して、本実験では誘電体膜厚と
して、上部ＳｉＯ２（３ｎｍ）／中間Ｓｉ３ Ｎ４ （
８ｎｍ）／下部ＳｉＯ２ （０．５ｎｍ）の場合につい
て示している。しかし、この膜厚が変動しても、与えら
れる結果の直線がそのまま上下するだけであるので、以
下の結論に対しては影響しない。なお、この誘電体膜厚
は、すべてがＳｉＯ２ であると換算すると、キャパシ
タに対しては７．５ｎｍのＳｉＯ２ 膜として寄与する
。測定に際して、下部電極７のポリシリコンの中へ不純
物導入法として次の３種類について実験した。
して、上部ＳｉＯ２（３ｎｍ）／中間Ｓｉ３ Ｎ４ （
８ｎｍ）／下部ＳｉＯ２ （０．５ｎｍ）の場合につい
て示している。しかし、この膜厚が変動しても、与えら
れる結果の直線がそのまま上下するだけであるので、以
下の結論に対しては影響しない。なお、この誘電体膜厚
は、すべてがＳｉＯ２ であると換算すると、キャパシ
タに対しては７．５ｎｍのＳｉＯ２ 膜として寄与する
。測定に際して、下部電極７のポリシリコンの中へ不純
物導入法として次の３種類について実験した。
【００６０】（ａ）ＣＶＤ中に同時に１０２０ｃｍ−３
以上のリンをドープしたリンドープポリシリコン。
以上のリンをドープしたリンドープポリシリコン。
【００６１】（ｂ）ＣＶＤポリシリコン形成後１０１９
ｃｍ−３以上のヒ素をイオン注入したポリシリコン。
ｃｍ−３以上のヒ素をイオン注入したポリシリコン。
【００６２】（ｃ）（ｂ）の膜を形成後、窒素雰囲気中
（９００℃）で３０分間アニールして、ヒ素を予め活性
化したポリシリコン。
（９００℃）で３０分間アニールして、ヒ素を予め活性
化したポリシリコン。
【００６３】これら３種類のポリシリコン（下部電極７
）上に上記全体膜を形成してキャパシタを作成した。 このキャパシタの破壊寿命（ＭＴＴＦ）を、電極間に加
える電圧（ＶＧ Ｇ −ＶＳｔｏｒｅ に相当する。）
を変えて測定した結果が図２に示されている。図２を参
照して、加える電圧が絶対値８Ｖを超えるほど大きな領
域では、電界依存性が少し緩やかになる方向に曲がる傾
向が認められた。しかし、この図２に示されている範囲
では、ｌｏｇ ＭＴＴＦと（ＶＧ Ｇ −ＶＳｔｏｒ
ｅ ）は直線関係になり、前述した式（４）に示された
電界依存性が保たれている。
）上に上記全体膜を形成してキャパシタを作成した。 このキャパシタの破壊寿命（ＭＴＴＦ）を、電極間に加
える電圧（ＶＧ Ｇ −ＶＳｔｏｒｅ に相当する。）
を変えて測定した結果が図２に示されている。図２を参
照して、加える電圧が絶対値８Ｖを超えるほど大きな領
域では、電界依存性が少し緩やかになる方向に曲がる傾
向が認められた。しかし、この図２に示されている範囲
では、ｌｏｇ ＭＴＴＦと（ＶＧ Ｇ −ＶＳｔｏｒ
ｅ ）は直線関係になり、前述した式（４）に示された
電界依存性が保たれている。
【００６４】寿命予測線１８（図２参照）は、上部電極
９側をマイナスにした場合の寿命予測線であり、ポリシ
リコンの形成法（ａ）（ｂ）（ｃ）についてはほとんど
差がなく同じ直線上に乗る。寿命予測線１９（図２参照
）は、上部電極９（図１参照）側をプラスにした場合で
あって、ポリシリコンを（ａ）または（ｂ）の方法で形
成した場合の寿命予測線である。同様に寿命予測線２０
（図２参照）は、上部電極９（図１参照）がプラスで（
ｃ）の方法でポリシリコンを形成した場合の寿命予測線
である。
９側をマイナスにした場合の寿命予測線であり、ポリシ
リコンの形成法（ａ）（ｂ）（ｃ）についてはほとんど
差がなく同じ直線上に乗る。寿命予測線１９（図２参照
）は、上部電極９（図１参照）側をプラスにした場合で
あって、ポリシリコンを（ａ）または（ｂ）の方法で形
成した場合の寿命予測線である。同様に寿命予測線２０
（図２参照）は、上部電極９（図１参照）がプラスで（
ｃ）の方法でポリシリコンを形成した場合の寿命予測線
である。
【００６５】図２の結果から明らかなように、ポリシリ
コン上のＯＮ膜の信頼性（寿命）は、膜に加わる電界の
向きに対して非対称であり、上部電極９（図１参照）に
プラス電位が加わる場合のほうが明らかに寿命が短い。 この原因は前述した図１（ａ）ないし図１（ｃ）を用い
て次のように説明できる。すなわち、図１（ｂ）に示す
ように、上部電極９がマイナスの場合、膜中を流れる電
流は主として上部酸化膜８ｂをトンネリングする電子で
支配される。一方、図１（ｃ）に示すように、上部電極
９がプラスの場合には、膜中を流れる電流は、主として
上部酸化膜８ｂを流れる正孔（ホール）で支配される。
コン上のＯＮ膜の信頼性（寿命）は、膜に加わる電界の
向きに対して非対称であり、上部電極９（図１参照）に
プラス電位が加わる場合のほうが明らかに寿命が短い。 この原因は前述した図１（ａ）ないし図１（ｃ）を用い
て次のように説明できる。すなわち、図１（ｂ）に示す
ように、上部電極９がマイナスの場合、膜中を流れる電
流は主として上部酸化膜８ｂをトンネリングする電子で
支配される。一方、図１（ｃ）に示すように、上部電極
９がプラスの場合には、膜中を流れる電流は、主として
上部酸化膜８ｂを流れる正孔（ホール）で支配される。
【００６６】そして、電子に比べると正孔のほうが誘電
体膜に与えるダメージ（トラップの生成）が桁違いに大
きい。このため、結果的に、上部電極９がプラスの場合
のほうがここで実験したＯＮ膜に対して過酷なストレス
として働きその寿命を短くする。
体膜に与えるダメージ（トラップの生成）が桁違いに大
きい。このため、結果的に、上部電極９がプラスの場合
のほうがここで実験したＯＮ膜に対して過酷なストレス
として働きその寿命を短くする。
【００６７】このように、誘電体膜の寿命が電界の向き
によって非対称であることから、ポリシリコン上のＯＮ
膜に対してプラス・マイナスの同じ絶対値の電界を印加
する１／２ＶＣ Ｃ セルプレート方式は、信頼性上不
利であることが明らかになった。たとえば、図２におい
て、条件（ｃ）のポリシリコン上の膜に対する寿命予測
線（プラス側が寿命予測線２０，マイナス側が寿命予測
線１８）にＶＣ Ｃ ＝５Ｖの場合の１／２ＶＣ Ｃ
セルプレート方式での電圧を当てはめて寿命を求める。 結果として、図２に示した矢印２１のようになる。すな
わち、マイナス側では寿命までまだ６桁以上の余裕があ
るにもかかわらず、まず、プラス側で寿命がきてしまう
。この結果、全体として約１０１２秒のＭＴＴＦ（誘電
体膜寿命）に止まってしまう。一方、同じ条件（ｃ）の
ポリシリコン上の誘電体膜に対して、ＶＣ Ｃ ＝５Ｖ
で動作させる際に、セルプレート（上部電極９）の電圧
を１．２Ｖまで下げて、誘電体膜に加わる電圧をプラス
側で１．２Ｖ，マイナス側で−３．８Ｖとする。そうす
ると、図２に示した矢印２２のように、プラス側マイナ
ス側双方の寿命は等しく約５×１０１３秒にまで伸びる
。この結果、寿命は従来の１／２ＶＣ Ｃ セルプレー
トの場合より１桁半以上長寿命となる。同様のことは、
上記条件（ａ），（ｂ）の場合についても当てはまる（
図２の寿命予測線１８，１９）。１／２ＶＣ Ｃ セル
プレートでは、図２の矢印２３で示したように、１０１
３秒の寿命に止まる。これに対して、セルプレート電圧
を１．６Ｖにして誘電体膜に加わる電圧をプラス側で１
．６Ｖ，マイナス側で−３．４Ｖ（振幅としては５Ｖ）
とすることで、寿命は５×１０１４秒となり、やはり１
．５桁以上改善される。
によって非対称であることから、ポリシリコン上のＯＮ
膜に対してプラス・マイナスの同じ絶対値の電界を印加
する１／２ＶＣ Ｃ セルプレート方式は、信頼性上不
利であることが明らかになった。たとえば、図２におい
て、条件（ｃ）のポリシリコン上の膜に対する寿命予測
線（プラス側が寿命予測線２０，マイナス側が寿命予測
線１８）にＶＣ Ｃ ＝５Ｖの場合の１／２ＶＣ Ｃ
セルプレート方式での電圧を当てはめて寿命を求める。 結果として、図２に示した矢印２１のようになる。すな
わち、マイナス側では寿命までまだ６桁以上の余裕があ
るにもかかわらず、まず、プラス側で寿命がきてしまう
。この結果、全体として約１０１２秒のＭＴＴＦ（誘電
体膜寿命）に止まってしまう。一方、同じ条件（ｃ）の
ポリシリコン上の誘電体膜に対して、ＶＣ Ｃ ＝５Ｖ
で動作させる際に、セルプレート（上部電極９）の電圧
を１．２Ｖまで下げて、誘電体膜に加わる電圧をプラス
側で１．２Ｖ，マイナス側で−３．８Ｖとする。そうす
ると、図２に示した矢印２２のように、プラス側マイナ
ス側双方の寿命は等しく約５×１０１３秒にまで伸びる
。この結果、寿命は従来の１／２ＶＣ Ｃ セルプレー
トの場合より１桁半以上長寿命となる。同様のことは、
上記条件（ａ），（ｂ）の場合についても当てはまる（
図２の寿命予測線１８，１９）。１／２ＶＣ Ｃ セル
プレートでは、図２の矢印２３で示したように、１０１
３秒の寿命に止まる。これに対して、セルプレート電圧
を１．６Ｖにして誘電体膜に加わる電圧をプラス側で１
．６Ｖ，マイナス側で−３．４Ｖ（振幅としては５Ｖ）
とすることで、寿命は５×１０１４秒となり、やはり１
．５桁以上改善される。
【００６８】以上説明したように、この発明は、キャパ
シタ電極の誘電体膜の寿命が電界の向きによって非対称
であることを利用している。すなわち、セルプレート（
第２のキャパシタ電極（上部電極９））の電圧ＶＣ Ｃ
を、０よりも大きくて高論理電圧ＶＨ （＝ＶＣ Ｃ
）と低論理電圧ＶＬ （＝ＶＳ Ｓ ）との平均値よ
りも小さい固定電圧に設定する。これにより、キャパシ
タ誘電膜の寿命特性に適合した固定電圧ＶＧ Ｇ がキ
ャパシタの第２電極（セルプレート（上部電極９））に
印加される。この結果、キャパシタ誘電膜の寿命が大幅
に向上される。
シタ電極の誘電体膜の寿命が電界の向きによって非対称
であることを利用している。すなわち、セルプレート（
第２のキャパシタ電極（上部電極９））の電圧ＶＣ Ｃ
を、０よりも大きくて高論理電圧ＶＨ （＝ＶＣ Ｃ
）と低論理電圧ＶＬ （＝ＶＳ Ｓ ）との平均値よ
りも小さい固定電圧に設定する。これにより、キャパシ
タ誘電膜の寿命特性に適合した固定電圧ＶＧ Ｇ がキ
ャパシタの第２電極（セルプレート（上部電極９））に
印加される。この結果、キャパシタ誘電膜の寿命が大幅
に向上される。
【００６９】次に、上記固定電圧ＶＧ Ｇ の最適値に
ついて述べる。
ついて述べる。
【００７０】図３は本発明のキャパシタのセルプレート
電圧の許容範囲を示したグラフである。つまり、図２で
は、論理振幅が５Ｖの場合について説明したが、このよ
うにして得られるＶＧ Ｇ の最適値をより一般的に振
幅（ＶＨ −ＶＬ ）に対して図示したのが図３である
。図３を参照して、斜線で囲まれた領域は、種々の下地
ポリシリコン（キャパシタ下部電極）の変動を考えたう
えでのＶＧ Ｇ の最適値の範囲を示している。すなわ
ち、少なくとも論理振幅（ＶＨ −ＶＬ ）が２．５ボ
ルトに下がるまでは、ＶＧ Ｇ の最適値は上記実験結
果にみる限り下記の不等式（６）の範囲になるべきであ
る。（電圧の単位はボルト）
電圧の許容範囲を示したグラフである。つまり、図２で
は、論理振幅が５Ｖの場合について説明したが、このよ
うにして得られるＶＧ Ｇ の最適値をより一般的に振
幅（ＶＨ −ＶＬ ）に対して図示したのが図３である
。図３を参照して、斜線で囲まれた領域は、種々の下地
ポリシリコン（キャパシタ下部電極）の変動を考えたう
えでのＶＧ Ｇ の最適値の範囲を示している。すなわ
ち、少なくとも論理振幅（ＶＨ −ＶＬ ）が２．５ボ
ルトに下がるまでは、ＶＧ Ｇ の最適値は上記実験結
果にみる限り下記の不等式（６）の範囲になるべきであ
る。（電圧の単位はボルト）
【００７１】
０．６５（ＶＨ −ＶＬ ）−１．６≧ＶＧ Ｇ
≧０．６５（ＶＨ −ＶＬ ）−２．１
──（６）
≧０．６５（ＶＨ −ＶＬ ）−２．１
──（６）
【００７２】ただし、上記結果は、図
１に示した条件（ａ），（ｂ），（ｃ）の３種類の下地
ポリシリコン（キャパシタの下部電極７）に対して実施
した実験に基づくものである。このため、下地ポリシリ
コン（下部電極７）の変動による変動幅を上下限ともに
２０パーセント見込むとすれば、ＶＧ Ｇ の最適値の
範囲は、次式（７）のように少し広がる。（同じく単位
はボルト）
１に示した条件（ａ），（ｂ），（ｃ）の３種類の下地
ポリシリコン（キャパシタの下部電極７）に対して実施
した実験に基づくものである。このため、下地ポリシリ
コン（下部電極７）の変動による変動幅を上下限ともに
２０パーセント見込むとすれば、ＶＧ Ｇ の最適値の
範囲は、次式（７）のように少し広がる。（同じく単位
はボルト）
【００７３】
０．６５（ＶＨ −ＶＬ ）−１．３≧ＶＧ Ｇ
≧０．６５（ＶＨ −ＶＬ ）−２．５
──（７）
≧０．６５（ＶＨ −ＶＬ ）−２．５
──（７）
【００７４】また、図３から明らかな
ように、論理振幅（ＶＨ −ＶＬ ）が２ボルト以下に
なる領域では、キャパシタ誘電体膜に上記のようなＯＮ
膜を使う限りは、ＶＧ Ｇ は、０Ｖにしたほうが信頼
性は向上する。この結論もまた、本発明に関連した実験
によって与えられた重要な結論である。
ように、論理振幅（ＶＨ −ＶＬ ）が２ボルト以下に
なる領域では、キャパシタ誘電体膜に上記のようなＯＮ
膜を使う限りは、ＶＧ Ｇ は、０Ｖにしたほうが信頼
性は向上する。この結論もまた、本発明に関連した実験
によって与えられた重要な結論である。
【００７５】図４ないし図１０は、本発明の一実施例に
よるスタックドタイプのＤＲＡＭのメモリセルの製造プ
ロセスを説明するための断面構造図である。図４ないし
図１０を参照して、次に製造プロセスについて説明する
。
よるスタックドタイプのＤＲＡＭのメモリセルの製造プ
ロセスを説明するための断面構造図である。図４ないし
図１０を参照して、次に製造プロセスについて説明する
。
【００７６】まず図４に示すように、半導体基板１上に
分離領域となる厚いシリコン酸化膜（ＳｉＯ２ ）２を
選択的に形成する。
分離領域となる厚いシリコン酸化膜（ＳｉＯ２ ）２を
選択的に形成する。
【００７７】次に、図５に示すように、基板表面を酸化
してＭＯＳトランジスタのゲート酸化膜３を形成した後
、ゲート電極４を形成する。ゲート電極４をマスクとし
て基板１と反対導電型の不純物を導入し、不純物拡散層
５を形成する。ゲート電極４の材料として、リンなどの
不純物で抵抗率を下げたポリシリコンが使われることが
多いが、本発明ではＷＳｉ２ やＭｏＳｉ２ などのシ
リサイドを使用してもよい。
してＭＯＳトランジスタのゲート酸化膜３を形成した後
、ゲート電極４を形成する。ゲート電極４をマスクとし
て基板１と反対導電型の不純物を導入し、不純物拡散層
５を形成する。ゲート電極４の材料として、リンなどの
不純物で抵抗率を下げたポリシリコンが使われることが
多いが、本発明ではＷＳｉ２ やＭｏＳｉ２ などのシ
リサイドを使用してもよい。
【００７８】次に、図６に示すように、層間絶縁層６を
ＣＶＤ法などにより全面に形成した後、異方性エッチン
グ法を用いてＭＯＳトランジスタと分離領域の間の領域
に、不純物拡散層５の表面が露出するまでの穴をあける
。
ＣＶＤ法などにより全面に形成した後、異方性エッチン
グ法を用いてＭＯＳトランジスタと分離領域の間の領域
に、不純物拡散層５の表面が露出するまでの穴をあける
。
【００７９】次に、図７に示すように、全面にポリシリ
コンをＣＶＤ法により堆積する。リソグラフィ手法を用
いて所定の形状にパターニングし、キャパシタの下部電
極７を形成する。この下部電極７の形成法は、キャパシ
タの信頼性に重大な影響を及ぼす。良好な結果を与える
ポリシリコン形成法としては、シラン（ＳｉＨ４ ）と
フォスフィン（ＰＨ３ ）を約６５０℃に加熱した減圧
ＣＶＤ炉内で反応させたリンドープトポリシリコンまた
は同型の炉でシランのみを反応させたポリシリコン膜を
形成する。その後、イオン注入法によって３×１０１５
ｃｍ−２程度のヒ素を注入する。
コンをＣＶＤ法により堆積する。リソグラフィ手法を用
いて所定の形状にパターニングし、キャパシタの下部電
極７を形成する。この下部電極７の形成法は、キャパシ
タの信頼性に重大な影響を及ぼす。良好な結果を与える
ポリシリコン形成法としては、シラン（ＳｉＨ４ ）と
フォスフィン（ＰＨ３ ）を約６５０℃に加熱した減圧
ＣＶＤ炉内で反応させたリンドープトポリシリコンまた
は同型の炉でシランのみを反応させたポリシリコン膜を
形成する。その後、イオン注入法によって３×１０１５
ｃｍ−２程度のヒ素を注入する。
【００８０】図８に示すように、全面に誘電体膜８を形
成する。すなわち、約７２０℃〜７５０℃に加熱した減
圧ＣＶＤ炉に、シラン（ＳｉＨ４ ）とアンモニア（Ｎ
Ｈ３ ）を導入してＳｉ３ Ｎ４ 膜を形成する。その
後、Ｓｉ３ Ｎ４ 膜を８５０℃〜９００℃の酸化炉（
常圧）中で酸素もしくは水蒸気（Ｈ２ Ｏ）雰囲気でそ
の表面をＳｉ３ Ｎ４ からＳｉＯ２ に転換させる。 これによって形成された膜は、図１（ａ）に示したよう
に、実際には、ＳｉＯ２ ／Ｓｉ３ Ｎ４ ／ＳｉＯ２
の３層の構造になる。
成する。すなわち、約７２０℃〜７５０℃に加熱した減
圧ＣＶＤ炉に、シラン（ＳｉＨ４ ）とアンモニア（Ｎ
Ｈ３ ）を導入してＳｉ３ Ｎ４ 膜を形成する。その
後、Ｓｉ３ Ｎ４ 膜を８５０℃〜９００℃の酸化炉（
常圧）中で酸素もしくは水蒸気（Ｈ２ Ｏ）雰囲気でそ
の表面をＳｉ３ Ｎ４ からＳｉＯ２ に転換させる。 これによって形成された膜は、図１（ａ）に示したよう
に、実際には、ＳｉＯ２ ／Ｓｉ３ Ｎ４ ／ＳｉＯ２
の３層の構造になる。
【００８１】次に図９に示すように、この上にキャパシ
タの上部電極９を堆積し、下部電極７を完全にカバーす
るように通常のリソグラフィ法およびエッチング法を用
いてパターニングする。キャパシタ上部電極９の材料と
しては、通常リンやヒ素をドープしたポリシリコンが使
われるが、本発明はこれに限らずＷＳｉ２ やＭｏＳｉ
２ などのシリサイドでもよい。上述した工程によりキ
ャパシタとトランジスタの形成はほぼ完了する。
タの上部電極９を堆積し、下部電極７を完全にカバーす
るように通常のリソグラフィ法およびエッチング法を用
いてパターニングする。キャパシタ上部電極９の材料と
しては、通常リンやヒ素をドープしたポリシリコンが使
われるが、本発明はこれに限らずＷＳｉ２ やＭｏＳｉ
２ などのシリサイドでもよい。上述した工程によりキ
ャパシタとトランジスタの形成はほぼ完了する。
【００８２】これ以降の工程は、図１０に示すように、
層間絶縁膜１０を形成し、所定の位置に不純物拡散層５
の表面に達するコンタクト穴をあける。そして、ゲート
電極４の延びる方向とほぼ直交する方向に延びるように
ビット線配線１１を形成する。これによって、ＤＲＡＭ
のメモリセルとしての主要部分は完成する。なお、１対
の不純物拡散層５，ゲート酸化膜３，ゲート電極４およ
び半導体基板１によりＭＯＳトランジスタ１２が構成さ
れる。また、下部電極７，誘電体膜８，上部電極９によ
りキャパシタ１３が構成される。
層間絶縁膜１０を形成し、所定の位置に不純物拡散層５
の表面に達するコンタクト穴をあける。そして、ゲート
電極４の延びる方向とほぼ直交する方向に延びるように
ビット線配線１１を形成する。これによって、ＤＲＡＭ
のメモリセルとしての主要部分は完成する。なお、１対
の不純物拡散層５，ゲート酸化膜３，ゲート電極４およ
び半導体基板１によりＭＯＳトランジスタ１２が構成さ
れる。また、下部電極７，誘電体膜８，上部電極９によ
りキャパシタ１３が構成される。
【００８３】なお、本実施例ではビット線１１を最後に
形成する例について述べたが、本発明はこれに限らず、
ビット線１１をキャパシタ形成以前に形成してもよい。
形成する例について述べたが、本発明はこれに限らず、
ビット線１１をキャパシタ形成以前に形成してもよい。
【００８４】上記のような工程によって、スタックドキ
ャパシタを有するＤＲＡＭセルが形成される。キャパシ
タ構造としては、上下電極がポリシリコンで中間の絶縁
膜がＳｉＯ２ ／Ｓｉ３ Ｎ４ ／ＳｉＯ２ の３層構
造になっている。
ャパシタを有するＤＲＡＭセルが形成される。キャパシ
タ構造としては、上下電極がポリシリコンで中間の絶縁
膜がＳｉＯ２ ／Ｓｉ３ Ｎ４ ／ＳｉＯ２ の３層構
造になっている。
【００８５】図１１は本発明の一実施例によるＤＲＡＭ
の等価回路図である。すなわち、上記図１０に示したＤ
ＲＡＭメモリセルを回路図で表わしたものである。図１
１を参照して、ＶＧ Ｇ に接続されるキャパシタの一
方の電極９が、図１０に示したキャパシタの上部電極９
に相当する。この部分に加える電圧ＶＧ Ｇ を、前述
した式（７）に示した範囲内の特定値に設定することに
よって、酸化されたシリコン窒化膜の寿命は上記したよ
うに従来の１／２ＶＣ Ｃ セルプレート方式に比べて
１．５桁以上長くなる。
の等価回路図である。すなわち、上記図１０に示したＤ
ＲＡＭメモリセルを回路図で表わしたものである。図１
１を参照して、ＶＧ Ｇ に接続されるキャパシタの一
方の電極９が、図１０に示したキャパシタの上部電極９
に相当する。この部分に加える電圧ＶＧ Ｇ を、前述
した式（７）に示した範囲内の特定値に設定することに
よって、酸化されたシリコン窒化膜の寿命は上記したよ
うに従来の１／２ＶＣ Ｃ セルプレート方式に比べて
１．５桁以上長くなる。
【００８６】ここで、ＶＧ Ｇ の設定を上記のような
値に回路上で設定することは、回路上の困難なしに容易
に実現できる。
値に回路上で設定することは、回路上の困難なしに容易
に実現できる。
【００８７】図１２は、本発明の一実施例によるＶＧ
Ｇ 発生器を有するＤＲＡＭの構成を示したブロック図
である。図１２を参照して、ビット線１１と交差する方
向に所定の間隔を隔てて複数のワード線４が配列されて
いる。ビット線１１の所定箇所にはトランスファゲート
トランジスタ１２の一方の電極が接続され、ワード線４
にはトランスファゲートトランジスタ１２の制御電極が
接続される。トランスファゲートトランジスタ１２の他
方の電極にはキャパシタ１３の下部電極７が接続される
。 キャパシタ１３の上部電極９はＶＧ Ｇ 発生器１７に
接続されている。ＶＧ Ｇ 発生器１７には、電源電圧
ＶＣ Ｃ （５Ｖ）と、接地電圧ＶＳ Ｓ （０Ｖ）と
が接続されている。式（７）に示したＶＧ Ｇ の許容
範囲（±２０パーセント）の式からＶＧ Ｇ を求める
。まず、本実施例ではＶＨ がＶＣ Ｃ に相当し、Ｖ
Ｌ がＶＳ Ｓ に相当する。そして、ＶＣ Ｃ は５
Ｖであり、ＶＳ Ｓ は０Ｖである。したがって、ＶＧ
Ｇ は０．７５Ｖ以上１．９５Ｖ以下の範囲内で設定
すればよい。この範囲内で設定されたＶＧ Ｇ をキャ
パシタ１３の上部電極９に印加した状態で、キャパシタ
１３の下部電極７にＶＨ またはＶＬ の電圧を印加す
ることによりメモリ動作を行なう。これにより、従来の
１／２ＶＣ Ｃ セルプレート方式に比べてキャパシタ
１３の誘電体膜８の寿命を長くすることができる。図１
３は、図１２に示したＶＧ Ｇ 発生器の詳細を説明す
るための構成図である。図１３を参照して、ＶＣ Ｃ
が接続される端子１７ａとＶＳ Ｓ が接続される端子
１７ｂとの間には、抵抗Ｒ１ およびＲ２ が直列に接
続されている。そして、抵抗Ｒ１ と抵抗Ｒ２ との接
続点はＶＧ Ｇ を供給する端子１７ｃに接続されてい
る。このように構成することによって、ＶＧ Ｇ を所
定の分割比で分割することができ、ＶＧ Ｇ を所定の
値に容易に設定することができる。 すなわち、この構成の場合には、ＶＧ Ｇ は、次の式
（８）で表わされる値になる。
Ｇ 発生器を有するＤＲＡＭの構成を示したブロック図
である。図１２を参照して、ビット線１１と交差する方
向に所定の間隔を隔てて複数のワード線４が配列されて
いる。ビット線１１の所定箇所にはトランスファゲート
トランジスタ１２の一方の電極が接続され、ワード線４
にはトランスファゲートトランジスタ１２の制御電極が
接続される。トランスファゲートトランジスタ１２の他
方の電極にはキャパシタ１３の下部電極７が接続される
。 キャパシタ１３の上部電極９はＶＧ Ｇ 発生器１７に
接続されている。ＶＧ Ｇ 発生器１７には、電源電圧
ＶＣ Ｃ （５Ｖ）と、接地電圧ＶＳ Ｓ （０Ｖ）と
が接続されている。式（７）に示したＶＧ Ｇ の許容
範囲（±２０パーセント）の式からＶＧ Ｇ を求める
。まず、本実施例ではＶＨ がＶＣ Ｃ に相当し、Ｖ
Ｌ がＶＳ Ｓ に相当する。そして、ＶＣ Ｃ は５
Ｖであり、ＶＳ Ｓ は０Ｖである。したがって、ＶＧ
Ｇ は０．７５Ｖ以上１．９５Ｖ以下の範囲内で設定
すればよい。この範囲内で設定されたＶＧ Ｇ をキャ
パシタ１３の上部電極９に印加した状態で、キャパシタ
１３の下部電極７にＶＨ またはＶＬ の電圧を印加す
ることによりメモリ動作を行なう。これにより、従来の
１／２ＶＣ Ｃ セルプレート方式に比べてキャパシタ
１３の誘電体膜８の寿命を長くすることができる。図１
３は、図１２に示したＶＧ Ｇ 発生器の詳細を説明す
るための構成図である。図１３を参照して、ＶＣ Ｃ
が接続される端子１７ａとＶＳ Ｓ が接続される端子
１７ｂとの間には、抵抗Ｒ１ およびＲ２ が直列に接
続されている。そして、抵抗Ｒ１ と抵抗Ｒ２ との接
続点はＶＧ Ｇ を供給する端子１７ｃに接続されてい
る。このように構成することによって、ＶＧ Ｇ を所
定の分割比で分割することができ、ＶＧ Ｇ を所定の
値に容易に設定することができる。 すなわち、この構成の場合には、ＶＧ Ｇ は、次の式
（８）で表わされる値になる。
【００８８】
ＶＧ Ｇ ＝Ｒ２ ＶＣ Ｃ ／（Ｒ１ ＋Ｒ２ ）
──
（８）
──
（８）
【００８９】なお、本実施例では抵抗Ｒ１ ，Ｒ２ を
用いてＶＣ Ｃ を分割する固定電圧発生器１７につい
て述べたが、本発明はこれに限らず、抵抗を用いずにＶ
Ｇ Ｇ を所定の値に設定する固定電圧発生器であって
もよい。
用いてＶＣ Ｃ を分割する固定電圧発生器１７につい
て述べたが、本発明はこれに限らず、抵抗を用いずにＶ
Ｇ Ｇ を所定の値に設定する固定電圧発生器であって
もよい。
【００９０】なお、本実施例では、ポリシリコンスタッ
クドタイプのＤＲＡＭセルへの応用例について示したが
、本発明はこれに限らず、シリコン基板に溝を掘ってそ
の中にキャパシタを作るいわゆるトレンチ型のＤＲＡＭ
セルにおいても適用可能である。さらに、図１７に示し
た従来のプレーナ型のＤＲＡＭセルにおいて、そのキャ
パシタの誘電体膜として、ＳｉＯ２ ／Ｓｉ３ Ｎ４
／ＳｉＯ２ の３層膜を採用してもよい。この場合には
、ＶＧ Ｇ の電圧設定に関し、本発明が有効である。 なぜならば、図１（ｂ），（ｃ）に関連して説明したよ
うに、本発明の前提となる物理現象は、主として絶縁膜
中のトラップ形成に関与するものである。このため、上
下の電極の材料や構造にあまり影響されないからである
。
クドタイプのＤＲＡＭセルへの応用例について示したが
、本発明はこれに限らず、シリコン基板に溝を掘ってそ
の中にキャパシタを作るいわゆるトレンチ型のＤＲＡＭ
セルにおいても適用可能である。さらに、図１７に示し
た従来のプレーナ型のＤＲＡＭセルにおいて、そのキャ
パシタの誘電体膜として、ＳｉＯ２ ／Ｓｉ３ Ｎ４
／ＳｉＯ２ の３層膜を採用してもよい。この場合には
、ＶＧ Ｇ の電圧設定に関し、本発明が有効である。 なぜならば、図１（ｂ），（ｃ）に関連して説明したよ
うに、本発明の前提となる物理現象は、主として絶縁膜
中のトラップ形成に関与するものである。このため、上
下の電極の材料や構造にあまり影響されないからである
。
【００９１】
【発明の効果】請求項１に記載の発明によれば、互いに
対向して配置された第１電極と第２電極とその両電極間
に形成された多層誘電体膜とを有するキャパシタの第２
電極に、０よりも大きくて高論理電圧ＶＨ と低論理電
圧ＶＬ との平均値よりも小さい固定電圧を固定電圧発
生器により印加することにより、多層誘電体膜の寿命特
性に適合した固定電圧がキャパシタの第２電極に印加さ
れる。これにより、キャパシタ誘電体膜の寿命が大幅に
向上される。この結果、キャパシタ誘電体膜の信頼性を
向上させることができる。
対向して配置された第１電極と第２電極とその両電極間
に形成された多層誘電体膜とを有するキャパシタの第２
電極に、０よりも大きくて高論理電圧ＶＨ と低論理電
圧ＶＬ との平均値よりも小さい固定電圧を固定電圧発
生器により印加することにより、多層誘電体膜の寿命特
性に適合した固定電圧がキャパシタの第２電極に印加さ
れる。これにより、キャパシタ誘電体膜の寿命が大幅に
向上される。この結果、キャパシタ誘電体膜の信頼性を
向上させることができる。
【００９２】請求項第２および請求項第３に記載の発明
によれば、互いに対向して配置された第１電極と第２電
極とその両電極間に形成された多層誘電体膜とを有する
キャパシタを備える半導体装置の動作時に、キャパシタ
の第１電極に対して高論理電圧ＶＨ および低論理電圧
ＶＬ とを交互に印加し、第２電極に対して０よりも大
きくて高論理電圧ＶＨ と低論理電圧ＶＬ との平均値
よりも低く設定された固定電圧ＶＧ Ｇ を印加するこ
とにより、多層誘電体膜の寿命特性に適合した固定電圧
がキャパシタの第２電極に印加される。これにより、キ
ャパシタの誘電体膜の寿命が大幅に向上され、ＯＮ（Ｏ
ｘｉｄｉｚｅｄ Ｎｉｔｒｉｄｅ）膜から構成される
キャパシタ誘電体膜の信頼性を向上させることができる
。
によれば、互いに対向して配置された第１電極と第２電
極とその両電極間に形成された多層誘電体膜とを有する
キャパシタを備える半導体装置の動作時に、キャパシタ
の第１電極に対して高論理電圧ＶＨ および低論理電圧
ＶＬ とを交互に印加し、第２電極に対して０よりも大
きくて高論理電圧ＶＨ と低論理電圧ＶＬ との平均値
よりも低く設定された固定電圧ＶＧ Ｇ を印加するこ
とにより、多層誘電体膜の寿命特性に適合した固定電圧
がキャパシタの第２電極に印加される。これにより、キ
ャパシタの誘電体膜の寿命が大幅に向上され、ＯＮ（Ｏ
ｘｉｄｉｚｅｄ Ｎｉｔｒｉｄｅ）膜から構成される
キャパシタ誘電体膜の信頼性を向上させることができる
。
【図１】本発明の本質を説明するためのキャパシタ構造
の概略構成を示した断面図（ａ）およびそのキャパシタ
のエネルギーダイヤグラム（ｂ），（ｃ）である。
の概略構成を示した断面図（ａ）およびそのキャパシタ
のエネルギーダイヤグラム（ｂ），（ｃ）である。
【図２】本発明の前提となる誘電体膜寿命の測定データ
を示したグラフである。
を示したグラフである。
【図３】本発明のキャパシタのセルプレート（上部電極
）電圧の許容範囲を示したグラフである。
）電圧の許容範囲を示したグラフである。
【図４】本発明の一実施例によるスタックドタイプのＤ
ＲＡＭのメモリセルの製造プロセスを説明するための断
面構造図である。
ＲＡＭのメモリセルの製造プロセスを説明するための断
面構造図である。
【図５】本発明の一実施例によるスタックドタイプのＤ
ＲＡＭのメモリセルの製造プロセスを説明するための断
面構造図である。
ＲＡＭのメモリセルの製造プロセスを説明するための断
面構造図である。
【図６】本発明の一実施例によるスタックドタイプのＤ
ＲＡＭのメモリセルの製造プロセスを説明するための断
面構造図である。
ＲＡＭのメモリセルの製造プロセスを説明するための断
面構造図である。
【図７】本発明の一実施例によるスタックドタイプのＤ
ＲＡＭのメモリセルの製造プロセスを説明するための断
面構造図である。
ＲＡＭのメモリセルの製造プロセスを説明するための断
面構造図である。
【図８】本発明の一実施例によるスタックドタイプのＤ
ＲＡＭのメモリセルの製造プロセスを説明するための断
面構造図である。
ＲＡＭのメモリセルの製造プロセスを説明するための断
面構造図である。
【図９】本発明の一実施例によるスタックドタイプのＤ
ＲＡＭのメモリセルの製造プロセスを説明するための断
面構造図である。
ＲＡＭのメモリセルの製造プロセスを説明するための断
面構造図である。
【図１０】本発明の一実施例によるスタックドタイプの
ＤＲＡＭのメモリセルの製造プロセスを説明するための
断面構造図である。
ＤＲＡＭのメモリセルの製造プロセスを説明するための
断面構造図である。
【図１１】本発明の一実施例によるＤＲＡＭの等価回路
図である。
図である。
【図１２】本発明の一実施例によるＶＧ Ｇ 発生器を
有するＤＲＡＭの構成を示したブロック図である。
有するＤＲＡＭの構成を示したブロック図である。
【図１３】図１２に示したＶＧ Ｇ 発生器の詳細を説
明するための構成図である。
明するための構成図である。
【図１４】従来の一般的なＤＲＡＭの構成を示したブロ
ック図である。
ック図である。
【図１５】従来のスタックドタイプのＤＲＡＭのメモリ
セルを示した断面図である。
セルを示した断面図である。
【図１６】ＤＲＡＭのメモリセルの等価回路図である。
【図１７】従来のプレーナ型のＤＲＡＭのメモリセルを
示した断面図である。
示した断面図である。
【図１８】図１５に示したスタックドタイプのＤＲＡＭ
のキャパシタ誘電体膜の詳細を説明するための断面構造
図である。
のキャパシタ誘電体膜の詳細を説明するための断面構造
図である。
１ 基板
２ シリコン酸化膜
３ ゲート酸化膜
４ ゲート電極
５ 不純物拡散層
６ 層間絶縁層
７ 下部電極
８ 誘電体膜
９ 上部電極
１０ 層間絶縁膜
１１ ビット線
１３ キャパシタ
１６ セルプレート
１７ ＶＧ Ｇ 発生器
１８，１９，２０ 寿命予測線
Claims (3)
- 【請求項１】 高論理電圧ＶＨ および低論理電圧Ｖ
Ｌ を蓄積するものであって、互いに対向して配置され
た第１電極と、第２電極と、前記両電極間に形成された
多層誘電体膜とを有し、前記第１電極に前記論理電圧が
印加されるキャパシタと、前記キャパシタの第２電極に
接続され、前記第２電極に、零よりも大きくて、前記高
論理電圧ＶＨ と低論理電圧ＶＬ との平均値よりも小
さい固定電圧を印加する固定電圧発生器とを備えた、半
導体装置。 - 【請求項２】 互いに対向して配置された第１電極と
、第２電極と、前記両電極間に形成された多層誘電体膜
とを有するキャパシタを備える半導体装置の制御方法で
あって、動作時に前記第１電極に対して高論理電圧ＶＨ
および低論理電圧ＶＬ とを交互に印加し、前記第２
電極に対して、零よりも大きくて高論理電圧ＶＨ と低
論理電圧ＶＬ との平均値よりも小さく設定された固定
電圧ＶＧ Ｇ を印加する、半導体装置の制御方法。 - 【請求項３】 前記固定電圧ＶＧ Ｇ は、次式によ
って表わされる電圧の範囲に設定されている、請求項２
に記載の半導体装置の制御方法。 ０．６５（ＶＨ −ＶＬ ）−１．３≧ＶＧ Ｇ
≧０．６５（ＶＨ −ＶＬ ）−２．５
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3086605A JPH04218959A (ja) | 1990-10-18 | 1991-04-18 | 半導体装置およびその制御方法 |
| US07/777,973 US5274586A (en) | 1990-10-18 | 1991-10-17 | Semiconductor device having a capacitor dielectric film of multilayer structure and a method of controlling the same |
| KR1019910018341A KR960008027B1 (ko) | 1990-10-18 | 1991-10-17 | 다층콘덴서 유전체막이 있는 반도체장치 및 그 제어방법 |
| DE4134531A DE4134531C2 (de) | 1990-10-18 | 1991-10-18 | Erhöhung der Lebensdauer eines Speicherkondensators durch Wahl einer Festspannung |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-280874 | 1990-10-18 | ||
| JP28087490 | 1990-10-18 | ||
| JP3086605A JPH04218959A (ja) | 1990-10-18 | 1991-04-18 | 半導体装置およびその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04218959A true JPH04218959A (ja) | 1992-08-10 |
Family
ID=26427718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3086605A Pending JPH04218959A (ja) | 1990-10-18 | 1991-04-18 | 半導体装置およびその制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5274586A (ja) |
| JP (1) | JPH04218959A (ja) |
| KR (1) | KR960008027B1 (ja) |
| DE (1) | DE4134531C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5434438A (en) * | 1976-09-13 | 1995-07-18 | Texas Instruments Inc. | Random access memory cell with a capacitor |
| USRE40552E1 (en) | 1990-04-06 | 2008-10-28 | Mosaid Technologies, Inc. | Dynamic random access memory using imperfect isolating transistors |
| JPH06243678A (ja) * | 1993-02-19 | 1994-09-02 | Hitachi Ltd | ダイナミック型ｒａｍとそのプレート電圧設定方法及び情報処理システム |
| JP3317459B2 (ja) * | 1993-04-30 | 2002-08-26 | ローム株式会社 | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、この記憶装置の駆動方法、ならびにこの記憶素子の製造方法 |
| US5548548A (en) * | 1994-03-21 | 1996-08-20 | Texas Instruments Incorporated | Pass transistor for a 256 megabit dram with negatively biased substrate |
| US6744091B1 (en) * | 1995-01-31 | 2004-06-01 | Fujitsu Limited | Semiconductor storage device with self-aligned opening and method for fabricating the same |
| JP2937817B2 (ja) * | 1995-08-01 | 1999-08-23 | 松下電子工業株式会社 | 半導体基板表面の酸化膜の形成方法及びｍｏｓ半導体デバイスの製造方法 |
| KR100474026B1 (ko) * | 1996-07-29 | 2005-05-16 | 텍사스 인스트루먼츠 인코포레이티드 | Dram패스트랜지스터 |
| US6528436B1 (en) | 1996-10-21 | 2003-03-04 | Micron Technology. Inc. | Method of forming silicon nitride layer directly on HSG polysilicon |
| WO1999030325A1 (fr) * | 1997-12-11 | 1999-06-17 | Seiko Epson Corporation | Memoire a semiconducteurs, dispositif a semiconducteurs et appareil electronique utilisant ledit dispositif a semiconducteurs |
| US6212078B1 (en) * | 1999-10-27 | 2001-04-03 | Microcoating Technologies | Nanolaminated thin film circuitry materials |
| DE10349557B4 (de) * | 2003-10-22 | 2010-09-09 | Infineon Technologies Ag | Verwendung einer Kondensatoranordnung und Verfahren zur Ansteuerung |
| US8148223B2 (en) * | 2006-05-22 | 2012-04-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | 1T MIM memory for embedded ram application in soc |
Citations (3)
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