JPH04192188A - Ｅｃｌメモリ装置 - Google Patents
Ｅｃｌメモリ装置Info
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- JPH04192188A JPH04192188A JP2324895A JP32489590A JPH04192188A JP H04192188 A JPH04192188 A JP H04192188A JP 2324895 A JP2324895 A JP 2324895A JP 32489590 A JP32489590 A JP 32489590A JP H04192188 A JPH04192188 A JP H04192188A
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- JP
- Japan
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- transistor
- emitter
- transistors
- pair
- emitter follower
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はＥＣＬメモリ装置に係わり、特に、レジスタフ
ァイル用の３ポートメモリセルに用いて好適なものであ
る。
ァイル用の３ポートメモリセルに用いて好適なものであ
る。
〈発明の概要〉
本発明のＥＣＬメモリ装置は、データを保持するために
設けられている一対のトランジスタのノードのコレクタ
の電位が下がっても、これらの一対のトランジスタのベ
ース電位があまり下がらないようにすることにより、動
作スピードを劣化させることなくソフトエラ一対策を施
すことができるようにしたＥＣＬメモリ装置である。
設けられている一対のトランジスタのノードのコレクタ
の電位が下がっても、これらの一対のトランジスタのベ
ース電位があまり下がらないようにすることにより、動
作スピードを劣化させることなくソフトエラ一対策を施
すことができるようにしたＥＣＬメモリ装置である。
〈従来の技術〉
周知の通り、電子計算器などにおいてはレジスタファイ
ル用として、メモリにアクセスするボートが合わせて３
個設けられている３ボートメモリセルが用いられている
。このような３ボートメモリセルにおいては、一般に、
書き込み用として１ボート設けられているとともに、読
み出し用として２ボート設けられている。
ル用として、メモリにアクセスするボートが合わせて３
個設けられている３ボートメモリセルが用いられている
。このような３ボートメモリセルにおいては、一般に、
書き込み用として１ボート設けられているとともに、読
み出し用として２ボート設けられている。
第２図は、レジスタファイル用として従来より用いられ
ている３ボートメモリセルの一例を示す回路図である。
ている３ボートメモリセルの一例を示す回路図である。
このメモリセルは、トランジスタＱｌ、Ｑ２と抵抗器Ｒ
１，Ｒ２とによりフリップ・フロップ１が構成されてい
るメモリセルである。
１，Ｒ２とによりフリップ・フロップ１が構成されてい
るメモリセルである。
上記メモリセルにおいては、トランジスタＱｌ。
Ｑ２の各コレクタが共通に接続されるとともに、各エミ
ッタが抵抗器ＲＩＯを介してスタンバイ用ワード線ＷＳ
Ｂに接続されている。これにより、上記フリップ・フロ
ップ１には上記抵抗器Ｒ１Ｏを介して動作電流が供給さ
れ、トランジスタＱｌ。
ッタが抵抗器ＲＩＯを介してスタンバイ用ワード線ＷＳ
Ｂに接続されている。これにより、上記フリップ・フロ
ップ１には上記抵抗器Ｒ１Ｏを介して動作電流が供給さ
れ、トランジスタＱｌ。
Ｑ２のいずれが導通状態にあるかにより、１１０の情報
を記憶するようになされている。
を記憶するようになされている。
また、データを書き込むときには、上記スタンバイ用ワ
ード線ＷＳＢに流していた電流を書き込み用ワード線Ｗ
Ｗ側に切り換える。これにより、トランジスタＱｌ、Ｑ
２には電流が流れなくなり、双方向リモートコントロー
ル装置に流れていた電流は上記トランジスタＱ１．Ｑ２
の両側に設けられているトランジスタＱ３．Ｑ４により
構成される第１の差動対１１に入る。そのときに、外部
からデータ書き込み線ＢＤＯ，ＢＤＯ１ｌを介してコン
ブリメンタルな書き込みデータを入れておくと、上記デ
ータに応じた電位がトランジスタＱｌ、’Ｑ２のコレク
タに現れる。このような状態を所定期間持続させた後に
、電流の供給先を電流を上記書き込み用ワード線ＷＷか
ら上記スタンバイ用ワード線ＷＳＢ側に切り換えると、
上記入力データが上記フリップ・フロップ１に保持され
る。
ード線ＷＳＢに流していた電流を書き込み用ワード線Ｗ
Ｗ側に切り換える。これにより、トランジスタＱｌ、Ｑ
２には電流が流れなくなり、双方向リモートコントロー
ル装置に流れていた電流は上記トランジスタＱ１．Ｑ２
の両側に設けられているトランジスタＱ３．Ｑ４により
構成される第１の差動対１１に入る。そのときに、外部
からデータ書き込み線ＢＤＯ，ＢＤＯ１ｌを介してコン
ブリメンタルな書き込みデータを入れておくと、上記デ
ータに応じた電位がトランジスタＱｌ、’Ｑ２のコレク
タに現れる。このような状態を所定期間持続させた後に
、電流の供給先を電流を上記書き込み用ワード線ＷＷか
ら上記スタンバイ用ワード線ＷＳＢ側に切り換えると、
上記入力データが上記フリップ・フロップ１に保持され
る。
保持されているデータを読み出す場合は、動作電流の供
給先を読み出し用のワード線ＷＡ、ＷＢのいずれかに切
り換える。これにより、トランジスタＱ７．Ｑ８により
構成される第２の差動対１２、またはトランジスタＱ９
．ＱＩＯにより構成される第３の差動対１３のいずれか
一方を選択的に動作させ、上記フリップ・フロップｌに
保持されているデータを、第１のビット線対Ｂ Ａ／Ｂ
Ａイまたは第２のピント線対Ｂ Ｂ／Ｂ Ｂ、に読み
出すようにしている。
給先を読み出し用のワード線ＷＡ、ＷＢのいずれかに切
り換える。これにより、トランジスタＱ７．Ｑ８により
構成される第２の差動対１２、またはトランジスタＱ９
．ＱＩＯにより構成される第３の差動対１３のいずれか
一方を選択的に動作させ、上記フリップ・フロップｌに
保持されているデータを、第１のビット線対Ｂ Ａ／Ｂ
Ａイまたは第２のピント線対Ｂ Ｂ／Ｂ Ｂ、に読み
出すようにしている。
また、上記第１〜第３の差動対１１．１２．１３のそれ
ぞれに動作電流を正確供給するための抵抗器Ｒ１１，Ｒ
１２，Ｒ１３が各差動対と各ワード線との間に介設され
ている。
ぞれに動作電流を正確供給するための抵抗器Ｒ１１，Ｒ
１２，Ｒ１３が各差動対と各ワード線との間に介設され
ている。
ところで、このようにして保持されているデータが、ソ
フトエラーと呼ばれるエラーによって誤って変化してし
まうことある。このソフトエラーは、例えばパッケージ
材料などに含まれる放射性物質が発生するα粒子の入射
によるダメージや、各種の雑音によって生じるといわれ
ている。
フトエラーと呼ばれるエラーによって誤って変化してし
まうことある。このソフトエラーは、例えばパッケージ
材料などに含まれる放射性物質が発生するα粒子の入射
によるダメージや、各種の雑音によって生じるといわれ
ている。
このため、保持しているデータが変化しないように保護
するためには、上記ソフトエラーの対策を施す必要があ
る。しかし、第２図に示した３ボートメモリセルは、上
記ソフトエラーに対する対策を何も施していないので、
上記α粒子が入射したりしたときに、トランジスタのコ
レクタのノードにマイナスの電荷がチャージされてしま
い、これによりＨ″のデータを保持しているのにそれが
Ｌ”として出力されるようになってしまうことがある。
するためには、上記ソフトエラーの対策を施す必要があ
る。しかし、第２図に示した３ボートメモリセルは、上
記ソフトエラーに対する対策を何も施していないので、
上記α粒子が入射したりしたときに、トランジスタのコ
レクタのノードにマイナスの電荷がチャージされてしま
い、これによりＨ″のデータを保持しているのにそれが
Ｌ”として出力されるようになってしまうことがある。
このような不都合を防止するために、例えばＩＥＥＥ
１９８７ ＢＣＴＭに掲載されているところの、第
３図に示すようなメモリセルが用いられることがある。
１９８７ ＢＣＴＭに掲載されているところの、第
３図に示すようなメモリセルが用いられることがある。
第３図の回路においては、トランジスタＱ５．Ｑ６より
なるエミッタフォロア回路が設けられていて、抵抗器Ｒ
１，Ｒ２の電圧を上記エミッタフォロア回路を介して、
フリップ・フロップ１を構成するトランジスタＱｌ、Ｑ
２の各ベースに供給することにより、この電流を小さく
している。このように保持電流の大きさを小さ（するこ
とにより、上記トランジスタに付いている容量を充電す
る能力が下がるので、ノイズにより誤動作することが少
なくなり、上記したようなソフトエラーに対して強くな
る。
なるエミッタフォロア回路が設けられていて、抵抗器Ｒ
１，Ｒ２の電圧を上記エミッタフォロア回路を介して、
フリップ・フロップ１を構成するトランジスタＱｌ、Ｑ
２の各ベースに供給することにより、この電流を小さく
している。このように保持電流の大きさを小さ（するこ
とにより、上記トランジスタに付いている容量を充電す
る能力が下がるので、ノイズにより誤動作することが少
なくなり、上記したようなソフトエラーに対して強くな
る。
また、上記トランジスタＱ１．Ｑ２のエミッタを結合す
る前に抵抗器Ｒ３，Ｒ４を入れている。
る前に抵抗器Ｒ３，Ｒ４を入れている。
これにより、ラッチ回路自身のゲインが小さくなること
によっても、ソフトエラーに対して強くなるようにして
いる。
によっても、ソフトエラーに対して強くなるようにして
いる。
〈発明が解決しようとする課題〉
このようにすることにより、ソフトエラーに対しては強
くなるが、この回路の場合はフィードバックのゲインが
少なくなるので、フィードバックのかかりかたが遅（な
る。このため、書き込み速度が低下したり、或いは、ノ
イズにより保持データが反転はしないものの、元の電圧
に戻るまでのりカバリ−に時間がかかる等の不都合があ
った。
くなるが、この回路の場合はフィードバックのゲインが
少なくなるので、フィードバックのかかりかたが遅（な
る。このため、書き込み速度が低下したり、或いは、ノ
イズにより保持データが反転はしないものの、元の電圧
に戻るまでのりカバリ−に時間がかかる等の不都合があ
った。
本発明は上述の問題点に鑑み、高速動作が可能で、しか
もソフトエラーに強いＥＣＬメモリ装置を提供すること
を目的とする。
もソフトエラーに強いＥＣＬメモリ装置を提供すること
を目的とする。
〈課題を解決するための手段〉
本発明のＥＣＬメモリ装置は、入力されたデータを保持
するために、一方のトランジスタの出力が他方のトラン
ジスタの入力に供給されるように接続されている一対の
トランジスタと、上記一方のトランジスタの出力がベー
スに与えられるとともに、そのエミッタが上記他方のト
ランジスタのベースに接続されて上記一方のトランジス
タと上記他方のトランジスタとの間に接続された第１の
エミッタフォロア回路と、上記他方のトランジスタの出
力がベースに与えられるとともに、そのエミッタが上記
一方のトランジスタのベースに供給するようにして上記
他方のトランジスタと上記−方のトランジスタとの間に
接続された第２のエミッタフォロア回路と、上記第１の
エミッタフォロア回路の上記エミッタのノードに付加さ
れた第１の容量“と、上記第２のエミッタフォロア回路
の上記エミッタのノードに付加された第２の容量とを具
備している。
するために、一方のトランジスタの出力が他方のトラン
ジスタの入力に供給されるように接続されている一対の
トランジスタと、上記一方のトランジスタの出力がベー
スに与えられるとともに、そのエミッタが上記他方のト
ランジスタのベースに接続されて上記一方のトランジス
タと上記他方のトランジスタとの間に接続された第１の
エミッタフォロア回路と、上記他方のトランジスタの出
力がベースに与えられるとともに、そのエミッタが上記
一方のトランジスタのベースに供給するようにして上記
他方のトランジスタと上記−方のトランジスタとの間に
接続された第２のエミッタフォロア回路と、上記第１の
エミッタフォロア回路の上記エミッタのノードに付加さ
れた第１の容量“と、上記第２のエミッタフォロア回路
の上記エミッタのノードに付加された第２の容量とを具
備している。
また、本発明の他の特徴は、入力されたデータを保持す
るために、エミッタが共通に接続されているとともに、
一方のトランジスタの出力が他方のトランジスタの入力
に供給されるように接続されている一対のトランジスタ
と、上記一対のトランジスタにスタンバイ電流を流すた
めのワードラインおよび上記共通に接続されたエミッタ
カップル部の間に、大きな抵抗値を有する抵抗器を設け
ている。
るために、エミッタが共通に接続されているとともに、
一方のトランジスタの出力が他方のトランジスタの入力
に供給されるように接続されている一対のトランジスタ
と、上記一対のトランジスタにスタンバイ電流を流すた
めのワードラインおよび上記共通に接続されたエミッタ
カップル部の間に、大きな抵抗値を有する抵抗器を設け
ている。
〈作用〉
ソフトエラーの原因であるα線により、データを保持し
ているノードのコレクタに負のｔ （Ｊがチャージされ
た場合においても、データを保持するために設けられて
いる一対のトランジスタのノードのコレクタの電位が下
がっても、これら−対のトランジスタのベース電位があ
まり下がらないようにする。これにより、上記コレクタ
の電位が下がることにより、これら一対のトランジスタ
の動作状態が反転する不都合を有効に防止することがで
き、動作スピードを劣化させることなくソフトエラ一対
策を施すことを可能になる。
ているノードのコレクタに負のｔ （Ｊがチャージされ
た場合においても、データを保持するために設けられて
いる一対のトランジスタのノードのコレクタの電位が下
がっても、これら−対のトランジスタのベース電位があ
まり下がらないようにする。これにより、上記コレクタ
の電位が下がることにより、これら一対のトランジスタ
の動作状態が反転する不都合を有効に防止することがで
き、動作スピードを劣化させることなくソフトエラ一対
策を施すことを可能になる。
〈実施例〉
第１図は、本発明の一実施例を示すＥＣＬメモリ装置も
要部を示す回路構成図である。なお、この回路図におい
ては、図面を簡略化するために読み出し用の素子を省略
して示している。
要部を示す回路構成図である。なお、この回路図におい
ては、図面を簡略化するために読み出し用の素子を省略
して示している。
第１図から明らかなように、本実施例においては、ソフ
トエラーの対策を２つ施している。
トエラーの対策を２つ施している。
すなわち、その内の一つはランチ回路を構成するフィー
ドバックループ内に、トランジスタＱ１２．１４よりな
る一対のエミッタフォロア回路２゜３を設ける。そして
、第１のエミッタフォロア回路２のノードに第２の容量
Ｃ２を付加するとともに、第２のエミッタフォロア回路
３に第１の容量Ｃ１を付加する。これにより、トランジ
スタＱ１２またはＱ１４のベース電位が下がっても、デ
ータを保持するフリップ・フロップ１を構成するトラン
ジスタＱＩＯ，Ｑ１５のベース電位が余り下がらないよ
うにすることができる。このような容量ＣＩ、Ｃ２は、
上記トランジスタＱＩＯ，Ｑ１５のベースにそれぞれ接
続されるトランジスタＱ１１、Ｑ１３として、コレクタ
ーサブ容量ＣＣ３が大きい特別なトランジスタを使用す
ることにより、全体のセルサイズを大きく、することな
く付加することが可能である。
ドバックループ内に、トランジスタＱ１２．１４よりな
る一対のエミッタフォロア回路２゜３を設ける。そして
、第１のエミッタフォロア回路２のノードに第２の容量
Ｃ２を付加するとともに、第２のエミッタフォロア回路
３に第１の容量Ｃ１を付加する。これにより、トランジ
スタＱ１２またはＱ１４のベース電位が下がっても、デ
ータを保持するフリップ・フロップ１を構成するトラン
ジスタＱＩＯ，Ｑ１５のベース電位が余り下がらないよ
うにすることができる。このような容量ＣＩ、Ｃ２は、
上記トランジスタＱＩＯ，Ｑ１５のベースにそれぞれ接
続されるトランジスタＱ１１、Ｑ１３として、コレクタ
ーサブ容量ＣＣ３が大きい特別なトランジスタを使用す
ることにより、全体のセルサイズを大きく、することな
く付加することが可能である。
このような容量Ｃ１，Ｃ２を、エミッタフォロア回路２
．３のエミッタに付加することにより、書き込み速度が
低下することが懸念されるが、書き込み時には上記エミ
ッタフォロア回路に十分大きい電流を流しているので、
上記容量Ｃ１，Ｃ２を、瞬時に充電することができる。
．３のエミッタに付加することにより、書き込み速度が
低下することが懸念されるが、書き込み時には上記エミ
ッタフォロア回路に十分大きい電流を流しているので、
上記容量Ｃ１，Ｃ２を、瞬時に充電することができる。
したがって、上記容量ＣＩ、Ｃ２を付加することにより
書き込み速度が低下するような不都合は全く生じない。
書き込み速度が低下するような不都合は全く生じない。
なお、第１図において、ＤＡＴＡ−ＩＮ、ＤＡＴＡ−Ｉ
ＮＢはデータ入力線を示し、これらの入力線を介してコ
ンブリメンタルなデータが入力されてメモリセルに保持
される０次いで、ＷＬＷＬは書き込み電流供給用ワード
ライン、ＷＥはエミッタフォロア電流制御用バイアスラ
イン、ＥＦＣｏ工はエミッタフォロア電流供給用ワード
ラインである。また、トランジスタＱｌｌ、Ｑ１３は、
エミッタフォロア電流を分配するために設けられている
。
ＮＢはデータ入力線を示し、これらの入力線を介してコ
ンブリメンタルなデータが入力されてメモリセルに保持
される０次いで、ＷＬＷＬは書き込み電流供給用ワード
ライン、ＷＥはエミッタフォロア電流制御用バイアスラ
イン、ＥＦＣｏ工はエミッタフォロア電流供給用ワード
ラインである。また、トランジスタＱｌｌ、Ｑ１３は、
エミッタフォロア電流を分配するために設けられている
。
本実施例におけるソフトエラ一対策の他の一つは、デー
タを保持するフリップ・フロップ１を構成するトランジ
スタＱＩＯ，Ｑ１５のエミッタカップル部とスタンバイ
電流供給用ワードラインＷＳＬとの間に、大きな抵抗値
を有する抵抗器Ｒ９を介設している。このように、大き
な抵抗値を有する抵抗器Ｒ９を上記トランジスタＱＩＯ
，Ｑ１５のエミッタカップル部とスタンバイ電流供給用
ワードラインＷＳＬとの間に介設することによりゲイン
を下げ、上記トランジスタＱ１５．ＱｌＯのベース電位
が変動しても、コレクタ電位があまり変動しないように
している。この場合、フィードバックゲインは下がらな
い。なお、上記スタンバイ電流供給用ワードラインＷＳ
Ｌには、配線容量等のような大きな容量が付いているの
で、交流的には接地されているのと等価である。したが
って、ノイズに対するゲインは、Ｒ７／Ｒ９またはＲＩ
Ｏ／Ｒ９となり、上記抵抗器Ｒ９の抵抗値を大きくする
ことにより、ノイズに対するゲインを小さくしてソフト
エラーに強くできることが判る。
タを保持するフリップ・フロップ１を構成するトランジ
スタＱＩＯ，Ｑ１５のエミッタカップル部とスタンバイ
電流供給用ワードラインＷＳＬとの間に、大きな抵抗値
を有する抵抗器Ｒ９を介設している。このように、大き
な抵抗値を有する抵抗器Ｒ９を上記トランジスタＱＩＯ
，Ｑ１５のエミッタカップル部とスタンバイ電流供給用
ワードラインＷＳＬとの間に介設することによりゲイン
を下げ、上記トランジスタＱ１５．ＱｌＯのベース電位
が変動しても、コレクタ電位があまり変動しないように
している。この場合、フィードバックゲインは下がらな
い。なお、上記スタンバイ電流供給用ワードラインＷＳ
Ｌには、配線容量等のような大きな容量が付いているの
で、交流的には接地されているのと等価である。したが
って、ノイズに対するゲインは、Ｒ７／Ｒ９またはＲＩ
Ｏ／Ｒ９となり、上記抵抗器Ｒ９の抵抗値を大きくする
ことにより、ノイズに対するゲインを小さくしてソフト
エラーに強くできることが判る。
〈発明の効果〉
本発明は上述したように、データを保持するために設け
られている一対のトランジスタのコレクタとベースとの
間に、第１および第２のエミッタフォロア回路を介設し
、これら第１および第２のエミッタフォロア回路を介し
てコレクタの電位を相手側トランジスタのベースに供給
するようにするとともに、上記第１および第２のエミッ
タフォロア回路のエミッタのノードに容量をそれぞれ付
加したので、上記一対のトランジスタのコレクタ電位が
下がっても、相手側のトランジスタのベース電位があま
り下がらないようにすることができる。したがって、ソ
フトエラーの原因であるα線により、データを保持して
いるノードのコレクタに負の電荷がチャージされ、その
ノードのコレクタの電位が下がった場合においても、こ
れら一対のトランジスタの動作状態が反転する不都合を
有効に防止することができ、動作スピードを劣化させる
ことなくソフトエラ一対策を施すことができる。
られている一対のトランジスタのコレクタとベースとの
間に、第１および第２のエミッタフォロア回路を介設し
、これら第１および第２のエミッタフォロア回路を介し
てコレクタの電位を相手側トランジスタのベースに供給
するようにするとともに、上記第１および第２のエミッ
タフォロア回路のエミッタのノードに容量をそれぞれ付
加したので、上記一対のトランジスタのコレクタ電位が
下がっても、相手側のトランジスタのベース電位があま
り下がらないようにすることができる。したがって、ソ
フトエラーの原因であるα線により、データを保持して
いるノードのコレクタに負の電荷がチャージされ、その
ノードのコレクタの電位が下がった場合においても、こ
れら一対のトランジスタの動作状態が反転する不都合を
有効に防止することができ、動作スピードを劣化させる
ことなくソフトエラ一対策を施すことができる。
また、請求項（２）の発明によれば、上記一対のトラン
ジスタにスタンバイ電流を流すためのワードラインと、
共通に接続されたエミッタカップル部との間に大きな抵
抗値を有する抵抗器を接続したので、上記一対のトラン
ジスタの動作状態を反転させるノイズに対するゲインを
大幅に下げることができ、ソフトエラーに対して強くす
ることができる。
ジスタにスタンバイ電流を流すためのワードラインと、
共通に接続されたエミッタカップル部との間に大きな抵
抗値を有する抵抗器を接続したので、上記一対のトラン
ジスタの動作状態を反転させるノイズに対するゲインを
大幅に下げることができ、ソフトエラーに対して強くす
ることができる。
第１図は、本発明の一実施例を示すＥＣＬメモリ装置の
要部回路図、 第２図は、従来のＥＣＬメモリ装置を説明するための３
ボートメモリセルの要部構成を示す回路図、 第３図は、第２図と異なる従来例を示す３ポートメモリ
セルの要部構成を示す回路図である。 １・・・フリップ・フロップ。 ２・・・第１のエミッタフォロア回路。 ３・・・第２のエミッタフォロア回路。 Ｑ１０・・・一方のトランジスタ。 Ｑ１５・・・他方のトランジスタ。 Ｃ１・・・第１の容量、 Ｃ２・・・第２の容量。 Ｒ９・・・大きな抵抗値を有する抵抗器。 ＳＷＬ・・・スタンバイ電流供給用ワードライン。 特許出願人 ソ ニー株式会社代理人
弁理士 船 橋 １則ＤＡＴＡ−ＩＮ
ＤＡＴＡ−ＩＮ８１ フ
リップ・フロップ ２ｇ＋のエミッタフォロア回月 ３第２のエミッタフォロアロｔ６ ＱＩＯ’−Ｊのとクンンλり ＱＩ５’４ｅｌ）ｆ）Ｐラン〉λ夕 ０１躬１のｇＩ Ｃ２ニーＦｌ、？の容量 Ｒ９人Ｗｆｊｌｓ４１ＬｆＪＬｅ１４ダｂｍｑｇａＳＷ
Ｌスクシバイ電７走イ斤＃δ贋フーｒクイン実、！：（
ＦＪのＥＣＬ／’干ソ校置 第１図
要部回路図、 第２図は、従来のＥＣＬメモリ装置を説明するための３
ボートメモリセルの要部構成を示す回路図、 第３図は、第２図と異なる従来例を示す３ポートメモリ
セルの要部構成を示す回路図である。 １・・・フリップ・フロップ。 ２・・・第１のエミッタフォロア回路。 ３・・・第２のエミッタフォロア回路。 Ｑ１０・・・一方のトランジスタ。 Ｑ１５・・・他方のトランジスタ。 Ｃ１・・・第１の容量、 Ｃ２・・・第２の容量。 Ｒ９・・・大きな抵抗値を有する抵抗器。 ＳＷＬ・・・スタンバイ電流供給用ワードライン。 特許出願人 ソ ニー株式会社代理人
弁理士 船 橋 １則ＤＡＴＡ−ＩＮ
ＤＡＴＡ−ＩＮ８１ フ
リップ・フロップ ２ｇ＋のエミッタフォロア回月 ３第２のエミッタフォロアロｔ６ ＱＩＯ’−Ｊのとクンンλり ＱＩ５’４ｅｌ）ｆ）Ｐラン〉λ夕 ０１躬１のｇＩ Ｃ２ニーＦｌ、？の容量 Ｒ９人Ｗｆｊｌｓ４１ＬｆＪＬｅ１４ダｂｍｑｇａＳＷ
Ｌスクシバイ電７走イ斤＃δ贋フーｒクイン実、！：（
ＦＪのＥＣＬ／’干ソ校置 第１図
Claims (2)
- （１）入力されたデータを保持するために、一方のトラ
ンジスタの出力が他方のトランジスタの入力に供給され
るように接続されている一対のトランジスタと、 上記一方のトランジスタの出力がベースに与えられると
ともに、そのエミッタが上記他方のトランジスタのベー
スに接続されて上記一方のトランジスタと上記他方のト
ランジスタとの間に接続された第１のエミッタフォロア
回路と、 上記他方のトランジスタの出力がベースに与えられると
ともに、そのエミッタが上記一方のトランジスタのベー
スに供給するようにして上記他方のトランジスタと上記
一方のトランジスタとの間に接続された第２のエミッタ
フォロア回路と、上記第１のエミッタフォロア回路の上
記エミッタのノードに付加された第２の容量と、 上記第２のエミッタフォロア回路の上記エミッタのノー
ドに付加された第１の容量とを具備することを特徴とす
るＥＣＬメモリ装置。 - （２）入力されたデータを保持するために、エミッタが
共通に接続されているとともに、一方のトランジスタの
出力が他方のトランジスタの入力に供給されるように接
続されている一対のトランジスタと、 上記一対のトランジスタにスタンバイ電流を流すための
ワードラインと、上記共通に接続されたエミッタカップ
ル部との間に設けられた大きな抵抗値を有する抵抗器と
を具備することを特徴とするＥＣＬメモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324895A JPH04192188A (ja) | 1990-11-27 | 1990-11-27 | Ｅｃｌメモリ装置 |
| KR1019910021013A KR920010628A (ko) | 1990-11-27 | 1991-11-23 | Ecl메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2324895A JPH04192188A (ja) | 1990-11-27 | 1990-11-27 | Ｅｃｌメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192188A true JPH04192188A (ja) | 1992-07-10 |
Family
ID=18170828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2324895A Pending JPH04192188A (ja) | 1990-11-27 | 1990-11-27 | Ｅｃｌメモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH04192188A (ja) |
| KR (1) | KR920010628A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06162780A (ja) * | 1992-11-25 | 1994-06-10 | Nec Corp | 半導体記憶回路 |
| US7177196B2 (en) | 1999-09-28 | 2007-02-13 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory having plural data storage portions for a bit line connected to memory cells |
-
1990
- 1990-11-27 JP JP2324895A patent/JPH04192188A/ja active Pending
-
1991
- 1991-11-23 KR KR1019910021013A patent/KR920010628A/ko not_active Application Discontinuation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06162780A (ja) * | 1992-11-25 | 1994-06-10 | Nec Corp | 半導体記憶回路 |
| US7177196B2 (en) | 1999-09-28 | 2007-02-13 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory having plural data storage portions for a bit line connected to memory cells |
| US7196932B2 (en) | 1999-09-28 | 2007-03-27 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory having plural data storage portions for a bit line connected to memory cells |
| US7342825B2 (en) | 1999-09-28 | 2008-03-11 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory having plural data storage portions for a bit line connected to memory cells |
| US7394695B2 (en) | 1999-09-28 | 2008-07-01 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory having plural data storage portions for a bit line connected to memory cells |
| US7864592B2 (en) | 1999-09-28 | 2011-01-04 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory having plural data storage portions for a bit line connected to memory cells |
| US7969784B2 (en) | 1999-09-28 | 2011-06-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory having plural data storage portions for a bit line connected to memory cells |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920010628A (ko) | 1992-06-26 |
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