JPH04175034A - セル交換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、音声、データ、画像などのマルチメディア
の種々の情報をブロック化したセルを、高速で交換する
セル交換装置に関するものである。

（従来の技術） 第１θ図は例えば電子情報通信学会論文誌Ｂ−ＩＶｏ１
．　Ｊ７２−Ｂ−Ｉ　Ｎｏ、１１　ｐｐ、１０７０−１
０７５．１９８７年１１月に示された従来のセル交換装
置を示すブロック図である。図において、（１１）〜（
ｔｎ）はパケットが入力されるｎ（ｎ≧２）本の入線で
あり、このパケットは固定長で、それぞれが、コード化
された宛先情報を含むヘッダ部を備えている。（２，）
〜（２，）は前記パケットがそのヘッダ部にて指定され
た宛先に応じて出力されるｍ（ｍ≧２）本の出線である
。（３，）〜（３１）は入力された前記パケットが一時
的に蓄積されるＩＬ（ｎ≧ｎ）側のバッフアメそりであ
り、（４）はパケットが入力された入線（１＋）〜（ｔ
ｎ）を、空いているバッファメモリ（Ｌ）〜（３１）に
接続する空きバッファ選択スイッチである。

（５，）〜（５え）は前記バッファメモリ（３，）〜（
３１）の各々に対応して用意され、対応付けられたバッ
ファメモリ（３，）〜（３１）　に蓄積されるパケット
のヘッダ部のみを抽出して記憶するヘッダ記憶回路であ
る。（６Ｉ）〜（６□）はこれら各ヘッダ記憶回路（５
Ｉ）〜（５□）に対応して設けられ、対応するヘッダ記
憶回路（５，）〜（５ｉ）の記憶内容に該当する出力ラ
インに送出する出力のみを有意にする出線選択回路であ
る。

（７１）〜（７ｎ）は前記出線（２，）〜（２，）のそ
れぞれに対応して用意され、前記各出線選択回路（６１
）〜（６１）の送出する出力を受けて、それを前記バッ
フアメそり（３Ｉ）〜（３Ｌ）のバッファ番号にコード
化するエンコーダである。（８Ｉ）〜（８ｎ）はエンコ
ーダ（７１）〜（７ｎ）対応に設けられ、各エンコーダ
（７，）〜（７ｒｌ）にてコード化されたバッファ番号
が書き込まれ、それが入力された順番に読み出されるフ
ァーストイン・ファーストアウト（以下、ＦＩＦＯとい
う）タイプのＦＩＦＯメモリである。　（９１）〜（９
ｎ）は各出線（２Ｉ）〜（２１）対応に用意されて、対
応するＦＩＦＯメモリ（８，）〜（８ｎ）から出力され
るバッファ番号によって制御され、バッファメモリ（３
１）〜（３，）に蓄積されているパケットをそのヘッダ
部で指定される出線（２１）〜（２，）に出力するバッ
ファ接続スイッチである。

また、（７，、ｌ）、　　（ａ、、＋）、　　（３０）
、　　（３１）は同報セル用に設けられたもので、（７
、りは同報用のエンコーダ、（ａ、、ｔ）は同報用ＦＩ
ＦＯメモリ、（３０）はヘッダの同報宛先に従い、各出
線対応に同報か否かを指定する同報選択回路、（３１１
）〜（３１−はその指定に従い同報／個別を切り換える
Ｍスイッチである。

なお、ここでは、伝送される情報の単位としてセルの代
わりにパケットを用いているが、マルチメディア情報を
ブロック単位に分割し、それに宛先情報を含んだヘッダ
部を付加しているという点では、セルもパケットも同じ
ものを実現している。ただし、一般的にはパケットは１
つのブロックの長さが可変長として扱われるのに対して
、セルは国際標準で規定された固定長として扱われてい
る点で異なっている。

次に動作について説明する。ここで、第１１図はその各
部の信号のタイミングを示すタイムチャートで、バッフ
ァメモリ（３Ｋ）および（３Ｌ）　が空いている時、入
線（１１）と（１ｎ）からａ線（２Ｉ）宛のパケットを
同時に受信した場合の制御の流れを示している。また、
ここで扱われるパケットは前述のように固定長であり、
そのヘッダ部は宛先情報としてコード化された出線番号
を含むものとする。

入線（１１）〜（１，１）にパケットが到着すると、空
きバッファ選択スイッチ（４）はバッファメモリ（３１
）〜（３え）中の空いている１つを選択し、それをパケ
ットの到着した入線（１１）〜（１ｎ）と接続する。こ
こで、第１１図の（イ）および（０）　に示すように、
ヘッダ部にて同一の出線（２Ｉ）の出線番号“１“が宛
先として指定されたパケットが、入線（ＩＩ）と（Ｉｎ
）から同時に到着した場合、空きバッファ選択スイッチ
（４）は、例えば入線（１，）〜（１ｎ）を若番類に、
そして空いているバッファメモリ（３，）〜（３ｊＬ）
も若番類に選んでそれらを接続する。従って、この場合
、空ぎバッファ選択スイッチ（４）によって入線（ｂ）
がバッファメモリ（３１）に、入線（Ｉｎ）がバッファ
メモリ（３Ａ）　にそれぞれ接続され、入線（ｌｌ）に
到着したパケットＡがバッファメモリ（３１）に、入線
（Ｉｎ）に到着したパケットＢがバッファメモリ（３１
）にそれぞれ蓄積される。

この空きバッファ選択スイッチ（４）のスイッチングに
よって、前記パケットＡはバッファメモリ（３，）に対
応するヘッダ記憶回路（５Ｉ）に、パケットＢはバッフ
ァメモリ（３Ｌ）に対応するヘッダ記憶回路（ＳｊＬ）
にも供給される。ここで、ヘッダ記憶回路（５１）〜（
５嵐）は受は取った各パケットのヘッダ部のみを抽出し
てその内容である出線番号を記憶するものである。従っ
て、ヘッダ記憶回路（５Ｉ）および（５□）には、それ
ぞれ出線（２，）の出線番号“１“が記憶される。これ
らヘッダ記憶回路（５□）〜（５１）の内容はそれぞれ
対応する出線選択回路（６Ｉ）〜（６□）に送られ、各
出線選択回路（６Ｉ）〜（ａｌＬ）は対応するヘッダ記
憶回路（５，）〜（５１）の内容が指定する出線番号に
対応した出力ラインに送出される出力にのみを有意、す
なわち“１“にし、他の出力ラインへ送出される出力は
無意、すなわち“０”のままとする、バッファメモリ（
３，）〜（３１）を解放し、それを空きバッファ選択ス
イッチ（４）に知らせて以降のパケットの受信に備える
。

また同報セルが到着した時は、同報用ＦＩＦＯで同報セ
ルを到着順に受は付け、バッファメモリ（３，）〜（３
１）からヘッダが指定する複数の出線へ一斉に同報セル
を出力する。

〔発明が解決しようとする課題〕

従来のセル交換装置は以上のように構成されているので
、バッファメモリ（３，）〜（３Ｌ）からセルを読み出
す際に、他のセルとの衝突を避けるために１つのバッフ
ァメモリ（３Ｉ）〜（３Ｌ）は１つのセルしか蓄積する
ことができず、セルの書き込み数がバッファメモリ（３
Ｉ）〜（３１）の数を越えた場合、そのセルは廃棄され
ることになり、また、セルの廃棄率を下げるために非常
に多くのバッファメモリ（３，）〜（３Ａ）　を用意す
る必要があり、さらに、その結果としてバッファメモリ
（３Ｉ）〜（３１）と入線（ｌ、）〜（１ｎ）および出
線（２□）〜（２，）の接続のための、空きバッファ選
択スイッチ（４）及びバッファ接続スイッチ（９Ｉ）〜
（９ｎ）の規模が大きくなってしまうなどの課題があっ
た。また同報セルは、同報用の待ち行列をつくり同報で
ないセルとは別のタイミングで出力するため、セルの順
序が同報セルと同報でないセルとで逆転する可能性があ
り、また同報セルを送るときは出線に空きが生じるため
出線の利用率が低くなるという問題があった。

この発明は上記のようなｙＡ題を解消するためになされ
たもので、バッファメモリの数を少なくしてもセルが衝
突して廃棄されることが少なく、バッファメモリと入線
および出線とを接続するスイッチの規模を小さくするこ
とができ、セルの順序を保ち出線の利用率の低下しない
同報機能を持つセル交換装置を得ることを目的とする。

（ｉ！題を解決するための手段） この第１の発明に係るセル交換装置は、データ部と該デ
ータ部の宛先情報を含むヘッダより構成される同報或は
非同報セルを入力する複数の入線と、宛先情報に従って
セルが指定宛先に出力される複数の出線とを備えると共
に、各入線対応に設けられ入力されたセルのヘッダより
宛先情報、及び該セルが同報或は非同報セルかを検出す
るヘッダ処理回路と、非同報セルとして検出されたセル
にはカウント値１を付加し、同報セルには宛先数をカウ
ント値として付加してアドレス指定により各アドレスに
書き込むと共に、セル読み出し時にはカウント値を１減
算する複数のバッファメモリと、これらバッファメモリ
と前記ヘッダ処理回路とを接続する入線空間スイッチと
、読み出されたセルを宛先情報に従って１本或は多数本
の出線に同時に出力する出線空間スイッチと、前記入線
空間スイッチを制御して、前記セルが書き込まれるバッ
ファメモリを選択し、前記入線速度以上の速度で前記バ
ッファメモリに前記セルを書き込ませるとともに、前記
書き込まれたセルのバッフアメそり内のバッファ番号を
前記セルの宛先別に管理し、それに基づいて前記セルを
所定の順番で前記出線速度以上の速度で前記バッファメ
モリから読み出させ、前記セルがそのヘッダ部で指定さ
れる前記出線に出力されるように、前記出線空間スイッ
チを制御するバッファ制御回路とを備えたものである。

また、第２の発明に係るセル交換装置は、データ部と該
データ部の宛先情報を含むヘッダより構成される同報或
は非同報セルを入力する複数の入線と、宛先情報に従っ
てセルが指定宛先に出力される複数の出線とを備えると
共に、各入線対応に設けられ入力されたセルのヘッダよ
り宛先情報、及び該セルが同報或は非同報セルかを検出
するヘッダ処理回路と、同報セル読み出し個数をカウン
ト値として管理する同報セルカウンタと、非同報セルと
同報セルをアドレス指定により各アドレスに書き込むと
共に、非同報セルは１つ読み出すと空にし、また同報セ
ルは異なるタイミングで複数回読み出して前記同報セル
カウンタの値が０となると空にすることが可能なメモリ
と、セルを格納している前記メモリ内アドレスを管理す
るバッファ制御装置と、前記メモリと入線を接続するた
めの装置と、前記メモリと出線を接続するための装置と
を備えたものである。

また、第３の発明に係るセル交換装置は、データ部と該
データ部の宛先情報を含むヘッダより構成される同報或
は非同報セルを入力する複数の入線と、宛先情報に従っ
てセルが指定宛先に出力される複数の出線とを備えると
共に、各入線対応に設けられ入力されたセルのヘッダよ
り宛先情報、及び該セルが同報或は非同報セルかを検出
するヘッダ処理回路と、同報セル読み出し個数をカウン
ト値として管理する同報セルカウンタと、非同報セルと
同報セルをアドレス指定により各アドレスに書き込むと
共に、非同報セルは１つ読み出すと空にし、また同報セ
ルは異なるタイミングで複数回読み出して前記同報セル
カウンタの値が０となると空にすることが可能な複数の
バッファメモリと、前記ヘッダ処理回路と所定のバッフ
ァメモリとを接続する入線空間スイッチと、読み出され
たセルを宛先情報に従って１本或は多数本の出線に同時
に出力する出線空間スイッチと、前記入線空間スイッチ
を制御して、前記セルが書台込まれるバッファメモリを
選択し、前記入線速度以上の速度で前記バッファメモリ
に前記セルを書き込ませるとともに、前記書き込まれた
セルのバッファメモリ内のバッファ番号を前記セルの宛
先別に管理し、それに基づいて前記セルを所定の順番で
前記出線速度以上の速度で前記バッファメモリから読み
出させ、前記セルがそのヘッダ部で指定される前記出線
に出力されるように、前記出線空間スイッチを制御する
バッファ制御回路とを備えたものである。

また、第４の発明に係るセル交換装置は、データ部と該
データ部の宛先情報を含むヘッダより構成される同報或
は非同報セルを入力する複数の入線と、宛先情報に従っ
てセルが指定宛先に出力される複数の出線とを備えると
共に、各入線対応に設けられ入力されたセルのヘッダよ
り宛先情報、及び該セルが同報或は非同報セルかを検出
するヘッダ処理回路と、同報セル読み出し個数をカウン
ト値として管理する同報セルカウンタと、非同報セルと
同報セルをアドレス指定により各アドレスに書き込むと
共に、非同報セルは１つ読み出すと空にし、また同報セ
ルは異なるタイミングで複数回読み出して前記同報セル
カウンタの値が０となると空にすることが可能で複数の
セルを格納のできるバッファメモリと、１本或は多数本
の入線に同時に到着したセルを多重して１つの前記バッ
ファメモリへ書き込むための入線多重器と、多重されて
読み出されたセルを宛先情報に従って１本或は多数本の
出線に分離して同時に出力する出線分離器と、セルを格
納しているバッファメモリのアドレスをセルの宛先出線
別に管理してセルの順序を保つ制御をするバッファ制御
回路とを備えたものである。

（作用） 第１の発明におけるセル交換装置は、入線より入力され
たセルを、その宛先の検出を行った後、入線空間スイッ
チによって選択されたバッファメモリへ同報するセル数
をカウント値として付加して高速に書き込み蓄積し、蓄
積されたセルのバッフアメそり上のバッファ番号をその
宛先別に管理して、当該宛先別に管理されたアドレスに
基づいてバッファメモリをアクセスし、そこに蓄積され
たセルを高速に読み出すことで、同一バッファメモリか
らセルを読み出す機会を多くして読みだし時のセル衝突
を減らし、また同報セルの読みだしはセルをバッファメ
モリに格納する際セルに付加していたカウント値を１ず
つ減らし、カウント値が２以上のときはバッファにセル
を残して複数回セルを読み出し、出線空間スイッチを１
対多接続する事によりセルを同時に複数読み出して同報
機能を実現するが、非同報セルの読み出しはバッファメ
モリのカウント値が１なので１セル読み出すとバッファ
を空にすることで実現し、また出線空間スイッチによっ
てそのバッファメモリと所定の出線を接続することによ
り、少数のバッファメモリでセルの衝突による廃棄が少
なく、バッファメモリと入線および出線とを接続するス
イッチの規模を小さくすることが可能なセル交換装置を
実現する。

第２の発明におけるセル交換装置は、入線より入力され
たセルを、その宛先の検出を行った後、メモリへ高速に
書き込み蓄積し、同報セルについては同報する宛先数を
カウント値として同報セルカウンタに書き込んでおき、
１宛先へ読み出す度にカウント値を１減らしカウント値
が１になるまで、何回もセルを読み出したり、同時に複
数読み出すときは１つのヘッダ処理回路と多数のメモリ
を１対多接続して読みだしたりして、カウント値がＯに
なる時メモリを空にすることにより同報機能を実現する
。

第３の発明におけるセル交換装置は、入線より入力され
たセルを、その宛先の検出を行った後、入線空間スイッ
チによフて選択されたバッファメモリへ高速に書き込み
蓄積し、同報セルについては同報する宛先数をカウント
値として同報セルカウンタに書き込んでおき、１宛先へ
読み出す度にカウント値を１減らしカウント値が１にな
るまで、何回もセルを読み出したり、同時に複数読み出
すときは出線空間スイッチにより１対多接続して読みだ
したりして、カウント値がＯになる時バッファを空にす
ることにより同報機能を実現し、非同報セルは同報セル
カウンタは使用せず！セルは１回で読みだしてバッファ
を空にし、また蓄積されたセルのバッファメモリ上のバ
ッファ番号に、格納しているセルが同報セルか同報セル
でないかという記号を付加して宛先別に管理し、当該宛
先別に管理されたアドレスに基づいてバッファメモリを
アクセスし、そこに蓄積されたセルを高速に読み出すこ
とで、同一バッファメモリからセルを読み出す機会を多
くして読みだし時のセル衝突を減らし、また、出線空間
スイッチによってそのバッファメモリに接続された出線
に出力することにより、少数のバッファメモリでセルの
衝突による廃棄が少なく、バッファメモリと入線および
出線とを接続するスイッチの規模を小さくすることが可
能なセル交換装置を実現する。

第４の発明におけるセル交換装置は、入線より入力され
たセルを、その宛先の検出を行った後、バッファ制御回
路によフて選択されたバッファ番号へ入線多重器によっ
て多重して書き込み蓄積し、同報セルについては同報す
る宛先数をカウント値として同報セルカウンタに書き込
んでおき、１宛先へ読み出す度にカウント値を１減らし
カウント値がＯになるまで、何回もセルを読み出し、カ
ウント値がＯになるときバッファを空にすることにより
同報機能を実現し、非同報セルは同報セルカウンタを使
用せず１セルは１回で読み出してバッファを空にし、ま
た蓄積されたセルのバッファ番号に、格納しているセル
が同報セルか非同報セルかという記号を付加して宛先別
に管理し、当該宛先別に管理されたアドレスに基づいて
バッファメモリをアクセスし、そこに蓄積されたセルを
読み出すことで、同報可能なセル交換装置を実現する。

（実施例〕 以下、第１の発明を図について説明する。第１図におい
て、（１１）〜（Ｉｎ）は、宛先情報としての出線番号
を含むヘッダ部とデータ部よりなるセルが入力されるｎ
（ｎ≧２）木の入線、（２，）〜（２１）は、セルがそ
のヘッダ部にて指定された宛先に応じて出力されるｍ（
ｍ＞’２）本の出線である。

（１０）は前記各入線（１）のそれぞれに対応して設け
られ、対応する入線（１）より入力されたセルのヘッダ
部より宛先の出線（２）を検出するヘッダ処理回路であ
る。

（２１１）〜（２１ｎ）は前記入線（ＩＩ）〜（１ｎ）
の各々に対応して設けられ、前記ヘッダ処理回路より出
力されるセルを蓄積し、高速に読み出すことにより速度
調整を行なう入線速度調整バッファである。

また、（１１）はそれぞれにバッファメモリ番号＃０．
　＃１．・・・が付与され、指定されたアドレスに前記
セルを蓄積して、そのアドレスを指定することによって
書き込みの際の順序とは無関係に蓄積されたセルを読み
出すことができるｐ（ｎ≦ｐ）個のバッファメモリで、
１つのバッファメモリ（１１）にセルを蓄積できるバッ
ファ（２３）をｑ個持つ点で第７図に示す従来のバッフ
ァ（３１）〜（３嵐）　とは異なっている。またバッフ
ァ（２３）は書き込みセルが同報セルであれば同報する
宛先数を、同報セルでなければセルを送る数１をセルに
付けて書き込むことができるものである。（１２）はこ
のバッファメモリ（１１）の各々に対応して設けられ、
例えばＦＩＦＯタイプのメモリを用いて空きアドレスの
管理を行い、対応付けられたバッファメモリ（１１）に
リードアドレスおよびライトアドレスを与える記憶制御
回路である。

（１３）は前記入線速度調整バッファ（２１１）〜（２
１ｎ）を所定のバッファメモリ（１１）に選択的に接続
する入線空間スイッチであり、（１４）は各バッファメ
モリ（１１）を所定の出線（２）に対応した出線速度調
整バッファ（２Ｌ）〜（２２，）に選択的に接続する出
線空間スイッチである。

（２２＋）〜（２２，）は前記出線（２Ｉ）〜（２，）
に対応して設けられ、前記バッファメモリ（１１１）〜
（ＩＬ）より高速に読み出され出線空間スイッチ（１３
）によって接続されたセルを蓄積し、出線の速度に調整
する出線速度調整バッファである。

（１５）は入線空間スイッチ（１３）のスイッチングを
制御してセルが蓄積されるバッファメモリ（１１）の選
択を行うととも、出線空間スイッチ（１４）のスイッチ
ングを制御して、バッファメモリ（１１）に蓄積された
セルをそのヘッダ部で指定される出線（２）に所定の順
番で出力させるバッファ制御回路である。

また、このバッファ制御回路（１５）内において、（１
６）は前記各入線（１）　に対応付けられたヘッダ処理
回路（１０）にセル到着時に検出された当該セルの宛先
出線番号（２１）〜（２−を受け、当該セルを蓄積すべ
きバッファメモリ（１１）を選択してそれを該当するヘ
ッダ処理回路（１０）に接続するために、前記入線空間
スイッチ（１３）のスイッチングを制御する書き込みバ
ッファ選択回路である。（１７）はこの書き込みバッフ
ァ選択回路（１６）から送られてくる前記出線番号（２
Ｉ）〜（２，）を参照して到着したセルを宛先別に分け
、当該セルが書き込まれたバッファメモリ（１１）上の
バッファのライトアドレスを、そのバッファメモリ（１
１）に対応する記憶制御回路（１２）より得て、それを
後述する宛先別待ち行列に書き込むアドレス交換回路で
ある。

（１８）はその宛先別待ち行列であり、ＦＩＦＯタイプ
のメモリによつて構成されて前記出線（２）の各々に対
応して設けられている。この宛先別待ち行列（１８）に
は、それが対応付けられた出線（２）毎に、当該出線（
２）　を宛先とするセルが蓄積されたバッファメモリ（
１１）上のバッファアドレスが前記アドレス交換回路（
１７）によって、セルが到着した順番に書き込まれる。

（１９）はこの宛先別待ち行列（１８）を参照してバッ
ファメモリ（１１）から読み出すセルを決定し、バッフ
ァ内のセルに付けられているセル読みだし数が２以上の
時は、読み出したバッファアドレスを記憶制御回路（１
２）へ送らず、またバッファ内のセルに付けられている
セルの読みだし数が１ならばその宛先別待ち行列（１８
）から読み出したバッファアドレスをリードアドレスと
して該当するバッフアメそり（１１）に対応付けられた
記憶制御回路（１２）へ送り、どちらの場合も出線空間
スイッチ（１４）のスイッチングを制御して、前記バッ
ファメモリ（１１）を該当する出線（２）に付随した出
線速度調整バッファと接続する、読みだしバッファ選択
回路である。

次に動作について説明する。第２図（（）　、　（０）
でセルをバッファに書き込むまでの動作、第３図（イ）
、（ロ）ではセルをバッファから読みだし出線へ出力す
る動作を示す。簡単のため人・出線数２、バッファメモ
リ数２．１メモリに含まれるバッファ数２、処理速度は
入・出線速度と等しいとする。

あるタイムスロットで１個または２個のセルが入線（１
）に入力すると、セルの到着したヘッダ処理回路（１０
）はそのヘッダ部より当該セルが同報セルであるか同報
セルでないかということと宛先の出線番号（２＋）、（
２ｔ）を、宛先情報として読み取り、入線番号（ｔ＋）
、　（１２）順に各セルの宛先情報を書き込みバッファ
選択回路（１Ｂ）へ送る。セルは入線速度調整バッファ
（２１）へ書き込まれる。書き込みバッファ選択回路（
１６）は各々のセルを書き込むバッファメモリ番号を番
号順に決定する。ただし、そのメモリに空きバッファが
ないときには次番号のバッファメモリを選択する。同報
セルは複数の宛先を持つが１つのバッファに１セル格納
する。入線空間スイッチ（１３）はセルの書き込まれて
いる入線速度調整バッフｙ　（２１）と決定したメモリ
を接続し、セルを所定のバッファに格納する。

第２図（イ）　はバッファ００に０゜宛てセルＡが格納
されているとき入線（１，）にセルＢ、（１２）にセル
Ｃが到着した状態で、第２図（０）はこの２つのセルの
書き込みが終了した状態である。まず、宛先が（２１）
と（２２）である同報セルＢの書き込みバッファメモリ
を選択する。まずバッファメモリ（１）を選択したとす
る。セルＢはバッファ（１０）に同報するセル数を付け
てセルＢ２として格納し、このバッファアドレス（１０
）を、出線（’２Ｉ）、　　（２２）宛て宛先別待ち行
列に並べる０次に宛先が出線（２２）宛てセルＣの書き
込みメモリを選択する。バッファメモリ０に空きがある
のでバッファメモリ０を選択する。置台込みバッファア
ドレスＯ１が決まると、セルＣは同報でないのでセルに
読みだし数１を付けてセルＣＩとしてバッファに格納し
、書き込みバッファアドレス０１を出線（２，）宛て宛
先別待ち行列に並べる。

ここではセルの書き込み速度を入・出線と等しくしたの
で同時に到着したセルＡとセルＢは異なるバッファメモ
リに格納したが、書き込み速度を入線のｗ（２≦Ｗ≦人
線数）倍にすると１タイムスロツトで１つのメモリにＷ
個のセルを書き込むことができる０例えばバッファメモ
リ０に空きバッファがなくバッファメモリ（１）に空バ
ッファが２個あった場合速度２倍ではセルを２個バッフ
アメそり（１）に格納できる。ただし１タイムスロツト
は１処理時間（入線に１セル到着する時間）である。

第３図ではセルの読み出しを説明する。第３図（イ）は
セルＡ１セルＢ１セルＣがバッファ００゜１０、０１に
格納されている状態で、第３図（ロ）ではここから各出
線１セル出力したものである。１の宛先別待ち行列の先
頭にあるバッファアドレスからセルを読み出す、　（２
１）宛て宛先別待ち行列の先頭には００が並んでいるの
で出線（２Ｉ）にはバッファ００に格納されているセル
Ａを出力するが、バッファにはセル＾２が格納されてお
り２は残りのセル読みだし数を表しているのでこの数字
を１減らし、２を１と書き換え、セルはバッファに残し
たまま１セルを統み出す、出線（２２）宛て待ち行列の
先頭にはｌＯが並んでいるのでバッファｌＯに格納され
ているセルＢを統みだすが、バッファにはセルＢｌが書
き込まれており、このセルの残りの読みだし数は１であ
るのでセルＢを読み出すとバッファ１０は開放する。出
力したセルはいったん出線速度調整バッファ（２２）に
書き込んで出線速度に合わせて出線へ出力する。ここで
バッファ００とバッファ１０は興なるメモリにあるので
セルＡ、セルＢとも出力できたが、もし同時に読み出し
たいセルが同一メモリにあった場合は１セルのみ出力し
、残りのセルはバッファで次に読み出されるまで待ち合
わせを行う。

ここではセルの読みだし速度を出線と等しくしたが、ｒ
（２≦ｒ≦出線数）倍にすると同一バッファメモリから
１タイムスロツトでｒ個のセルを読み出すことができる
。

なお、上記実施例では、単体のセル交換装置を示したが
、このセル交換装置をリンク接続し、順次多段に接続し
て拡張してもよい。

また、セルのヘッダ部の宛先情報として、セル交換装置
の出線に対応して、直接出線番号を与えるものを示した
が、ヘッダ部の宛先情報にコード化した番号を与える等
何らかの変換処理を行ってもよい。

また、個々のバッファメモリが、全入線で共有される一
つの大きなバッファメモリとほぼ同等の性能を備えるよ
うに、セル保留残量が最も少ないバッファメモリを選ん
でセルを書き込む方法をとり、セル到着の変動に対しセ
ル廃棄率を更に低くするようにしてもよい。

また、構造上ヘッダ部とデータ部を分離してそれぞれ異
なる速度の回路を用いて伝送し、ヘッダ部とデータ部を
並列して配置された複数の信号線にそれぞれ割り当てる
ようにしてもよい。

さらに、上記実施例では、入線のリンク速度を同一とし
たが、バッファメモリからの読み出し速度を入線のリン
ク速度より速くすればトラヒック集束が可能であり、逆
に入線のリンク速度を出線の速度より速くすることも可
能である。また、セル交換装置をリンク接続した時、段
間の速度を入線の速度よりも、より高速にすることによ
り、セル交換装置股間でのセル廃棄率を更に低いものに
することが出来る。

また、上記実施例ではセル交換装置の出線に対応してそ
れぞれ一つのアドレス待ち行列を設けたが、それぞれの
出線に優先度別に複数のアドレス待ち行列を割り当て、
セルのヘッダ部に宛先出線以外に付加された優先度を示
す符号に基づいて優先度の高いセルを先にバッファメモ
リから読み出すことも可能である。

さらに、動作速度の制約が要る場合等には、このセル交
換装置の前段および後段に、直列／並列変換回路、並列
／直列変換回路をつけて、並列信号として処理してもよ
い。

以下、第２及び第３の発明の一実施例を図について説明
する。３４４図において、（ｌ、）〜（１ｒｌ）は、宛
先情報としての出線番号を含むヘッダ部とデータ部より
なるセルが入力されるｎ（ｎ≧２）本の入線、　（２１
）〜（２，）は、セルがそのヘッダ部にて指定された宛
先に応じて出力されるｍ（ｍ≧２）本の出線である。　
（ｊｏ）は前記各入線（１）のそれぞれに対応して設け
られ、対応する入線（１）より入力されたセルのヘッダ
部より宛先の出線（２）を検出するヘッダ処理回路であ
る。

（２１＋）〜（２ｉｎ）は前記入線（１＋）〜（ｉｎ）
の各々に対応して設けられ、前記ヘッダ処理回路より出
力されるセルを蓄積し、高速に読み出すことにより速度
調整を行なう入線速度調整バッファである。

また、（１１）はそれぞれにメモリ番号＃０、＃１．・
・・が付与され、指定されたアドレスに前記セルを蓄積
して、そのアドレスを指定することによって書き込みの
際の順序とは無関係に蓄積されたセルを読み出すことが
できるｐ（ｎ≦ｐ）個のバッファメモリで、１つのバッ
ファメモリ（１１）にセルを蓄積で咎るバッファ（２３
）を９個持つ点で第１０図に示す従来のバッファ（３，
）〜（３１）とは異なっている。　（１２）はこのバッ
ファメモリ（１１）の各々に対応して設けられ、例えば
ＦＩＦＯタイプのメモリを用いて空きアドレスの管理を
行い、対応付けられたバッファメモリ（１１）にリード
アドレスおよびライトアドレスを与える記憶制御回路で
ある。

（１３）は前記入線速度調整バッファ（２１１）〜（２
ｉｎ）を所定のバッファメモリ（１１）に選択的に接続
する入線空間スイッチであり、（１４）は各バッファメ
モリ（１１）を所定の出線（２）　に対応した出線速度
調整バッファ（２２＋）〜（２２，）に選択的に接続す
る出線空間スイッチである。

（２２＋）〜（２２，）は前記出線（２１）〜（２，）
に対応して設けられ、前記バッファメモリ（１１＋）〜
（ｔｔｐ）より高速に読み出され出線空間スイッチ（１
３）によって接続されたセルを蓄積し、出線の速度に調
整する出線速度調整バッファである。

（１５）は入線空間スイッチ（１３）のスイッチングを
制御してセルが蓄積されるバッファメモリ（１１）の選
択を行うとともに、出線空間スイッチ（１４）のスイッ
チングを制御して、バッファメモリ（１１）に蓄積され
たセルをそのヘッダ部で指定される出線（２）に所定の
順番で出力されるバッファ制御回路である。

また、このバッファ制御回路（１５）内において、（１
６）は前記各入線（１）に対応付けられたヘッダ処理回
路（ｌＯ）にてセル到着時に検出された当該セルの宛先
出線番号（２Ｉ）〜（２，）を受け、当該セルを蓄積す
べきバッファメモリ（１１）を選択してそれを該当する
ヘッダ処理回路（１０）に接続するために、前記入線空
間スイッチ（１３）のスイッチングを制御する書き込み
バッファ選択回路である。（１７）はこのバッファ選択
回路（１６）から送られてくる前記出線番号（２，）〜
（２−を参照して到着したセルを宛先別に分け、当該セ
ルが書き込まれたバッファメモリ（１１）上のバッファ
のライトアドレスを、そのバッフアメそり（１１）に対
応する記憶制御回路（１２）より得て、それを後述する
宛先別待ち行列に書き込むアドレス交換回路である。

（１８）はその宛先別待ち行列であり、ＦＩＦＯタイプ
のメモリによって構成されて前記出線（２）の各々に対
応して設けられている。この宛先別待ち行列（１８）に
は、それが対応付けられた出線（２）毎に、当該出線（
２）を宛先とするセルが蓄積されたバッファメモリ（１
１）上のバッファアドレスとセルが同報セルであるか同
報セルでないかという記号が前記アドレス交換回路（１
７）によって、セルが到着した順番に書き込まれる。　
（２４）は同報セルカウンタで宛先別待ち行列（１８）
と並列に設けられている。

これは全バッファ対応に同報セルの読みだし個数を書籾
込む領域を持つ、１つのバッファに格納されている同報
セルは複数の宛先にコピーして出力するが１つ読み出す
と同報セルカウンタ（２４）の値を１減らすことで、所
定の全宛先に同報セルを出力したことを認識しバッファ
を解放するタイミングがわかるようになっている。

（１９）はこの宛先別待ち行列と同報セルカウンタ（２
４）を参照してバッファメモリ（１１）から読み出すセ
ルを決定し、その宛先別待ち行列（１８）から読み出し
たバッファアドレスに同報の記号が付いていなかった場
合はこのバッファアドレスをリードアドレスとして、該
当するメモリ（１１）に対応付けられた記憶制御回路（
１２）へ送るとともに、出線空間スイッチ（１４）のス
イッチングを制御して、前記バッファメモリ（１１）を
該当する出線（２）　に付随した出線速度調整バッファ
を接続する読みだしバッファ選択回路である。

次に動作について説明する。第５図（（）　、　（ロ）
でセルをバッファに書籾込むまでの動作、第６図（イ）
、（ロ）ではセルをバッファから読みだし出線へ出力す
る動作を示す。簡単のため人・出線数２、バッファメモ
リ数２．１バツフアメモリに含まれるバッファ数２、処
理速度は入・出線速度と等しいとする。

あるタイムスロットで１個または２個のセルが入線（１
）に入力すると、セルの到着したヘッダ処理回路（ｌＯ
）はそのヘッダ部より当該セルが同報セルであるか同報
セルでないかということと宛先の出、線番号（２１）、
　　（２２）を、宛先情報として読み取り、入線番号（
ｔ＋）、　（１２）順に各セルの宛先情報を書き込みバ
ッファ選択回路（１６）へ送る。セルは入線速度調整バ
ッファ（２１）へ置台込まれる。書き込みバッファ選択
回路（１６）は各々のセルを書き込むバッファメモリ番
号を番号順に決定する。ただし、そのバッファメモリに
空きバッファがないときは次番号のバッファメモリを選
択する。同報セルは複数の宛先を持つが１つのバッファ
に１セル格納する。入線空間スイッチ（１３）はセルの
書き込まれている入線速度調整バッファ（２１）と決定
したバッファメモリを接続し、セルを所定のバッファに
格納する。

第５図（イ）はバッファ００に０゜当てセルＡが格納さ
れているとき入線（ｌ、）にセルＢ、　（１２）にセル
Ｃが到着した状態で、第５図（ロ）はこの２つのセルの
書き込みが終了した状態である。まず、宛先が（２，）
と（２２）である同報セルＢの書き込みメモリを選択す
る。まずメモリ（１）を選択したとする。セルＢはバッ
ファ１０に格納し、このバッファアドレスに同報セルの
記号例えばｍを付けたＩｏｎを、出線（２＋）、　（２
２）宛て宛先別待ち行列に並べる。同報セルカウンタの
バッファ１０に対応するところにはセルの読みだし回数
である２を書き込む０次に宛先が出線（２２）宛てセル
Ｃの書き込みバッファメモリを選択する。同じタイミン
グに２セルを同一バッファに書き込むことは出来ないの
でバッファメモリＯを選択する。書き込みバッファアド
レスＯ１が決まると、セルをバッファに格納し、アドレ
スに同報でない記号例えばｎを付けたｏｉｎを出線（２
２）宛て宛先別待ち行列に並べる。同報セルカウンタに
は何も書き込まない。

ここではセルの書き込み速度を入・出線と等しくしたの
で同時に到着したセルＡとセルＢは異なるメモリに格納
したが、書き込み速度を入線のＷ（２≦Ｗ≦入線数）倍
にすると１タイムスロツトで１つのメモリにＷ個のセル
を書き込むことができる０例えばバッファメモリ０に空
バッファがなくバッファメモリ１に空バッファが２個あ
った場合速度２倍ではセルを２個バッファメモリ１に格
納できる。ただし１タイムスロツトは１処理時間（入線
に１セル到着する時間）である。

第６図ではセルの読み出しを説明する。第６図（イ）は
セルＡ１セルＢ、セルＣがバッファ００゜１０、０１に
格納されている状態で、第６図（ロ）ではここから各出
線１セル出力したものである。第６図（イ）の宛先別待
ち行列の先頭にあるバッファアドレスからセルを読み出
す、　（２１）宛て宛先別待ち行列の先頭には００ｍが
並んでいるので出線（２，）にはバッファ００に格納さ
れているセルＡ°を出力するが、ｍは同報の記号なので
セルカウンタのＯＯに書かれている数字を１減らし、２
を１と書き換え、セルはバッファに残したまま１セルを
読み出す。

出線（２，）宛て待ち行列の先頭には１０ｎが並んでい
るが、これは同報セルではないのでバッファｌＯに格納
されているセルＢを読みだすと、バッファ１０は開放す
る。出力したセルはいったん出線速度調整バッファ（２
２）に書き込んで出線速度に合わせて出線へ出力する。

ここでバッファ００とバッファ１０は異なるメモリにあ
るのでセルＡ１セルＢともに出力できたが、もし同時に
読み出したいセルが同一メモリにあった場合は１セルの
み出力し、残りのセルはバッファで次に読み出されるま
で待ち合わせを行う。

ここではセルの読み出し速度を出線として等しくしたが
、ｒ（２≦ｒ≦出線数）倍にすると同一バッファメモリ
から１タイムスロツトでｒ個のセルを読み出すことがで
きる。

なお、上記実施例では、単体のセル交換装置を示したが
、このセル交換装置をリンク接続し、順次多段に接続し
て拡張してもよい。

また、セルのヘッダ部の宛先情報として、セル交換装置
の出線に対応して、直接出線番号を与えるものを示した
が、ヘッダ部の宛先情報にコード化した番号を与える等
何らかの変換処理を行フてもよい。

また、個々のバッファメモリが、全入線で共有される一
つの大きなバッファメモリとほぼ同等の性能を備えるよ
うに、セル保留残量が最も少ないバッファメモリを選ん
でセルを書き込む方法をとり、セル到着の変動に対しセ
ル廃棄率を更に低くするようにしてもよい。

また、構造上ヘッダ部とデータ部を分離してそれぞれ異
なる速度の回路を用いて伝送し、ヘッダ部とデータ部を
並列して配置された複数の信号線にそれぞれ割り当てる
ようにしてもよい。

さらに、上記実施例では、入線のリンク速度を同一とし
たが、バッファメモリからの読み出し速度を、入線リン
ク速度より速くすればトラヒック集束が可能であり、逆
に入線のリンク速度を出線の速度より速くすることも可
能である。また、セル交換装置をリンク接続した時、段
間の速度を入線の速度よりも、より高速にすることによ
り、セル交換装置段間でのセル廃棄率を更に低いものに
することが出来る。

また、上記実施例ではセル交換装置の出線に対応してそ
れぞれ一つのアドレス待ち行列を設けたが、それぞれの
出線に優先度別に複数のアドレス待ち行列を割り当て、
セルのヘッダ部に宛先出線以外に付加された優先度を示
す符号に基づいて優先度の高いセルを先にバッファメモ
リから読み出すことも可能である。

さらに、動作速度の制約が要る場合等には、このセル交
換装置の前段および後段に、直列／並列変換回路、並列
／直列変換回路をつけて、並列信号として処理してもよ
い。

以下、第４の発明の一実施例を図について説明する。第
７図において、（１＋）〜（１ｏ）は、宛先情報として
の出線番号を含むヘッダ部とデータ部よりなるセルが入
力されるｎ（ｎ≧２）本の入線、（２Ｉ）〜（２，）は
、セルがそのヘッダ部にて指定された宛先に応じて出力
されるｍ（ｍ≧２）本の出線である。（１０）は前記各
入線（１）のそれぞれに対応して設けられ、対応する入
線（１）より入力されたセルのヘッダ部より宛先の出線
（２）　を検出するヘッダ処理回路である。

（３０）は１本の入線に到着したセルを速度をｎ倍にし
て多重する入線多重器である。また、（ｌ！）は指定さ
れたアドレスに前記セルを蓄積して、そのアドレスを指
定することによって書き込みの際の順序とは無関係に蓄
積されたセルを読み出すことができるバッファメモリで
、１つのバッファメモリ（１１）にセルを蓄積できるバ
ッファ（２３）を９個持つ。

（１２）はこのバッファメモリ（１１）に対応して設け
られ、例えばＦＩＦＯタイプのメモリを用いて空きアド
レスの管理を行い、対応付けられたバッファメモリ（１
１）にリードアドレスおよびライトアドレスを与える記
憶制御回路である。

（３２）はバッファメモリ（１１）から多重して出力さ
れたセルを所定の出線に分離して出力する出線分離器で
ある。

（１５）はバッファメモリ（１１）に蓄積されたセルを
そのヘッダ部で指定される出線（２）に所定の順番で出
力されるバッファ制御回路である。

また、このバッファ制御回路（１５）内において、（１
７）は、ヘッダ処理回路（ｌＯ）から送られてくる前記
出線番号（２，）〜（２，）を参照して到着したセルを
宛先別に分け、当該セルが書き込まれたバッファメモリ
（１１）上のバッファのライトアドレスを、記憶制御回
路（１２）より得て、それを後述する宛先別待ち行列に
書き込むアドレス交換回路である。

（１８）はその宛先別待ち行列であり、ＦＩＦＯタイプ
のメモリによって構成されて前記出線（２）の各々に対
応して設けられている。この宛先別待ち行列（１８）に
は、それが対応付けられた出線（２）毎に、当該出線（
２）を宛先とするセルが蓄積されたバッファメモリ（１
１）上のバッファアドレスとセルが同報セルであるか同
報セルでないかという記号が前記アドレス交換回路（１
７）によって、セルが到着した順番に書き込まれる。（
２４）は同報セルカウンタで宛先別待ち行列（１８）と
並列に設けられている。

これは全バッファ対応に同報セルの読みだし個数を書き
込む領域を持つ、１つのバッファに格納されている同報
セルは複数の宛先にコピーして出力するが１つ読み出す
と同報セルカウンタ（２４）の値を１減らすことで、所
定の全宛先に同報セルを出力したことを認識しバッファ
を解放するタイミングがわかるようになっている。

次に動作について説明する。第８図（（）、（ロ）でセ
ルをバッファに書き込むまでの動作、第９図（イ）、（
Ｄ）ではセルをバッファから読みだし出線へ出力する動
作を示す、簡単のため人・出線数を２．１バツフアメモ
リに含まれるバッファ数を４とする。

あるタイムスロットで１個または２個のセルが入線（１
）に入力すると、セルの到着したヘッダ処理回路（１０
）はそのヘッダ部より当該セルが同報セルであるか同報
セルでないかということと宛先の出線番号（２１）、（
２２）を、宛先情報として読み取り、入線番号（１＋）
、　　（１＊）順に各セルの宛先情報をアドレス交換回
路（１７）へ送る。１つの同報セルは複数の宛先を持つ
が１つのバッファに１セル格納する。記憶制御回路（１
２）により、書き込みバッフ１番号を選択する。

第８図（イ）　はバッファ００にＯｏ当てセルＡ　Ｍ格
納されているとき入線（ｌ、）にセルＢ、（ｌｄにセル
Ｃが到着した状態で、第８図（０）はこの２つのセルの
書き込みが終了した状態である。宛先が（２，）と（２
２）である同報セルＢをバッファ１０に格納し、このバ
ッファアドレスに同報セルの記号例えばｍを付けた１０
ｍを、出線（２１）、　（２２）宛て宛先別待ち行列に
並べる。同報セルカウンタのバッファ１０に対応すると
ころにはセルの読みだし回数である２を書き込む０次に
宛先が出線（２２）宛てセルＣの書き込みバッファ０１
に、セルを格納し、アドレスに同報でない記号例えばｎ
を付けたＯｌｎを出線（２２）宛て宛先別待ち行列に並
べる。同報セルカウンタには何も書き込まない。

第９図ではセルの読み出しを説明する。第９図（イ）は
セルＡ１セルＢ１セルＣがバッファ００゜１０、０１に
格納されている状態で、第９図（ロ）ではここから各出
線１セル出力したものである。第９図（イ）の宛先別待
ち行列の先頭にあるバッファアドレスからセルを読み出
す、　（２＋）宛て宛先別待ち行列の先頭にはＯＯｍが
並んでいるので出線（２Ｉ）にはバッファ００に格納さ
れているセルＡを出力するが、ｍは同報の記号なのでセ
ルカウンタの００に書かれている数字を１減らし、２を
１と書か換え、セ、ルはバッファに残したまま１セルを
読み出す。

出線（２２）宛て待ち行列の先頭には１０ｎが並んでい
るが、これは同報セルではないのでバッファ１ｏに格納
されているセルＢを読みだすと、バッファ１０は開放す
る。

なお、上記実施例では、単体のセル交換装置を示したが
、このセル交換装置をリンク接続し、順次多段に接続し
て拡張してもよい。

また、セルのヘッダ部の宛先情報として、セル交換装置
の出線に対応して、直接出線番号を与えるものを示した
が、ヘッダ部の宛先情報にコード化した番号を与える等
何らかの変換処理を行ってもよい。

また、個々のバッファメモリが、全入線で共有される一
つの大きなバッファメモリとほぼ同等の性能を備えるよ
うに、セル保留残量が最も少ないバッファメモリを選ん
でセルを書き込む方法をとり、セル到着の変動に対しセ
ル廃棄率を更に低くするようにしてもよい。

また、セルを書き込むバッファメモリ内のバッファ番号
の選択はライトアドレス、リードアドレスを記憶制御回
路（１２）で管理することにより行ったが、例えばアド
レスチェーンを作るなど、他の方法を用いても良い。

また、構造上ヘッダ部とデータ部を分離してそれぞれ異
なる速度の回路を用いて伝送し、ヘッダ部とデータ部を
並列して配置された複数の信号線にそれぞれ割り当てる
ようにしてもよい。

さらに、セル交換装置段間でのセル廃棄率を更に低いも
のにすることが出来る。

また、上記実施例ではセル交換装置の出線に対応してそ
れぞれ一つのアドレス待ち行列を設けたが、それぞれの
出線に優先度別に複数のアドレス待ち行列を割り当て、
セルのヘッダ部に宛先出線以外に付加された優先度を示
す符号に基づいて優先度の高いセルを先にバッファメモ
リから読み出すことも可能である。

さらに、動作速度の制約が要る場合等には、このセル交
換装置の前段および後段に、直列／並列変換回路、並列
／直列変換回路をつけて、並列信号として処理してもよ
い。

〔発明の効果） 以上のように第１の発明によれば、入線より入力された
セルを、その宛先の検出を行なった後、入線空間スイッ
チによって選択されたバッファメモリへ入線速度のｗ（
１≦Ｗ≦入線数）の速度で蓄積し、蓄積されたセルのバ
ッファメモリ上のアドレスをその宛先別に管理して、当
該宛先別に管理されたアドレスに基づいてバッファメモ
リをアクセスし、そこに蓄積されたセルを出線速度のｒ
（１≦ｒ≦出線数）倍の速度で読み出して、出線空間ス
イッチによって当該バッファメモリに接続された出線に
出力するように構成したので、速度をあまり上げずにセ
ルの交換を行うことが可能となり、さらにバッファメモ
リの数も削減できるので、空間スイッチの規模を大きく
せずに、セルの書き込み数がバッファメモリの容量をこ
えることで生ずるセル廃棄率を下げることが可能であり
、また同報セルは同報する数を常にセルを格納している
バッファ内で管理することにより、同報でないセルと同
時に扱うためバッファメモリ数を増やさずにまた出線の
利用率を下げずに同報機能を実現することの可能なセル
交換装置が得られる効果がある。

また、第２の発明によれば、入線より入力されたセルを
、その宛先の検出を行った後、メモリへ高速に書き込み
蓄積し、同報セルについては同報する宛先数をカウント
値として同報セルカウンタに書き込んでおき、１宛先へ
読み出す度にカウント値を１減らしカウント値が１にな
るまで、何回もセルを読み出したり、同時に複数読み出
すときは１つのヘッダ処理回路と複数のメモリとを１対
多接続して読みだしたりして、カウント値が０になる時
バッファを空にすることにより同報機能を実現し、非同
報セルは同報セルカウンタは使用せず１セルは１回で読
みだしてメモリを空にし、また蓄積されたセルのメモリ
上のバッファ番号に、格納しているセルが同報セルか同
報セルでないかという記号を付加して宛先別に管理する
ことにょリ、同報でないセルと同時に扱うためバッファ
メモリ数を増やさずにまた出線の利用率を下げずに同報
機能を実現することの可能なセル交換装置が得られる効
果がある。

第３の発明によれば、入線より入力されたセルを、その
宛先の検出を行なった後、入線空間スイッチによって選
択されたバッファメモリへ入線速度のｗ（１≦Ｗ≦入線
数）の速度で蓄積し、蓄積されたセルのバッファメモリ
上のアドレスをその宛先別に管理して、当該宛先別に管
理されたアドレスに基づいてバッファメモリをアクセス
し、そこに蓄積されたセルを出線速度のｒ（１≦ｒ≦出
線数）倍の速度で読み出して、出線空間スイッチによっ
て当該バッファメモリに接続された出線に出力するよう
に構成したので、速度をあまり上げずにセルの交換を行
うことが可能となり、さらにバッファメモリの数も削減
できるので、空間スイッチの規模を大きくせずに、セル
の書き込み数がバッファメモリの容量をこえることで生
ずるセル廃棄率を下げることができる効果がある。

また同報セルは同報する数を同報セルカウンタを設けて
常に管理することにより、同報でないセルと同時に扱う
ためバッファメモリ数を増やさずにまた出線の利用率を
下げずに同報機能を実現することの可能なセル交換装置
が得られる効果がある。

第４の発明によれば、入線より入力されたセルを、その
宛先の検出を行った後、バッファ制御回路によって選択
されたバッファメモリへ入線多重器で入線数倍の速度に
多重して蓄積し、蓄積されたセルのバッファメモリ上の
アドレスをその宛先別に管理して、当該宛先別に管理さ
れたアドレスに基づいてバッファメモリをアクセスし、
そこに蓄積されたセルを読み出して、出線分Ｉｌ器によ
って多重してバッファメモリから出力されるセルを各宛
先出線に分離して出力するように構成し、同報セルは同
報する数を同報セルカウンタを設けて常に管理すること
により、同報でないセルと同時に扱うためバッファ数を
増やさずにまた出線の利用率を下げずに同報機能を実現
することの可能なセル交換装置が得られる効果がある。

【図面の簡単な説明】

′！８１図は第１の発明の一実施例によるセル交換装置
を示すブロック図、第２図（４）　、　（０）は第１の
発明のセル書き込みの一例図、第３図（（）　、　（０
）は第１の発明のセル読みだしの一例図、第４図は第２
及び第３の発明の一実施例によるセル交換装置を示すブ
ロック図、第５図は第２の発明のセル書き込みの一例図
、第６図（（）　、　（０）は第２の発明のセル読みだ
しの一例図、第７図は第４の発明の一実施例によるセル
交換装置を示すブロック図、第８図（４）　、　（Ｄ）
は第４の発明のセル書き込みの一例図、第９図（４）　
、　（０）は第４の発明のセル読みだしの一例図、第１
０図は従来のセル交換装置を示すブロック図、第１１図
はその各部における信号のタイミングを示すタイムチャ
ートである。 （１１）〜（ｔｎ）は入線、（２，）〜（２−は出線、
（３，）〜（３鼻）はバッフアメそり、（６１）〜（６
Ｌ）　は出線選択回路、（１０＋）〜（ｔｏｎ）はヘッ
ダ処理回路、（ｌｉｌ）〜（１１−はバッファメモリ、
（１２＋）〜（１２，）は記憶制御回路、（１３）は入
線空間スイッチ、（１４）は出線空間スイッチ、（１５
）はバッファ制御回路、（１６）は書き込みバッファ選
択回路、（１７）はアドレス交換回路、（１８１）〜（
ｔａ、）はアドレス待ち行列、（１９）は読み出しバッ
ファ選択回路、（２１１）〜（２１，、）は入線速度調
整バッファ、（２２１）〜（２２ｎ）は出線速度調整バ
ッファ、（２３＋１）〜（２３□）はバッファ、（２４
）は同報セルカウンタ、（３０）は入線多重器、（３１
）は出線分離器である。 なお、各図中、同一符号は同一または相当部分第２図 第３図 第９図 第１１図

Claims (4)

【特許請求の範囲】
1. （１）データ部と該データ部の宛先情報を含むヘッダよ
   り構成される同報或は非同報セルを入力する複数の入線
   と、宛先情報に従ってセルが指定宛先に出力される複数
   の出線とを備えると共に、各入線対応に設けられ入力さ
   れたセルのヘッダより宛先情報、及び該セルが同報或は
   非同報セルかを検出するヘッダ処理回路と、非同報セル
   として検出されたセルにはカウント値１を付加し、同報
   セルには宛先数をカウント値として付加してアドレス指
   定により各アドレスに書き込むと共に、セル読み出し時
   にはカウント値を１減算する複数のバッファメモリと、
   これらバッファメモリと前記ヘッダ処理回路とを接続す
   る入線空間スイッチと、読み出されたセルを宛先情報に
   従って１本或は多数本の出線に同時に出力する出線空間
   スイッチと、前記入線空間スイッチを制御して、前記セ
   ルが書き込まれるバッファメモリを選択し、前記入線速
   度以上の速度で前記バッファメモリに前記セルを書き込
   ませるとともに、前記書き込まれたセルのバッファメモ
   リ内のバッファ番号を前記セルの宛先別に管理し、それ
   に基づいて前記セルを所定の順番で前記出線速度以上の
   速度で前記バッファメモリから読み出させ、前記セルが
   そのヘッダ部で指定される前記出線に出力されるように
   、前記出線空間スイッチを制御するバッファ制御回路と
   を備えたことを特徴とするセル交換装置。
2. （２）データ部と該データ部の宛先情報を含むヘッダよ
   り構成される同報或は非同報セルを入力する複数の入線
   と、宛先情報に従ってセルが指定宛先に出力される複数
   の出線とを備えると共に、各入線対応に設けられ入力さ
   れたセルのヘッダより宛先情報、及び該セルが同報或は
   非同報セルかを検出するヘッダ処理回路と、同報セル読
   み出し個数をカウント値として管理する同報セルカウン
   タと、非同報セルと同報セルをアドレス指定により各ア
   ドレスに書き込むと共に、非同報セルは１つ読み出すと
   空にし、また同報セルは異なるタイミングで複数回読み
   出して前記同報セルカウンタの値が０となると空にする
   ことが可能なメモリと、セルを格納している前記メモリ
   内アドレスを管理するバッファ制御装置と、前記メモリ
   と入線を接続するための装置と、前記メモリと出線を接
   続するための装置とを備えたことを特徴とするセル交換
   装置。
3. （３）データ部と該データ部の宛先情報を含むヘッダよ
   り構成される同報或は非同報セルを入力する複数の入線
   と、宛先情報に従ってセルが指定宛先に出力される複数
   の出線とを備えると共に、各入線対応に設けられ入力さ
   れたセルのヘッダより宛先情報、及び該セルが同報或は
   非同報セルかを検出するヘッダ処理回路と、同報セル読
   み出し個数をカウント値として管理する同報セルカウン
   タと、非同報セルと同報セルをアドレス指定により各ア
   ドレスに書き込むと共に、非同報セルは１つ読み出すと
   空にし、また同報セルは異なるタイミングで複数回読み
   出して前記同報セルカウンタの値が０となると空にする
   ことが可能な複数のバッファメモリと、前記ヘッダ処理
   回路と所定のバッファメモリとを接続する入線空間スイ
   ッチと、読み出されたセルを宛先情報に従って１本或は
   多数本の出線に同時に出力する出線空間スイッチと、前
   記入線空間スイッチを制御して、前記セルが書き込まれ
   るバッファメモリを選択し、前記入線速度以上の速度で
   前記バッファメモリに前記セルを書き込ませるとともに
   、前記書き込まれたセルのバッファメモリ内のバッファ
   番号を前記セルの宛先別に管理し、それに基づいて前記
   セルを所定の順番で前記出線速度以上の速度で前記バッ
   ファメモリから読み出させ、前記セルがそのヘッダ部で
   指定される前記出線に出力されるように、前記出線空間
   スイッチを制御するバッファ制御回路とを備えたことを
   特徴とするセル交換装置。
4. （４）データ部と該データ部の宛先情報を含むヘッダよ
   り構成される同報或は非同報セルを入力する複数の入線
   と、宛先情報に従ってセルが指定宛先に出力される複数
   の出線とを備えると共に、各入線対応に設けられ入力さ
   れたセルのヘッダより宛先情報、及び該セルが同報或は
   非同報セルかを検出するヘッダ処理回路と、同報セル読
   み出し個数をカウント値として管理する同報セルカウン
   タと、非同報セルと同報セルをアドレス指定により各ア
   ドレスに書き込むと共に、非同報セルは１つ読み出すと
   空にし、また同報セルは異なるタイミングで複数回読み
   出して前記同報セルカウンタの値が０となると空にする
   ことが可能で複数のセルを格納のできるバッファメモリ
   と、１本或は多数本の入線に同時に到着したセルを多重
   して１つの前記バッファメモリへ書き込むための入線多
   重器と、多重されて読み出されたセルを宛先情報に従っ
   て１本或は多数本の出線に分離して同時に出力する出線
   分離器と、セルを格納しているバッファメモリのアドレ
   スをセルの宛先出線別に管理してセルの順序を保つ制御
   をするバッファ制御回路とを備えたことを特徴とするセ
   ル交換装置。