JPH04154143A - Method of measuring charged-up amount - Google Patents
Method of measuring charged-up amountInfo
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- JPH04154143A JPH04154143A JP28039990A JP28039990A JPH04154143A JP H04154143 A JPH04154143 A JP H04154143A JP 28039990 A JP28039990 A JP 28039990A JP 28039990 A JP28039990 A JP 28039990A JP H04154143 A JPH04154143 A JP H04154143A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造プロセスの最適化方法に関
し、特に、チャージアップ量の測定方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for optimizing a manufacturing process of a semiconductor device, and particularly to a method for measuring a charge-up amount.
従来、チャージアップ量の測定方法としては、例えば、
月刊セミコンダクタワールド(Se+n1konduc
tor%1orld)、1987.11.P31〜37
に記載されているように、MNOS(Metal、N1
trideOxideSil 1con)構造のキャパ
シタを測定手段として用いて、半導体製造プロセスの1
つであるプラズマ処理時のチャージアップ量を測定する
ものがある。Conventionally, as a method for measuring the amount of charge-up, for example,
Monthly Semiconductor World (Se+n1konduc)
tor%1orld), 1987.11. P31-37
MNOS (Metal, N1
Using a capacitor with a trideOxideSil 1con) structure as a measurement means,
There is a method that measures the amount of charge-up during plasma processing.
第6図は従来のチャージアップ量の測定方法を説明する
ための半導体装置の構造を示す断面図である。このチャ
ージアップ量の測定方法は、例えば、第6図に示すよう
に、N型シリコン(以下ではSiと略す)基板1を基準
電位(OV)と考えて、チャージアップが生じたゲート
電極5が正の電位にあるときは、チャージアップによる
電界のため、Si基板1中の電子が、2nmと薄1)ゲ
ート酸化膜3をトンネルしてゲート酸化膜3と窒化膜7
の界面にトラップされる。このためプラズマ処理前後に
おけるMNOSキャパシタのC−■特性を測定すると、
プラズマ処理後は、処理前に比べて正にシフトした特性
が得られる。そこで、このMNOSキャパシタのフラッ
トバンド電圧のシフト量(ΔVpe)を求めることによ
り、プラズマ処理中のチャージアップを評価できる。つ
まり、正のチャージアップの場合はΔ■FB〉0、負の
チャージアップの場合はΔVpa<Oとして測定される
。FIG. 6 is a cross-sectional view showing the structure of a semiconductor device for explaining a conventional method for measuring the amount of charge-up. The method for measuring the charge-up amount is, for example, as shown in FIG. When the potential is positive, due to the electric field caused by charge-up, electrons in the Si substrate 1 tunnel through the gate oxide film 3 as thin as 2 nm and form the gate oxide film 3 and the nitride film 7.
trapped at the interface. Therefore, when measuring the C-■ characteristics of the MNOS capacitor before and after plasma treatment,
After plasma treatment, characteristics that are positively shifted compared to before treatment are obtained. Therefore, by determining the shift amount (ΔVpe) of the flat band voltage of this MNOS capacitor, charge-up during plasma processing can be evaluated. That is, in the case of positive charge-up, it is measured as Δ■FB>0, and in the case of negative charge-up, it is measured as ΔVpa<O.
第7図は従来のチャージアップ量の測定方法の他の例を
説明するための記憶素子の模式断面図第8図は第7図の
記憶素子におけるΔvthのコントロールゲート電圧依
存性を示す図である。上述した以外のチャージアップ量
の測定方法としては、例えば特開平1−69025に開
示されているように、第7図に示す電気的書き込み可能
な記憶素子を用いる方法である。この方法は、半導体基
板に製造プロセスを施した後、荷電粒子の蓄積量に応じ
た電気的な変化量を測定して、チャージアップ量を測定
する方法もある。FIG. 7 is a schematic cross-sectional view of a memory element for explaining another example of the conventional method for measuring the amount of charge-up. FIG. 8 is a diagram showing the control gate voltage dependence of Δvth in the memory element of FIG. . A method for measuring the charge-up amount other than the one described above is, for example, a method using an electrically writable memory element shown in FIG. 7, as disclosed in Japanese Patent Laid-Open No. 1-69025. Another method for this method is to perform a manufacturing process on a semiconductor substrate and then measure the amount of electrical change depending on the amount of accumulated charged particles to measure the amount of charge-up.
すなわち、第7図に示す記憶素子において、コントロー
ルゲーム12を十V、ドレイン領域8を○■とすると、
トンネル酸化膜9に電界がかかりトンネル電流が流れる
。これによりトレイン領域8からフローティングゲート
10に電子が注入される。この際、注入された電子量に
応じてnチャンネルMOSトランジスタ11のしきい値
電圧vthが正にシフトする。逆に、コントロールゲー
ト12を一■、ドレイン領域8をO■とするとフローテ
ィングゲート10から電子が放出され、nチャンネルト
ランジスタ11のvthは負ヘシフトする。すなわち、
このvthのシフト量(Δvth>によってチャージア
ップ量を測定するのである。That is, in the memory element shown in FIG. 7, if the control game 12 is 10 V and the drain region 8 is ○■, then
An electric field is applied to tunnel oxide film 9 and a tunnel current flows. As a result, electrons are injected from the train region 8 into the floating gate 10. At this time, the threshold voltage vth of the n-channel MOS transistor 11 shifts positively depending on the amount of injected electrons. Conversely, when the control gate 12 is set to 1 and the drain region 8 is set to 0, electrons are emitted from the floating gate 10, and vth of the n-channel transistor 11 shifts to the negative side. That is,
The amount of charge-up is measured by the amount of shift of this vth (Δvth>).
しかしながら、上述した従来のチャージアップ量の測定
方法には、以下の問題点がある。まず、前者のMNO3
構造のキャパシタを測定装置に用いる方法は、チャージ
アップが生じたゲート電極による電界のために、Si基
板中の電子が薄いトンネル酸化膜をトンネルして、酸化
膜と窒化膜の界面にトラップされるので、そのΔVPB
が測定されるのであるが、チャージアップしたゲート電
極とSi基板との電位差がある値以上大きくなると、薄
いトンネル酸化膜が破壊されてしまい、チャージアップ
量をΔvpBでモニタすることができなくなってしまう
。また、後者のフローティングゲートを有する不揮発性
記憶素子を用いる方法では、コントロールゲート電圧と
Δvthの関係が、第8図のようで、コントロールゲー
ト電圧が14〜+12V程度にチャージアップしたとし
てもΔvthとしては観測されないという問題点があっ
た。However, the conventional charge-up amount measuring method described above has the following problems. First, the former MNO3
In the method of using a structured capacitor in a measurement device, electrons in the Si substrate tunnel through a thin tunnel oxide film and become trapped at the interface between the oxide film and nitride film due to the electric field generated by the gate electrode where charge-up occurs. Therefore, that ΔVPB
is measured, but if the potential difference between the charged-up gate electrode and the Si substrate increases beyond a certain value, the thin tunnel oxide film will be destroyed, making it impossible to monitor the amount of charge-up using ΔvpB. . In addition, in the latter method using a nonvolatile memory element having a floating gate, the relationship between the control gate voltage and Δvth is as shown in FIG. The problem was that it was not observed.
本発明の目的は、かかる問題点を解消するチャージアッ
プ量の測定方法を提供することである。An object of the present invention is to provide a method for measuring the amount of charge-up that solves this problem.
本発明のチャージアップ量の測定方法は、シリコン基板
上で形成されるMOSキャパシタの酸化膜とゲート電極
の間に、分極保持性のある膜を形成させた構造のキャパ
シタを半導体装置の製造プロセスに施した後、荷電粒子
の蓄積量に応じた電気的な変化量を測定してチャージア
ップ量を測定することを特徴としている。The charge-up amount measurement method of the present invention uses a capacitor having a structure in which a polarization retaining film is formed between an oxide film of a MOS capacitor formed on a silicon substrate and a gate electrode in a semiconductor device manufacturing process. After application, the amount of charge-up is measured by measuring the amount of electrical change depending on the amount of accumulated charged particles.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明のチャージアップ量測定方法の一実施例
を説明するための半導体装置の断面図である。このチャ
ージアップ量の測定方法に用いた半導体装置は、第1に
示すように、N型シリコン基板1の上に形成したフィー
ルド酸化膜2とゲート酸化膜3を有し、さらにゲート酸
化膜3とゲート電極5との間にりんけい酸ガラス(以下
ではPSGと略す)膜4を有する構造のキャパシタにし
たことである。FIG. 1 is a cross-sectional view of a semiconductor device for explaining an embodiment of the charge-up amount measuring method of the present invention. As shown in FIG. 1, the semiconductor device used in this charge-up measurement method has a field oxide film 2 and a gate oxide film 3 formed on an N-type silicon substrate 1. The capacitor has a structure in which a phosphosilicate glass (hereinafter abbreviated as PSG) film 4 is provided between the gate electrode 5 and the gate electrode 5.
第2図は第1図の半導体装置を用いてイオン注入条件の
最適化評価を行った結果を示す図である。上述したキャ
パシタ構造の半導体装置を用いて、プロセス1つである
イオン注入条件の最適化評価を行ったところ、第2図に
示す結果が得られた。なお、このときの注入イオンはヒ
素(As”)加速エネルギは70keV、ドーズ量は5
E15”−”ビーム電流は一定とし、エレクトロン ジ
ャワ電流をパラメータとした。また、第6図に示したM
NO8構造のキャパシタに同一条件でイオン注入したと
きは、トンネル酸化膜が破壊した。FIG. 2 is a diagram showing the results of optimization evaluation of ion implantation conditions using the semiconductor device of FIG. 1. When the optimization evaluation of ion implantation conditions, which is one process, was performed using the semiconductor device having the capacitor structure described above, the results shown in FIG. 2 were obtained. The implanted ions at this time were arsenic (As) acceleration energy of 70 keV and dose of 5.
E15''-''The beam current was kept constant, and the electron Java current was used as a parameter. Also, M shown in Figure 6
When ions were implanted into a NO8 structure capacitor under the same conditions, the tunnel oxide film was destroyed.
この第2図に示す結果から、エレクトロジャワ電流を、
例えば、ビーム電流の2倍以下に設定すると、イオンビ
ームのプラス電荷によるチャージアップが生じ、また、
エレクトロジャワ電流の約25倍以上ならば、エレクト
ロンのマイナス電荷によるチャージアップが生ずる。ま
た、エレクトロンジャワ電流をビーム電流の2倍前後に
設定すると、イオンのプラスとエレクトロンのマイナス
で電気的に中和されチャージアップが少ない最適条件で
あることがわかる。From the results shown in Figure 2, the electro Java current is
For example, if the beam current is set to less than twice the beam current, a charge-up will occur due to the positive charge of the ion beam, and
If it is about 25 times or more the electro Java current, charge-up due to negative charges of electrons will occur. Furthermore, it can be seen that setting the electron Java current to about twice the beam current is the optimum condition where the positive ions and negative electrons are electrically neutralized, resulting in less charge-up.
第3図は第1図の半導体装置におけるVFRのNo依存
性を示す図である。さらに、第3図のように、このキャ
パシタのΔvFBゲート電圧(■0)依存性を示す、Δ
■FBとV。は比例関係にあって、チャージアップが発
生した場合には、それがΔVFBによって測定できるこ
とがわかる。FIG. 3 is a diagram showing the No dependence of VFR in the semiconductor device of FIG. 1. Furthermore, as shown in Fig. 3, ΔvFB gate voltage (■0) dependence of this capacitor is shown.
■FB and V. It can be seen that there is a proportional relationship and that if charge-up occurs, it can be measured by ΔVFB.
第4図は本発明のチャージアップ量の測定方法の他の実
施例を説明するための半導体装置の断面図である。この
チャージアップ量の測定方法に用いる半導体装置のキャ
パシタ構造は、同図に示すように、ゲート面積に比べて
数桁大きい面積の電極6をゲート電極5に接続させであ
る。このため、電極6に集めた電荷による電界がPSG
膜4の分極を起こすので先の実施例に比べてチャージア
ップに対する感度を高くすることができる。FIG. 4 is a sectional view of a semiconductor device for explaining another embodiment of the charge-up amount measuring method of the present invention. As shown in the figure, the capacitor structure of the semiconductor device used in this method of measuring the charge-up amount is such that an electrode 6 having an area several orders of magnitude larger than the gate area is connected to the gate electrode 5. Therefore, the electric field due to the charges collected on the electrode 6 is
Since the membrane 4 is polarized, the sensitivity to charge-up can be increased compared to the previous embodiment.
第5図(a)は被測定物である半導体基板の平面図、第
5図(b)は第5図(a)の半導体基板の中心より各点
を第6図の半導体装置を用いた測定結果と第4図の半導
体装置を用いた測定結果とを示す図である。そこで、イ
オン注入に比べるとチャージアップの少ないプラズマ処
理時のチャージアップ評価を、この実施例の半導体装置
による場合と従来の不揮発性記憶素子を用いる場合とで
比較して実験を行ってみた。ここで、第5図(b)の横
軸Xは、第5図(a)に示す半導体基板の中心から測定
点までの距離を表す、この結果からもわかるように、従
来では、電気的変化量として観測できない点でも、この
実施例では観測できる。以上説明した実施例では、キャ
パシタのゲート酸化膜とゲート電極の間に形成する膜は
、PSG膜としたが、他に、例えば、ボロンガラス、ヒ
素ガラス、ボロン・リンガラスなどの分極保持性のある
膜であればよい、また、本発明に用いる基板は、N型シ
リコン基板のほか、P型シリコン基板、ガリウム、ヒ素
基板等の半導体基板であれば同様の効果を得ることがで
きるのは明らかである。Figure 5(a) is a plan view of the semiconductor substrate as the object to be measured, and Figure 5(b) is the measurement of each point from the center of the semiconductor substrate in Figure 5(a) using the semiconductor device in Figure 6. 5 is a diagram showing the results and the measurement results using the semiconductor device of FIG. 4. FIG. Therefore, an experiment was conducted to compare charge-up evaluation during plasma processing, which has less charge-up than ion implantation, between the semiconductor device of this embodiment and the case where a conventional non-volatile memory element is used. Here, the horizontal axis X in FIG. 5(b) represents the distance from the center of the semiconductor substrate to the measurement point shown in FIG. 5(a).As can be seen from this result, in the past, electrical changes Even points that cannot be observed as quantities can be observed in this example. In the embodiments described above, the film formed between the gate oxide film and the gate electrode of the capacitor is a PSG film, but other materials with polarization retention properties such as boron glass, arsenic glass, boron-phosphorous glass, etc. It is clear that similar effects can be obtained if the substrate used in the present invention is a semiconductor substrate such as a P-type silicon substrate, gallium, arsenic substrate, etc. in addition to an N-type silicon substrate. It is.
以上説明したように本発明は、チャージアップ量を測定
する半導体装置におけるキャパシタ構造を、チャージア
ップしたゲート電極から受ける電界によって分極保持性
のある膜が配向分極するようにし、その電界が取り除か
れても分極したままの状態を保つことが出来るので、キ
ャパシタのC−■特性がチャージアップ量に応じてシフ
トした特性が得られるから、そのシフト量ΔVFB求め
るることによって半導体装置の製造プロセスにおけるチ
ャージアップ量を正確に測定出来るチャージアップ量の
測定方法が得られるという効果がある。As explained above, the present invention has a capacitor structure in a semiconductor device for measuring the amount of charge-up so that the polarization-retaining film is polarized by the electric field received from the charged-up gate electrode, and when the electric field is removed. Since it is possible to maintain the polarized state of the capacitor, the C-■ characteristic of the capacitor can be shifted according to the amount of charge-up, so by determining the amount of shift ΔVFB, the charge-up in the manufacturing process of semiconductor devices can be reduced. This has the effect of providing a method for measuring the charge-up amount that can accurately measure the charge-up amount.
第1図は本発明のチャージアップ量の測定方法の一実施
例を説明するための半導体装置の断面図、第2図は、第
1図のキャパシタを用いてイオン注入条件の最適化評価
を行った結果を示す図、第3図は第1図の半導体装置に
おけるΔVPBの■G依存性を示す図、第4図は本発明
のチャージアップ量の測定方法の他の実施例を説明する
ため(a)の半導体基板の中心より各点を第6図の半導
体装置を用いた測定結果と第4図の半導体装置を用いた
測定結果を示す図、第6図は従来のチャージアップ量の
測定方法の一例を説明するための半導体装置の断面図、
第7図は従来のチャージアツブ量の測定方法の他の例を
説明するための記憶素子の模式断面図、第8図は第7図
の記憶素子におけるΔvthのコントロールゲート電圧
依存性を示す図である。
1・・・N型シリコン基板、2・・・フィールド酸化膜
、3・・・ゲート酸化膜、4・・・PSG膜、5・・・
ゲート電極、6・・・窒化膜、7・・・電極、8・・・
ドレイン領域、9・・・トンネル酸化膜、10・・・フ
ローティングゲート、11・・・nチャンネルトランジ
スタ、12・・・コントロールゲート。FIG. 1 is a cross-sectional view of a semiconductor device for explaining an embodiment of the charge-up amount measuring method of the present invention, and FIG. 2 is a cross-sectional view of a semiconductor device for explaining an embodiment of the charge-up measurement method of the present invention. FIG. FIG. 3 is a diagram showing the dependence of ΔVPB on G in the semiconductor device of FIG. 1, and FIG. Figure 6 shows the measurement results of each point from the center of the semiconductor substrate in a) using the semiconductor device in Figure 6 and the semiconductor device in Figure 4. Figure 6 shows the conventional method for measuring the amount of charge-up. A cross-sectional view of a semiconductor device for explaining an example of
FIG. 7 is a schematic cross-sectional view of a memory element for explaining another example of the conventional method for measuring the amount of charge build-up, and FIG. 8 is a diagram showing the control gate voltage dependence of Δvth in the memory element of FIG. 7. . DESCRIPTION OF SYMBOLS 1... N-type silicon substrate, 2... Field oxide film, 3... Gate oxide film, 4... PSG film, 5...
Gate electrode, 6... Nitride film, 7... Electrode, 8...
Drain region, 9... tunnel oxide film, 10... floating gate, 11... n channel transistor, 12... control gate.
Claims (1)
膜とゲート電極の間に、分極保持性のある膜を形成させ
た構造のキャパシタを半導体装置の製造プロセスに施し
た後、荷電粒子の蓄積量に応じた電気的な変化量を測定
してチャージアップ量を測定することを特徴とするチャ
ージアップ量の測定方法。After a capacitor with a structure in which a polarization-retaining film is formed between the oxide film of a MOS capacitor formed on a silicon substrate and a gate electrode is applied to a semiconductor device manufacturing process, it is A method for measuring a charge-up amount, characterized in that the charge-up amount is measured by measuring the amount of electrical change.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28039990A JPH04154143A (en) | 1990-10-18 | 1990-10-18 | Method of measuring charged-up amount |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28039990A JPH04154143A (en) | 1990-10-18 | 1990-10-18 | Method of measuring charged-up amount |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04154143A true JPH04154143A (en) | 1992-05-27 |
Family
ID=17624488
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28039990A Pending JPH04154143A (en) | 1990-10-18 | 1990-10-18 | Method of measuring charged-up amount |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04154143A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0678909A1 (en) * | 1994-04-20 | 1995-10-25 | STMicroelectronics S.r.l. | Monitoring of rf-plasma induced potential on a gate dielectric inside a plasma etcher |
-
1990
- 1990-10-18 JP JP28039990A patent/JPH04154143A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0678909A1 (en) * | 1994-04-20 | 1995-10-25 | STMicroelectronics S.r.l. | Monitoring of rf-plasma induced potential on a gate dielectric inside a plasma etcher |
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