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JPH04150056A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH04150056A
JPH04150056A JP2274587A JP27458790A JPH04150056A JP H04150056 A JPH04150056 A JP H04150056A JP 2274587 A JP2274587 A JP 2274587A JP 27458790 A JP27458790 A JP 27458790A JP H04150056 A JPH04150056 A JP H04150056A
Authority
JP
Japan
Prior art keywords
cap
gold
sealing
layer
thickness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2274587A
Other languages
English (en)
Inventor
Masanori Matsuo
松尾　政則
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2274587A priority Critical patent/JPH04150056A/ja
Publication of JPH04150056A publication Critical patent/JPH04150056A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関する。
〔従来の技術〕
従来の半導体装置は、第２図（ａ）〜（Ｃ）に示すよう
に、内側中央部に素子載置部を設けたセラミック容器１
の側壁を貫通してセラミック容器１の底面まで導出した
配線層２と、配線層２にろう材３を介して接合したリー
ド４と、セラミック容器１の上端面に設けたメタライズ
層７及び金めつき層８を有し、素子載置部に半導体チッ
プ５をマウントし、半導体チップ５と配線層２との間を
金属細線６で接続し、金めつき層８の上にシール用ろう
材１２を介してキャップ１１を接合し、気密封止してい
た。
〔発明が解決しようとする課題〕
上述した従来の半導体装置は半導体パッケージの大きさ
が大型（例えば１０ｍｍＸ１０＋ａｍ以上）になるとセ
ラミックの焼結時の収縮、応力歪等により封止面の平坦
性が悪くなり、封止面のうねりを生じ、金糸共晶合金を
熔融させキャップを接合する際、第２図（ｃ）に示すよ
うに、空隙１３を生じ、十分な気密封止が出来ず、気密
不良を発生するという欠点がある。
〔課題を解決するための手段〕
本発明の半導体装置は、絶縁性容器を含むパッケージ本
体と、前記パッケージ本体の封止面に設けたシール用ろ
う材を介して接合し気密封止するキャップとを有する半
導体装置において、前記封止面に設けた金属板を有する
。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す断面図である。
第１図に示すように、アルミナ又はベリリア等のセラミ
ック容器１の内側中央部に素子載置部を設け、素子載置
部の周囲からセラミック容器１の側壁を貫通してセラミ
ック容器１の底面まで配線層２を設け、セラミック容器
１の底面の配線層２に銀−銅等の共晶合金からなるろう
材３でリード４を取付けて構成した半導体パッケージ本
体のセラミック容器１の上端面に厚さ２０〜３０μｍの
モリブデン又はタングステン等のメタライズ層７と、厚
さ５０〜８０μｍの銀−銅共晶合金等のろう材９と、厚
さ１００μｍのコバールあるいは銀ニッケル合金等の金
属板１０を順次積層し、金属板１０の表面に厚さ２μｍ
の金めつき層を形成する。次に、素子載置部に半導体チ
ップ５をマウントし、半導体チップ５の電極と配線層２
の間を金属細線６て接続する。次に、金めつき層８の上
に厚さ８０〜１００μｍのＡｕ−５ｎ合金等の金糸共晶
合金からなるシール用ろう材１２を介してキャップ１１
を接合して半導体パッケージ本体を気密封止する。
〔発明の効果〕
以上説明したように本発明は、キャップと対向する絶縁
性容器の封止面に金属板を介在させて接合し、封止面の
平坦性を確保することにより、十分な気密性を有した封
止かできるという効果を有する。
【図面の簡単な説明】
第１図は本発明の一実施例を示す断面図、第２図（ａ）
〜（ｃ）は従来の半導体装置の一例を示す一部切欠平面
図及びＡ−Ａ’線断面図及びＢ−Ｂ′線断面図である。 １・・・セラミック容器、２・・・配線層、３・・・ろ
う材、４・・・リード、５・・・半導体チップ、６・・
・金属細線、７・・・メタライズ層、８・・・めっき層
、９・・・ろう材、１０・・・金属板、１１・・・キャ
ップ、１２・・・シール用ろう材、１３・・・空隙。

Claims (1)

    【特許請求の範囲】
  1. 　絶縁性容器を含むパッケージ本体と、前記パッケージ
    本体の封止面に設けたシール用ろう材を介して接合し気
    密封止するキャップとを有する半導体装置において、前
    記封止面に設けた金属板を有することを特徴とする半導
    体装置。
JP2274587A 1990-10-12 1990-10-12 半導体装置 Pending JPH04150056A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2274587A JPH04150056A (ja) 1990-10-12 1990-10-12 半導体装置

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JP2274587A JPH04150056A (ja) 1990-10-12 1990-10-12 半導体装置

Publications (1)

Publication Number Publication Date
JPH04150056A true JPH04150056A (ja) 1992-05-22

Family

ID=17543822

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2274587A Pending JPH04150056A (ja) 1990-10-12 1990-10-12 半導体装置

Country Status (1)

Country Link
JP (1) JPH04150056A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5945735A (en) * 1997-01-31 1999-08-31 International Business Machines Corporation Hermetic sealing of a substrate of high thermal conductivity using an interposer of low thermal conductivity

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5945735A (en) * 1997-01-31 1999-08-31 International Business Machines Corporation Hermetic sealing of a substrate of high thermal conductivity using an interposer of low thermal conductivity
KR100260686B1 (ko) * 1997-01-31 2000-07-01 포만 제프리 엘 저열전도성삽입물을사용하여고열전도성기판을기밀밀봉시키는방법

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