JPH04149899A - ダイナミック・ランダム・アクセス・メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はメモリ装置に関し、特にダイナミック・ランダ
ム・アクセス・メモリに保持されるデータの信頼性を向
上させる技術に関する。

［従来の技術］ まず、ダイナミック・ランダム・アクセス・メモリ（以
下、ＤＲＡＭと称する）の基本動作を簡単に説明する。

第３図はＤＲＡＭの機能ブロック図である。２３はＤＲ
ＡＭの形成された半導体チップを、２はアドレス入力信
号（以下、ＡＢと略称する場合がある）を、３はロウア
ドレスストローブ信号（以下、ＲＡＳと称する：バー記
号はロウアクティブであることを表している）、４はカ
ラムアドレスストローブ信号（以下、ｒＸＳと称する）
、５はライト動作の時アクティブにするライトイネーブ
ル信号（以下、Ｗ丁と称する）を、６はデータ入力信号
（以下、ＤＩと称する）、７はデータ出力信号（以下、
Ｄｏと称する）をそれぞれ表している。９はロウアドレ
スデコーダで、ＫＫ３がアクティ″′７″’Ｔｉ。−＼
Ｂ大入力以下、ロウアドレス入力とｆ、３′る）をデコ
ードする。１２０ロウアドレスデコーダの出力はワード
ＭｅＷを駆動する。ＡＢ大入力ｎ本とすると、ワード線
は２０本の信号線から構成される。１８はカラムアドレ
スデコーダであり、ＣＡＳがアクティブ時のＡＢ大入力
以下、カラムアドレス入力と称する）をデコードする。

１０はメモリセルアレイであり、マトリクス状に記憶素
子を配列したブロックである。１４−１はセンスアンプ
であり、メモリセルアレイからの出力線（以下、ビット
線と称する）１３上の電圧を増幅し、所定の出力レベル
を得るものである。１９は入力バッファを、２０は出力
バッファを表し、ＤＲＡＭと外部のデータ線のバッファ
として機能する。

２１　ハ制御回路テアリ、ＫＫＳ、　τλ■、Ｗ’Ｅ［
号から内部動作に必要な制御信号を作り出すブロックで
ある。この回路の出力は本発明の理解に特に必要ないの
で簡略化のために省略しである。

第４図にメモリセルアレイ１０の１ビツトの記憶素子の
構造を示す。１２と１３は先のワード線とビット線の１
本を表している。１０−４はＮ形トランジスタを、１０
３はコンデンサを表している。Ｎ形トランジスタ１００
−４のゲートはワード線１２に、ソースがコンデンサに
、ドレインがビット線１３に接続される。コンデンサ１
３の他端はグランドへ接続されている。ワード線１２が
アクティブになるとＮ形トランジスタがオンとなり、コ
ンデンサ１３とビット線１３が接続され、ビット線１３
がドライブされていない状態（すなわち読み出し動作）
でコンデンサ１３に電荷が貯っていればビット線１３が
アクティブに、電荷が貯っていなければインアクティブ
になる。ただしビット線１３に出力されるレベルは非常
に小さなものなので、それを増幅するためにセンスアン
プ１４−１がビット線１３に接続している。書き込み動
作時は、外部から供給されるデータビットに応じてビッ
ト線がアクティブあるいはインアクティブにドライブさ
れ、ビット線１３の状態に合わせてコンデンサ１０３に
電荷が蓄積されたり、放電されたりする。このように、
コンデンサ１０３に電荷が蓄積されているかどうかで２
値状態を記憶するのがＤＲＡＭである。

このようなりＲＡＭは、コンデンサ１０３の電荷の状態
が記憶内容となるが、リーク電流等によってコンデンサ
１０３の電荷が時間と共に失われてしまう。このため、
一定時間以内に再書き込み動作を行う必要がある。この
動作をリフレッシュと呼んでいる。最近のＤＲＡＭでは
、リフレッシュ動作のインタフェースが種々あるが、−
最も基本的なＲＡ　Ｓオンリーリフレッシュサイクルの
動作タイミングを第５図に示す。ＡＢにロウアドレスを
入力し、■Ｘ瓦をアクティブにし、一定時間後インアク
ティブに戻すことでＲＡＳオンリーリフレッシュされる
。この期間、τに茗、Ｗ■はインアクティブでなければ
ならない。また実際の動作では、図に示すように種々の
タイミング規定（ｔＡＳＲ，ｔＲＡＨ，ｔＲＡＳ、　　
ｔＲＰ）がある。この内容も本発明の説明に直接必要で
ないので省略する。次にリフレッシュの内部動作を簡単
に説明する。πＡＳがアクティブの期間中、ＡＢから入
力されたロウアドレスでワード線１２が選択され、そこ
へ接続されたすべてのメモリセルの内容が各ビット線１
３、・・・へ出力され、センスアンプ１４−１で増幅さ
れる。増幅された信号がπＷ茗がインアクティブに戻っ
ている期間にメモリセルに書き戻される。このようにし
て、】ワード線単位にメモリの内容をセンスアンプ１４
−１へ読み出して書き戻すことによってリフレッシュを
行っている。

後の説明の都合で、ＤＲＡＭのリードモディファイライ
トサイクルについて簡単に説明する。ＤＲＡＭの読み出
し動作においてＮ形トランジスタ１００−４がオンする
と、コンデンサ】０３に蓄積された電荷がセンスアンプ
１４−１によって増輻されるため、読み出し動作でもコ
ンデンサの電荷が失われてしまう（すなわち記憶情報が
破壊される）。そのため、読み出し動作でもメモリセル
への再書き込みを行う必要かある。再書き込みを行う際
に、センスアンプのデータをそのまま書き戻せば必ず同
じデータが保持された状態になる。

これに対して、書き戻しの際にＤＩ大入力内容を書き戻
すのがリードモディファイライトサイクルである。リー
ドモディファイライトサイクルでは、ＤＩ大入力オーバ
ードライブすることによって、読み出したデータと異な
るデータを書き込むことができる。

一方、メモリの信頼性を向上する技術として、ＥＣＣテ
クノロジがある。これは、メモリを使用する装置におい
てデータ書き込みの際にエラーチェックデータをも書き
込み、データ読み出しの際にエラーチェックを行うもの
である。第６図にＥＣＣにサポートしたメモリシステム
のブロック図を示す。この例では、第３図に示されたＤ
ＲＡＭを基礎として構成したものである。２４はデータ
用データメモリであり、第６図で示したＤＲＡＭを必要
なデータ幅分だけ並列に並べたものである。

２５はＥＣＣメモリであり、データメモリに対応したＥ
ＣＣデータが格納される。ＥＣＣには各種のレベルや対
応するデータメモリのデータ幅に合わせて必要なビット
数分だけ並列に並べられている必要がある。３．　４．
　５はデータメモ１）ＳＥＣＣメモリのＷ７；Ｍ、　ｒ
Ｋ茗、ＷＶ倍信号全てのメモリに並列に接続されている
。２はアドレス入力信号でこれもデータメモリ２４、Ｅ
ＣＣメモリ２５へ並列に接続されている。２８はデータ
バスでデータメモリのデータ入出力信号が接続されてい
る。２６はＥＣＣジェネレータで、書き込み動作の際に
ＥＣＣコードを生成する。２７はＥＣＣチエッカ−であ
り、読み出し動作の際にＥＣＣメモリから読み出される
ＥＣＣコードとデータメモリから読み出されるデータと
を照合し、エラーがあればデータメモリの出力をオーバ
ードライブして正しいデータをデータバスへ出力する。

エラーが発生した場合、データメモリはリードモディフ
ァイライトサイクルで、ＥＣＣからの正しいデータが再
格納される。ＥＣＣチエッカが後述する訂正不能エラー
を検出した場合、８の訂正不能エラー信号（以下、ＦＡ
ＴＵＬと称する）をアクティブとし、訂正不能エラー発
生を外部へ通知する。

ＥＣＣのレベルには、データメモリの１ビツトにエラー
が発生してもそれを修正できるだけの冗長ビットを設定
するシングルＥＣＣが最もよく使われている。他のレベ
ルのＥＣＣはＥＣＣメモリの冗長ビット数が膨大になる
ため、はとんど使われていない。シングルＥＣＣで２ビ
ツト以上のエラーが発生すると訂正不能エラーとなって
しまう。

［発明が解決しようとする課題］ 上述した従来のＥＣＣテクノロジでは、データリードア
クセスが発生しないと、エラーチェックが行われないた
め、長期間データを保持するような場合、訂正エラーが
発生してしまうという欠点があった。例えば５１２Ｘ５
１２のメモリセルアレイ（ワード線：５１２本、ビット
線：５１２本）で構成される２５６ＫＸ１ビツトのＤＲ
ＡＭを用いてデータメモリを構成し、を秒に１回のアク
セスが起こるメモリシステムの場合、エラーチェックさ
れる確率は１／（ｔＸ５１２）となる。特に近年のマイ
クロプロセッサで使用するメモリシステムの場合、低速
なメインメモリ（上述のデータメモリ）へのアクセスを
減らして、システムの処理能力を向上させるキャッシュ
メモリの格納が主流になっている。このため、ｔが大き
くなっており、エラーチェック率をますます低くしてい
る。

また、システムにおけるＥＣＣチエツクの場合、エラー
チェックの単位がデータバスの幅で行われるため、Ｅ、
ＣＣエラーチェック率が下がるという欠点がある。例え
ば上述した５］２Ｘ５１２構成の２５６にビット×１の
ＤＲＡＭでは、１アクセス・１チツプあたりエラーチェ
ックされるビット（エラーチェック効率）は１１５１２
となる。最近の４ＭビットＤＲＡＭでは１０２４Ｘ４０
９６のメモリセルアレイ構造となり、１アクセス・１チ
ツプあたりエラーチェック効率は１／４０９６となって
いる。

［課題を解決するための手段］ 本発明の要旨は、データ格納用に一定時間以ρに再書き
込み動作を必要とする記憶素子をマド１クス状に配列し
、データの読み出し／書き込み頂作と上記再書き込み動
作を前記マトリクスの行１位で行うダイナミック・ラン
ダム・アクセス・）モリにおいて、前記データ格納用記
憶素子マドＩ。

クスの各行に一対一で対応したエラー訂正用データを格
納する冗長記憶素子と、メモリ外部からジータ格納用記
憶素子へデータを書き込む際に前駅冗長記憶素子へ記憶
すべきＥＣＣデータを生成するＥＣＣジェネレータと、
メモリ外部へのデータ読み出し動作と前記再書き込み動
作にともなうデータ格納用記憶素子からの読み出し動作
の際に子の出力に対してエラーチェック及びエラー訂正
を行うＥＣＣチエッカとを有し、上記エラーチェック及
びエラー訂正はデータ格納用記憶素子マトリクスから読
み出されセンスアンプで増幅されたデータに対して実行
することである。

［発明の作用コ 本発明の係るダイナミック・ランダム・アクセス・メモ
リでは、読み出し及びリフレッシュサイクルが開始され
ると、データ格納用記憶素子マトリクスからデータが読
み出されセンスアンプで増幅される。一方、対応するエ
ラー訂正用データも冗長記憶索子から読み出され、ＥＣ
Ｃチエッカ−はセンスアンプで増幅されたデータとエラ
ー訂正用データとに基づきエラーチェック及びエラー訂
正を実行する。

［実施例コ 次に本発明の実施例を図面を参照して説明する。

第１図は本発明の第１実施例であるＤＲＡＭの機能ブロ
ック図である。従来例と同じ構成部分は同一番号を付し
、説明は省略されている。１はＤＲＡＭ素子の形成され
ているチップを示しており、２はアドレス入力信号線（
ＡＢ）を、３はロウアドレス信号線（ｍ）を、４はカラ
ムアドレスストローブ信号線（ｒＫ丁）を、５はライト
イネーブル信号線（Ｗπ）を、６はデータ入力信号線（
ＤＩ）、７はデータ出力信号線（Ｄｏ）を、８はＥＣＣ
訂正不能エラーを検出した際にアクティブとなるフェイ
タルエラー信号線（ＦＡＴＵＬ）を示している。９はロ
ウアドレスデコーダを、１０はメモリセルアレイ（デー
タ用メモリ）をそれぞれ示しており、１１はデータメモ
リセルと同一の構造を持ったメモリセルで構成されてい
るＥＣＣメモリセルアレイを示している。１３はデータ
用メモリ１００ビツト線を、１４−１はそのセンスアン
プを示している。１５はＥＣＣメモリセルアレイのビッ
ト線を、１４−２はそのセンスアンプを表している。Ｅ
ＣＣメモリセルアレイのワード幅は、データメモリのワ
ード幅と同じで、ＥＣＣメモリセルアレイのビット幅は
データメモリのビット幅に含まれるエラーをチエツクす
るのに必要な分となっている。１６はＥＣＣジェネレー
タを、１７はＥＣＣチエッカを示している。ＥＣＣジェ
ネレータ／チエッカの入出力ビット幅は、データメモリ
のビット幅の必要な幅となっている。

１８はカラムアドレスデコーダであり、ワード線で選択
されるデータメモリセルのビット線を選択してＤＲＡＭ
外部へ入出力するものである。１９は入力バッファであ
り、ＤＩからの入力データのバッファである。２ｏは出
力バッファで、カラムアドレスデコーダからのデータを
出力するバッファである。２１はＤＲＡＭの制御回路で
、■ＫＩ。

てＷ３．Ｗπ入力にしたがって、内部の各ブロックを制
御する部分である。

ＥＣＣジェネレータの入力はセンスアンプ１４−１とカ
ラムアドレスデコーダ１８との間のデータ線に接続され
ており、その出力はＥＣＣビット用センスアンプ１４−
２を通じてＥＣＣメモリセルアレイへ接続されている。

またＥＣＣチエッカ１７０入力は、ＥＣＣビット用セン
スアンプ１４−２に接続されており、チエツク結果はＥ
ＣＣジェネレータの入力と同じ点へ接続される。ＥＣＣ
メモリセルアレイ１１のワードｉ＆１２は、ロウアドレ
スデコーダ９の出力に接続され、データメ。

リセルアレイのワード線と１対１に対応していこのよう
に構成されたＤＲＡＭの動作を説明゛る。書き込み動作
の場合、ロウアドレスデコー＝９で選択されたワード線
１２に接続されたデーでメモリセルとＥＣＣメモリセル
の内容が一旦ビ・ト線１３，１５に出力され、ＤＩから
入力され七入力データがカラムアドレスデコーダ１８で
通力されたビット線をオーバードライブし、メモリＨル
ヘ書き戻される。このとき、オーバードライブされたデ
ータがＥＣＣジェネレータ１６へ入力ｅれ、ＥＣＣメモ
リ１１へ書き戻される（書き置場れる）。

読み出し動作の場合、ロウアドレスデコーダ９て１本の
ワード線１２が選択され、データメモリセルアレイ１０
とＥＣＣメモリセルアレイ１１（ｆ。

ワード線１２がアクティブとなる。するとそのワード線
１２に接続されたメモリセルの内容がデータビット線１
３と、ＥＣＣビット線１５に出力される。それぞれのデ
ータはセンスアンプ１４−１１４−２で増幅される。Ｅ
ＣＣビットはＥＣＣチエッカ１７てチエツクされ、エラ
ーがなければその出力はハイインピーダンスとなり、デ
ータメモリ用センスアンプ１４−１の出方がそのままカ
ラムアドレスデコーダ１８と出力バッファ２ｏを通して
ＤＯへ出力される。訂正可能なエラーが検出された場合
、ＥＣＣチエッカ１７はデータメモリ用センスアンプ１
４−１の出力をオーバードライブし、カラムアドレスデ
コーダ１８と出力バッファ２０を通してＤｏへ正しいデ
ータを出力する。

外部へ正しいデータを出力すると同時に、内部のデータ
線も正しいデータにオーバードライブされているので、
読み出し動作後の再書き込みも当然正しいデータになる
。訂正不可能なエラーの場合、ＦＡＴＵＬ信号をアクテ
ィブにし、訂正不能エラーが発生したことをＤＲＡＭ外
部へ通知する。

また、リフレッシュサイクルでは、ロウアドレスデコー
ダ９て選択されたワード線１２に接続されたデータメモ
リセルとＥＣＣメモリセルの内容が、センスアンプ１４
−１．１４−２で増幅される。この時ＥＣＣチエッカＩ
７が動作し、訂正可能エラーであればデータメモリのビ
ット線１３をオーバードライブすることにより、エラー
訂正を行った正しいデータをビット線１３に乗せ、デー
タの書き戻しが行われる。このように、リフレッシュを
行うことによって外部アクセスがない場合でも、エラー
を自己訂正することができる。

第２実施例は、ＥＣＣメモリをスタティック・メモリ（
以下ＳＲＡＭと称する）に適用した例である。第１実施
例では、ＥＣＣメモリ１１もデータメモリと同じＤＲＡ
Ｍ構造を持っていたが、このようなメモリセルではデー
タ用メモリセルがエラーを起こす確率とＥＣＣメモリ自
身がエラーを起こす確率は同じになり、ＥＣＣメモリセ
ル】１のデータが正しくなくなり、リフレッシュを行っ
た際にデータメモリまで書き換えられる（すなわちＥＣ
Ｃは正しくなるが、もとのデータと異なるデータにして
しまう）ことが考えられる。

第２実施例のＤＲＡＭの内部構造は第１図と全く同じに
なるが、ＥＣＣメモリ１１にＳＲＡＭな使用する。第２
図にＳＲＡＭセルの構造を示す。

１００−１〜Ｉ　００−３はＮ形トランジスタを、１０
１−１，１０１−２はＰ形トランジスタを表している。

１０２は電源ラインを表している。１００−】のＮ形ト
ランジスタのゲートはワード線に接続され、ドレインが
ビット線に接続されている。ソースは後述する記憶素子
を構成するトランジスタへ接続される。１００−２，１
００−３のＮ形ノトランジスタと１０１−１，１０１−
２（７）Ｐ形トランジスタは図のように接続され、スタ
ティックなフリップフロップを構成している。このよう
に接続することによって、ワード線がアクティブになる
ことによって１００−１のＮ形トランジスタがオンとな
り、フリップフロップがビット線に接続され、データの
読み書きが行われる。ＳＲＡＭはフリップフロップで構
成されるため、ＤＲＡＭよりも電源ノイズやα線といっ
た外部からの誤動作要因に強靭なものとなっている。ま
た、ＤＲＡＭではコンデンサからビット線への自由放電
をセンスアンプで増幅する必要があるため、増幅率の高
いセンスアンプを準備する必要がある。

このことは、言い換えれば増幅するのに時間が夕かるこ
とになり、アクセスタイムが遅くなる。ＩＣＣジェネレ
ータ／チエツクは時間がかかる処王のため、ＥＣＣメモ
リセルはデータメモリセル≦りも高速であることが望ま
しい。

このように、ＥＣＣメモリにＳＲＡＭを使うごとによっ
て、第１実施例に比へ集積度で若干劣づが、ＥＣＣメモ
リ自身の信頼性を上げることがズきる、ＥＣＣジェネレ
ータ／チエッカ動作のたべの時間を確保する（すなわち
データメモリのアラセス時間を速める）ことができると
いう利点が茂る。

［発明の効果コ 以上説明したように本発明は、ワード線単位にＥＣＣを
付加することにより、アクセスがなくても、リフレッシ
ュサイクルの間にデータチエツクを行うことができ、よ
り信頼性の高いメモリシステムを構築することができる
効果がある。

従来例で説明した５　１２Ｘ５　］　２の２５６にビッ
トのＤＲＡＭではエラーチェックされる確率が１／（ｔ
Ｘ５１２）であったのに対し、リフレッシュ間隔をｔ　
ＲＥＦとすると、１　／　ｔ　ＲＥＦとなる。従来例で
は、リードアクセスがなければ全くエラーチェックされ
なかったのに対し、リフレッシュは一定時間内に行わな
ければデータの内容が保証されないので、リフレッシュ
動作時にエラーチェックを行うことによって、すべての
データに対して一定時間毎にチエツクすることができる
。

また、システムにおけるエラーチェックでは、すべての
ビット線にデータがセットされているにもかかわらず、
外部へ入出力されるデータは１ビツトであるために、ｌ
アクセス・】チップあたりのエラーチェック効率が１／
ビット線分（上記２５６にビットＤＲＡＭでいえば１１
５１２）となっているのに対し、本発明ではワード線に
ＥＣＣを付加しているので、全てのビットのエラーチェ
ックを行うことができる（エラーチェック効率でいえば
１）という効果もある。

【図面の簡単な説明】

第１図は本発明によるＥＣＣ内蔵ＤＲＡＭの第１実施例
を示す機能ブロック図、第２図は第２実施例のＥＣＣメ
モリとして使用するＳＲＡＭセルを示す回路図、第３図
は従来のＤＲＡＭを示す機能ブロック図、第４図はＤＲ
ＡＭのメモリセルの構造を示す回路図、第５図はリフレ
ッシュ動作の外部タイミングを表すタイミング図、第６
図はＥＣＣ機能を含む従来ＤＲＡＭメモリシステムを示
す機能ブロック図である。 １・・・・本発明によるＥＣＣ内蔵ＤＲＡＭ素子、２・
・・・アドレス入力信号（ＡＢ）、３・・・・・・・ロ
ウアドレスストローブ信号ＩＴ茗）、 ４・・・・・・・カラムアドレスストローブ信号（てＡ
Ｓ）、 ライ トイネーブル信号 （Ｗπ）、 ６１　・ ７　・　・　・ ８　・　１ ９・　１ １１争・ １２　φ　・ １３　φ　− １５・　・ １６　・　・ 】　７　・　・ １８　・　・ １９　・　・ ２０　・　・ ・・・・データ入力信号（ＤＩ）、 ・・・・データ出力信号（ＤＯ）、 ・・訂正不能エラー信号（ＦＡＴＵＬ）、・・ロウアド
レスデコーダ、 ・・データメモリセルアレイ、 ・・ＥＣＣメモリセルアレイ、 ・　・ワード線、 ・・データビット線、 ・・・センスアンプ（データメモリ用）、・・・センス
アンプ（ＥＣＣメモリ用）、・・・ＥＣＣビット線、 ・・・ＥＣＣジェネレータ、 ・・・ＥＣＣチエッカ、 ・・・カラムアドレスデコーダ、 ・・・大力バッファ、 ・・・出力バッファ、 ２１・・・・・・本発明におけるＤＲＡＭ内部制御回路
、 ２２・・・・・・従来のＤＲＡＭにおけるＤＲＡＭ内部
制御回路、 ２３　Φ ・従来のＤＲＡＭ素子、 ２４・・・・・データメモリ（従来のＤＲＡＭを複数個
並列接続したもの）、 ２５・・・・・ＥＣＣメモリ（従来のＤＲＡＭを複数個
並列接続したもの）、 ２６・・・・・メモリシステムにおけるＥＣＣジェネレ
ータ、 ２７　・ ・メモリシステムにおける ＥＣＣチエッカ、 ２８・・・・・メモリシステムにおけるデータバス、 １００−１〜１００−４　・ １０１−１．　１０１−２　・ １０２　・　命　φ　・　・　・　・　・　φ１０３　
・　・　φ　Φ　・　φ　φ　φ　・・・Ｎ形トランジ
スタ、 ・・Ｐ形トランジスタ、 ・電源ライン（Ｖ　ＣＣ）、 ・コンデンサ。

Claims (1)

【特許請求の範囲】
1. データ格納用に一定時間以内に再書き込み動作を必要と
   する記憶素子をマトリクス状に配列し、データの読み出
   し／書き込み動作と上記再書き込み動作を前記マトリク
   スの行単位で行うダイナミック・ランダム・アクセス・
   メモリにおいて、前記データ格納用記憶素子マトリクス
   の各行に一対一で対応したエラー訂正用データを格納す
   る冗長記憶素子と、メモリ外部からデータ格納用記憶素
   子へデータを書き込む際に前記冗長記憶素子へ記憶すべ
   きＥＣＣデータを生成するＥＣＣジェネレータと、メモ
   リ外部へのデータ読み出し動作と前記再書き込み動作に
   ともなうデータ格納用記憶素子からの読み出し動作の際
   にその出力に対してエラーチェック及びエラー訂正を行
   うＥＣＣチェッカとを有し、上記エラーチェック及びエ
   ラー訂正はデータ格納用記憶素子マトリクスから読み出
   されセンスアンプで増幅されたデータに対して実行する
   ことを特徴とするダイナミック・ランダム・アクセス・
   メモリ。