JPH04119654A - Hybrid type semiconductor device - Google Patents
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- JPH04119654A JPH04119654A JP2238881A JP23888190A JPH04119654A JP H04119654 A JPH04119654 A JP H04119654A JP 2238881 A JP2238881 A JP 2238881A JP 23888190 A JP23888190 A JP 23888190A JP H04119654 A JPH04119654 A JP H04119654A
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Abstract
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、特に上面に配線パターンが形成された絶縁回
路基板を有するハイブリッド型半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Purpose of the Invention (Industrial Application Field) The present invention particularly relates to a hybrid semiconductor device having an insulated circuit board on which a wiring pattern is formed.
（従来の技術）
一般に、絶縁回路基板は、第４図乃至第６図に示すよう
な構成をしている。ここで、第４図は絶縁回路基板の平
面図を、第５図は前記第４図のｘ−ｘ’線に沿う断面図
を、第６図は前記第４図のＹ−Ｙ’線に沿う断面図をそ
れぞれ示している。(Prior Art) Generally, an insulated circuit board has a structure as shown in FIGS. 4 to 6. Here, FIG. 4 is a plan view of the insulated circuit board, FIG. 5 is a sectional view taken along line xx' in FIG. 4, and FIG. 6 is a sectional view taken along line Y-Y' in FIG. 4. A cross-sectional view along each side is shown.
即ち、絶縁回路基板１、例えばシート状のガラスエポキ
シ基材の上面には、配線パターン２が形成されている。That is, a wiring pattern 2 is formed on the upper surface of an insulating circuit board 1, for example, a sheet-shaped glass epoxy base material.
また、絶縁回路基板１には、所定の配線パターン２をア
イランド（図示せず）に接続するため、例えばスルーホ
ール３が設けられている。なお、この絶縁回路基板１は
、ペースト（接着剤）によりアイランドに接着される。Further, the insulating circuit board 1 is provided with, for example, through holes 3 in order to connect a predetermined wiring pattern 2 to an island (not shown). Note that this insulated circuit board 1 is adhered to the island using paste (adhesive).
ところで、通常、絶縁回路基板１の周囲には、配線パタ
ーン２に金（Ａｕ）メツキ等を施すためのメツキ線４（
一部図示せず）が形成されている。By the way, usually around the insulated circuit board 1 there is a plating line 4 (for applying gold (Au) plating etc. to the wiring pattern 2).
(partially not shown) is formed.
従って、アイランドに接着する前に、このメツキ線部分
を金型により切断しなければならない。ところが、金型
による切断後、その切断面にメツキ線４が露出する（第
５図参照）。このため、絶縁回路基板１をアイランドに
接着するペーストには、導電性ペースト、例えば半導体
チップをアイランドに接着する導電性ペーストを用いる
ことができない。なぜなら、導電性ペーストのはみだし
により、メツキ線４に導電性ペーストが接着し、配線パ
ターン２とアイランドとの間にショートが発生すること
があるからである。なお、導電性ペーストの量を少なく
することにより対応することも可能なようであるが、接
着が不十分な領域が発生し、絶縁回路基板上でボンディ
ングができなくなる等の不都合が生じる。そこで、従来
は、以下に示すような構成によって絶縁回路基板１とア
イランドとの接着を行っていた。Therefore, before adhering to the island, this plating line portion must be cut with a mold. However, after cutting with the die, the plating line 4 is exposed on the cut surface (see FIG. 5). For this reason, a conductive paste, such as a conductive paste for bonding a semiconductor chip to an island, cannot be used as the paste for bonding the insulated circuit board 1 to the island. This is because the conductive paste may adhere to the plated wire 4 due to the conductive paste spilling out, and a short circuit may occur between the wiring pattern 2 and the island. Although it seems possible to deal with this problem by reducing the amount of conductive paste, there will be areas where the adhesion is insufficient, resulting in inconveniences such as the inability to perform bonding on the insulated circuit board. Therefore, conventionally, the insulated circuit board 1 and the island have been bonded using the configuration shown below.
つまり、第１に、絶縁回路基板１とアイランド６とを絶
縁性ペースト７により接着し、所定の配線パターン２と
アイランド６との接続をボンディングワイヤ８で行うよ
うな構成である（第７図参照）。第２に、スルーホール
３を有する絶縁回路基板１を用い、スルーホール３直下
には導電性ペースト９を、又絶縁回路基板１の切断面近
傍には絶縁性ペースト７を使用するような構成である（
第８図参照）。ここで、第７図及び第８図において、１
０はインナーリード、１１は半導体素子、１２は導電性
ペースト（半導体素子接着用）をそれぞれ示している。That is, first, the insulated circuit board 1 and the island 6 are bonded together using an insulating paste 7, and the predetermined wiring pattern 2 and the island 6 are connected using a bonding wire 8 (see FIG. 7). ). Second, an insulated circuit board 1 having through holes 3 is used, a conductive paste 9 is used directly under the through holes 3, and an insulating paste 7 is used near the cut surface of the insulated circuit board 1. be(
(See Figure 8). Here, in FIGS. 7 and 8, 1
0 indicates an inner lead, 11 indicates a semiconductor element, and 12 indicates a conductive paste (for bonding the semiconductor element).
しかしながら、前者の構成を用いる場合には、アイラン
ド６上にボンディングのための領域か不可欠となる。こ
の領域は、最低でも、０，４ｍｍ２の面積が必要である
。また、最小面積のフレーム設計にした場合、絶縁性ペ
ースト７のはみだしによりボンディングできないことが
あり、歩留り低下の原因となる。仮に、ボンディングが
完了しても、接続強度が弱いため、ワイヤオーブン等の
問題が発生することがあり、信頼性の低下により市場不
良を招く確率が高い。However, when using the former configuration, a bonding area on the island 6 is essential. This region needs to have an area of at least 0.4 mm2. Further, when the frame is designed to have a minimum area, bonding may not be possible due to the insulating paste 7 protruding, which causes a decrease in yield. Even if the bonding is completed, problems such as wire ovens may occur due to the weak connection strength, and there is a high probability that the reliability will be lowered and the product will be defective in the market.
後者の構成を用いる場合には、絶縁性ペースト７と導電
性ペースト９との共用のため、各ベストの塗布精度が厳
しくなる。また、塗布精度の必要性は、第９図に示すよ
うなスタンピング方式のペースト塗布方式を用いる場合
に特に必要となる。つまり、かかる方式を用いる場合に
おいて、塗布精度が悪いと、スタンピングヘッド１４ａ
。When using the latter configuration, the insulating paste 7 and the conductive paste 9 are used in common, so the application accuracy of each vest becomes strict. Moreover, the need for coating accuracy is particularly required when a stamping type paste coating method as shown in FIG. 9 is used. In other words, when using such a method, if the coating accuracy is poor, the stamping head 14a
.
１４ｂに異種のペーストが付着することがある。A different type of paste may adhere to 14b.
従って、これらのペーストが混合し、ペーストの特性に
悪影響を与えるため、歩留りが低下し、生産性が著しく
低下する欠点がある。Therefore, these pastes mix and have an adverse effect on the properties of the paste, resulting in lower yields and significantly lower productivity.
（発明が解決しようとする課題）
このように、従来では、配線パターンとアイランドとの
ショートを防ぐため、絶縁回路基板の接着に導電性ペー
ストのみを用いることができなかった。一方、絶縁回路
基板の接着に絶縁性ペーストを用い、所定の配線パター
ンとアイランドとの接続をボンディングワイヤにより行
うこともできるが、ボンディング領域、信頼性等につい
て問題があった。他方、スルーホールを有する絶縁回路
基板を用い、二種類のペーストを使用することもできる
が、塗布精度について問題があった。(Problems to be Solved by the Invention) As described above, conventionally, in order to prevent short circuits between the wiring pattern and the island, it was not possible to use only a conductive paste for bonding the insulated circuit board. On the other hand, it is also possible to use an insulating paste to bond the insulated circuit board and to connect a predetermined wiring pattern to the island using a bonding wire, but there are problems with the bonding area, reliability, etc. On the other hand, it is also possible to use an insulated circuit board with through holes and use two types of pastes, but there is a problem with the application accuracy.
本発明は、上記欠点を解決すべくなされたものであり、
一種類のペーストで絶縁回路基板とアイランドとの接着
が行え、かつ、所定の配線パターンとアイランドとの導
電性を保ちながら、絶縁回路基板周囲の切断面に露出し
ている他の配線パターンとアイランドとの絶縁性を保つ
ことが可能なハイブリッド型半導体装置を提供すること
を目的とする。The present invention has been made to solve the above drawbacks,
The insulated circuit board and the island can be bonded with one type of paste, and while maintaining the conductivity between the predetermined wiring pattern and the island, it is possible to bond the island to other wiring patterns exposed on the cut surface around the insulated circuit board. The purpose of the present invention is to provide a hybrid semiconductor device that can maintain insulation from the semiconductor device.
［発明の構成］
（課題を解決するための手段）
上記目的を達成するために、本発明のハイブリッド型半
導体装置は、一つ又は複数のアイランドを有するリード
フレームと、スルーホールを有する絶縁回路基板と、前
記−つ又は複数のアイランドと前記絶縁回路基板の下面
とを接着し、前記−つ又は複数のアイランドと前記絶縁
回路基板との間でのみ、かつ前記絶縁回路基板の下面を
交差する方向にのみ導電性を有する異方性導電ペースト
と、前記絶縁回路基板の上面に形成され、前記スルーホ
ールを介して前記異方性導電ペーストに接続される配線
パターンとを含む。[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, a hybrid semiconductor device of the present invention includes a lead frame having one or more islands and an insulated circuit board having through holes. and bonding the one or more islands and the lower surface of the insulated circuit board, only between the one or more islands and the insulated circuit board, and in a direction intersecting the lower surface of the insulated circuit board. and a wiring pattern formed on the upper surface of the insulated circuit board and connected to the anisotropic conductive paste via the through hole.
（作用）
このような構成によれば、一つ又は複数のアイランドと
配線パターンとがスルーホールを介して異方性導電ペー
ストにより電気的に接続されている。このため、一種類
のペーストで絶縁回路基板と一つ又は複数のアイランド
との接着が行えると共に、所定の配線パターンと一つ又
は複数のアイランドとを電気的に接続しつつ、絶縁回路
基板周囲の切断面に露出している他の配線パターンと一
つ又は複数のアイランドとの絶縁性を保つことができる
。(Function) According to such a configuration, one or more islands and the wiring pattern are electrically connected to each other via the through hole using the anisotropic conductive paste. For this reason, it is possible to bond an insulated circuit board and one or more islands with one type of paste, and while electrically connecting a predetermined wiring pattern and one or more islands, Insulation between one or more islands and other wiring patterns exposed on the cut surface can be maintained.
（実施例）
以下、図面を参照しながら本発明の一実施例について詳
細に説明する。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第１図は、本発明の一実施例に係わるハイブリッド型半
導体装置を示している。ここで、２１は絶縁回路基板、
２２はアイランド、２３は異方性導電ペースト、２４は
配線パターン、２５はスルーホール、２６は半導体素子
、２７は導電性ベスト（半導体素子用）、２８はリード
フレーム（インナーリード）をそれぞれ示している。FIG. 1 shows a hybrid semiconductor device according to an embodiment of the present invention. Here, 21 is an insulated circuit board,
22 is an island, 23 is an anisotropic conductive paste, 24 is a wiring pattern, 25 is a through hole, 26 is a semiconductor element, 27 is a conductive vest (for semiconductor elements), and 28 is a lead frame (inner lead). There is.
この実施例は、絶縁回路基板２１を単一のアイランド２
２上に接着する場合である。即ち、絶縁回路基板２１の
下面は、異方性導電ペースト２３によりアイランド２２
に接着されている。絶縁回路基板２１の上面には、配線
パターン２４が形成されている。また、絶縁回路基板２
１には、スルーホール２５が設けられている。配線パタ
ーン２４は、このスルーホール２５を介して異方性導電
ペースト２３に接続されている。ここで、絶縁回路基板
２１をアイランド２２に接着する際、第２図に示すよう
に、スルーホール２５下部を含む絶縁回路基板２１の下
面が、異方性導電ペースト２３に圧力を加えるため、ペ
ースト２３中の電気を伝える導電性フィラー３０が主に
絶縁回路基板２１の下面を交差する方向（以下、縦方向
）に互いに接触する。これにより、異方性導電ペースト
２３は、絶縁回路基板２１とアイランド２２との間での
み、かつ、前記絶縁回路基板の下面を交差する方向にの
み導電性を有するようになる。従って、その他の絶縁回
路基板２１周囲（切断面近傍）や、前記絶縁回路基板の
下面に平行する方向（以下、横方向）については絶縁性
を有することになる。つまり、アイランド２２と所定の
配線パターン２４とはスルーホール２５を介して異方性
導電ペースト２３により電気的に接続され、絶縁回路基
板２１周囲の切断面に露出している他の配線パターン２
４とアイランド２２とは絶縁性が保たれる。This embodiment uses the insulated circuit board 21 as a single island 2.
This is the case where it is glued onto 2. That is, the bottom surface of the insulated circuit board 21 is covered with the island 22 by the anisotropic conductive paste 23.
is glued to. A wiring pattern 24 is formed on the upper surface of the insulated circuit board 21. In addition, the insulated circuit board 2
1 is provided with a through hole 25. The wiring pattern 24 is connected to the anisotropic conductive paste 23 via this through hole 25. Here, when bonding the insulated circuit board 21 to the island 22, as shown in FIG. The electrically conductive fillers 30 in the insulating circuit board 23 contact each other mainly in a direction (hereinafter referred to as a vertical direction) that crosses the lower surface of the insulated circuit board 21 . As a result, the anisotropic conductive paste 23 becomes conductive only between the insulated circuit board 21 and the island 22 and only in the direction crossing the lower surface of the insulated circuit board. Therefore, the other surroundings of the insulated circuit board 21 (near the cut surface) and the direction parallel to the lower surface of the insulated circuit board (hereinafter referred to as the lateral direction) have insulation properties. That is, the island 22 and the predetermined wiring pattern 24 are electrically connected by the anisotropic conductive paste 23 via the through hole 25, and the other wiring pattern 2 exposed on the cut surface around the insulated circuit board 21
4 and the island 22 maintain insulation.
このような構成によれば、絶縁回路基板２１にはスルー
ホール２５が設けられ、このスルーホール２５を介して
アイランド２２と所定の配線パターン２４とが電気的に
接続されている。このため、一種類のペーストで絶縁回
路基板２１とアイランド２２との接着が行え、かつ、所
定の配線パターン２４とアイランド２２との導電性を保
ちながら、絶縁回路基板２１周囲の切断面に露出してい
る他の配線パターン２４とアイランド２２との絶縁性を
保つことが可能となる。また、アイランド２２にボンデ
ィングする領域を設ける必要がなく、ペーストのはみだ
しによるボンディング不良も低減できる。さらに、接続
面積がボンディングワイヤよりも大きいため、電気的特
性面でも有利になる。According to such a configuration, the insulating circuit board 21 is provided with a through hole 25, and the island 22 and the predetermined wiring pattern 24 are electrically connected via the through hole 25. Therefore, it is possible to bond the insulated circuit board 21 and the island 22 with one type of paste, and while maintaining the conductivity between the predetermined wiring pattern 24 and the island 22, it is possible to bond the insulated circuit board 21 and the island 22, while maintaining the conductivity between the predetermined wiring pattern 24 and the island 22. It becomes possible to maintain insulation between the island 22 and other wiring patterns 24 that are connected to each other. Further, there is no need to provide a bonding area on the island 22, and bonding defects due to paste protrusion can be reduced. Furthermore, since the connection area is larger than that of a bonding wire, it is advantageous in terms of electrical characteristics.
第３図は、本発明の他の実施例に係わるハイブリッド型
半導体装置を示している。FIG. 3 shows a hybrid semiconductor device according to another embodiment of the present invention.
この実施例は、一つの絶縁回路基板２１を複数のアイラ
ンド２２ａ、２２ｂ上に接着する場合である。システム
特性上、ＧＮＤ （接地点）に接続される他の素子から
のノイズによる動作不良等を防ぐため、アイランドを分
割する必要が生じる場合がある。かかる場合には、異方
性導電ペースト２３を用い、絶縁回路基板２１をアイラ
ンド２２ａ、２２ｂに跨がって接着することで、同一絶
縁回路基板２１内の配線パターン２４ａと２４ｂとにつ
いて、それぞれ接続されるＧＮＤを別個とすることが可
能である。なお、異方性導電ペースト２３は、前述した
ように、縦方向にのみ電気を通し、横方向には電気を通
さないため、配線パターン２５ａと２５ｂとは、絶縁さ
れている。In this embodiment, one insulated circuit board 21 is bonded onto a plurality of islands 22a and 22b. Due to system characteristics, it may be necessary to divide the island in order to prevent malfunctions due to noise from other elements connected to GND (ground point). In such a case, by bonding the insulated circuit board 21 across the islands 22a and 22b using the anisotropic conductive paste 23, the wiring patterns 24a and 24b within the same insulated circuit board 21 can be connected, respectively. It is possible to have a separate GND. Note that, as described above, the anisotropic conductive paste 23 conducts electricity only in the vertical direction and does not conduct electricity in the horizontal direction, so the wiring patterns 25a and 25b are insulated.
このような構成によれば、絶縁回路基板２１は、異方性
導電ペースト２３によりアイランド２２ａ ２２ｂ上
に跨がって接着されているか、個々のアイランド２２ａ
、２２ｂの絶縁性を保ちつつ、同一絶縁回路基板２１内
の配線パターン２４ａ、２４ｂをそれぞれ別個にＧＮＤ
に接続することかできる。According to such a configuration, the insulated circuit board 21 is bonded to the islands 22a and 22b with the anisotropic conductive paste 23, or is bonded to the islands 22a and 22b using the anisotropic conductive paste 23.
, 22b while maintaining the insulation properties of the wiring patterns 24a and 24b within the same insulated circuit board 21.
Can be connected to
［発明の効果ユ
以上、説明したように、本発明のハイブリッド型半導体
装置によれば、次のような効果を奏する。[Effects of the Invention] As described above, the hybrid semiconductor device of the present invention provides the following effects.
異方性導電ペーストを用いて、絶縁回路基板をアイラン
ド上に接着している。このため、一種類のペーストで絶
縁回路基板とアイランドとの接着が行えると共に、所定
の配線パターンとアイランドとの導電性を保ちながら、
絶縁回路基板周囲の切断面に露出している他の配線パタ
ーンとアイランドとの絶縁性を保つことか可能なハイブ
リッド型半導体装置を提供することができる。Anisotropic conductive paste is used to adhere an insulated circuit board onto the island. Therefore, it is possible to bond the insulated circuit board and the island with one type of paste, while maintaining conductivity between the predetermined wiring pattern and the island.
It is possible to provide a hybrid semiconductor device that can maintain insulation between the island and other wiring patterns exposed on the cut surface around the insulated circuit board.
第１図は本発明の一実施例に係わるハイブリッド型半導
体装置を示す断面図、第２図は前記第１図のスルホール
近傍を詳細に示す断面図、第３図は本発明の他の実施例
に係わるハイブリッド型半導体装置を示す断面図、第４
図は従来の絶縁回路基板を示す平面図、第５図は前記第
４図のｘ−ｘ’線に沿う断面図、第６図は前記第４図の
Ｙ−Ｙ’線に沿う断面図、第７図及び第８図はそれぞれ
従来のハイブリッド型半導体装置を示す断面図、第９図
は従来のペースト塗布方法を示す断面図である。
２１・・・絶縁回路基板、２２・・・アイランド、２３
・・・異方性導電ペースト、２４・・・配線パターン、
２５・・・スルーホール、２６・・・半導体素子、２７
・・導電性ペースト（半導体素子用）、２８・・・リー
ドフレーム（インナーリード）。
出願人代理人 弁理士 鈴江武彦
第
図
第
図
第
図
第
図
第
図FIG. 1 is a cross-sectional view showing a hybrid semiconductor device according to an embodiment of the present invention, FIG. 2 is a cross-sectional view showing the vicinity of the through hole in FIG. 1 in detail, and FIG. 3 is another embodiment of the present invention. 4th cross-sectional view showing a hybrid semiconductor device related to
The figure is a plan view showing a conventional insulated circuit board, FIG. 5 is a sectional view taken along line xx' in FIG. 4, and FIG. 6 is a sectional view taken along line Y-Y' in FIG. 4. 7 and 8 are cross-sectional views showing a conventional hybrid semiconductor device, respectively, and FIG. 9 is a cross-sectional view showing a conventional paste coating method. 21... Insulated circuit board, 22... Island, 23
... Anisotropic conductive paste, 24... Wiring pattern,
25...Through hole, 26...Semiconductor element, 27
... Conductive paste (for semiconductor elements), 28... Lead frame (inner lead). Applicant's Representative Patent Attorney Takehiko Suzue
Claims (1)
、スルーホールを有する絶縁回路基板と、前記一つ又は
複数のアイランドと前記絶縁回路基板の下面とを接着し
、前記一つ又は複数のアイランドと前記絶縁回路基板と
の間でのみ、かつ前記絶縁回路基板の下面を交差する方
向にのみ導電性を有する異方性導電ペーストと、前記絶
縁回路基板の上面に形成され、前記スルーホールを介し
て前記異方性導電ペーストに接続される配線パターンと
を含むハイブリッド型半導体装置。a lead frame having one or more islands; an insulating circuit board having through holes; bonding the one or more islands and the lower surface of the insulating circuit board; an anisotropic conductive paste that is conductive only between the circuit board and in a direction crossing the bottom surface of the insulated circuit board; A hybrid semiconductor device including a wiring pattern connected to a directional conductive paste.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2238881A JPH04119654A (en) | 1990-09-11 | 1990-09-11 | Hybrid type semiconductor device |
| KR1019910015609A KR920007093A (en) | 1990-09-11 | 1991-09-07 | Hybrid semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2238881A JPH04119654A (en) | 1990-09-11 | 1990-09-11 | Hybrid type semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04119654A true JPH04119654A (en) | 1992-04-21 |
Family
ID=17036656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2238881A Pending JPH04119654A (en) | 1990-09-11 | 1990-09-11 | Hybrid type semiconductor device |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH04119654A (en) |
| KR (1) | KR920007093A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5690569A (en) * | 1996-03-13 | 1997-11-25 | Borg-Warner Automotive, Inc. | Single piece reinforced chain guide |
| US5720682A (en) * | 1995-03-14 | 1998-02-24 | Borg-Warner Automotive, K.K. | Tensioner arm and chain guide with passages for oil drainage |
| US5813935A (en) * | 1996-07-23 | 1998-09-29 | Borg-Warner Automotive, Inc. | Chain guide with extruded wear face |
| US5846150A (en) * | 1997-03-21 | 1998-12-08 | Borg-Warner Automotive, Inc. | Guide posts for guiding and damping chain movement |
-
1990
- 1990-09-11 JP JP2238881A patent/JPH04119654A/en active Pending
-
1991
- 1991-09-07 KR KR1019910015609A patent/KR920007093A/en not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5720682A (en) * | 1995-03-14 | 1998-02-24 | Borg-Warner Automotive, K.K. | Tensioner arm and chain guide with passages for oil drainage |
| US5690569A (en) * | 1996-03-13 | 1997-11-25 | Borg-Warner Automotive, Inc. | Single piece reinforced chain guide |
| US5813935A (en) * | 1996-07-23 | 1998-09-29 | Borg-Warner Automotive, Inc. | Chain guide with extruded wear face |
| US5846150A (en) * | 1997-03-21 | 1998-12-08 | Borg-Warner Automotive, Inc. | Guide posts for guiding and damping chain movement |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920007093A (en) | 1992-04-28 |
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