JPH04114257U - 画像データの間引き装置 - Google Patents

Abstract

(57)【要約】 【目的】 出力画像にモアレが発生しないように画像デ
ータを間引く。 【構成】 ＲＡＭ５には、複数組の間引き制御データが
予め書き込まれている。各組の間引き制御データは、書
き込み制御ビットと非書き込み制御ビットの組合せから
なり、それぞれ異なる配列になっている。スキャナ１で
読み取られた画像データはフレームメモリ２に与えられ
る。このとき、副走査方向の読み取りタイミングに同期
して、乱数発生回路８が乱数を発生する。これにより、
ＲＡＭ５内の１群の間引き制御データがランダムに指定
される。そして、主走査方向の画素の読み取りタイミン
グに同期して、前記１群の間引き制御データの各制御ビ
ットが読み出され、フレームメモリ２へ書き込み制御信
号として与えられる。これにより、ランダムに間引かれ
た画像データがフレームメモリ２へ書き込まれる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、画像読み取り用スキャナ等から得られた画像データをフレームメモ リに書き込む場合等に使用される画像データの間引き装置に関する。

【０００２】

【従来の技術】

周知のように、製版工程において、スキャナを用いて原稿を読み取る場合、調 子再現や色再現等の分解条件をスキャナに予め設定する、いわゆるセットアップ が行われる。このようなセットアップは、オペレータにとって必ずしも容易では ないので、セットアップが最適であるかどうかを確認するために、スキャナで読 み取った原画像を感光材料上に露光記録する前に、一旦、ＣＲＴに表示するよう にした装置が開発されている。

【０００３】 スキャナで読み取った原画像をＣＲＴに表示する場合、原画像データはフレー ムメモリに一旦格納される。この際、原画像データはフレームメモリの記憶容量 よりも相当多いので、フレームメモリに書き込む前に原画像データを必要なだけ 間引かなければならい。

【０００４】 従来、原画像データの間引き処理は、各主走査ラインについて規則的に行われ ている。画像データの規則的な間引きの例を図５、図６に示す。これらの図にお いて、斜線領域が間引かれた画素を示している。図５では、各主走査ラインにつ いて、同じ位置の画素が間引かれ、図６では、各主走査ラインについて規則的に シフトした状態で画素が間引かれており、いずれも規則的な間引きである。

【０００５】

【考案が解決しようとする課題】

しかしながら、このような構成を有する従来例の場合には、次のような問題が ある。 上述したように、従来例では、原画像データを規則的に間引いているために、 この規則性に合うような絵柄をもった原画像の場合、間引かれた原画像データを ＣＲＴに出力して表示すると、その表示画像中に原画像にはない不快な縞模様（ モアレ）が現れるという問題点がある。

【０００６】 本考案は、このような事情に鑑みてなされたものであって、出力画像にモアレ が生じない画像データの間引き装置を提供することを目的としている。

【０００７】

【課題を解決するための手段】

本考案は、このような目的を達成するために、次のような構成をとる。 すなわち、本考案に係る画像データの間引き装置は、 原画像データを入力する画像入力手段と、 間引きされた画像データを記憶する画像記憶手段と、 原画像データの主走査方向の入力タイミングに同期したピクセルクロックを計 数する第１計数手段と、 原画像データの副走査方向の入力タイミングに基づき乱数を発生する乱数発生 手段と、 画像データの間引き率に応じて適宜に定められた書き込み制御ビットと非書き 込み制御ビットとの組合せからなる主走査方向の１群の間引き制御データを、そ れぞれ異なるビット配列で書き込んだ複数組の記憶領域を備えるとともに、前記 各記憶領域に記憶された１群の間引き制御データは前記乱数発生手段からの乱数 を上位アドレスとして与えられることによってランダムに指定されるとともに、 前記上位アドレスによって指定された１群の間引き制御データ中の個々の制御ビ ットは前記第１計数手段からの計数値を下位アドレスに与えることによって順に 指定され、かつ、前記各アドレス指定によって読み出された間引き制御データを 前記画像記憶手段に書き込み制御信号として与える間引き制御データ記憶手段と 、 前記間引き制御データ記憶手段から出力された間引き制御データ中の書き込 み制御ビットを計数し、その計数値を前記画像記憶手段にアドレス信号として与 える第２計数手段と、 を備えたものである。

【０００８】

【作用】

本考案の作用は次のとおりである。 原画像データの副走査方向の入力タイミングに基づき、乱数発生手段から発生 された乱数が、間引き制御データ記憶手段の上位ビットとして与えられることに より、この間引き制御データ記憶手段に記憶された複数組の間引き制御データの 中の一つが副走査ごとにランダムに指定される。指定された１群の間引き制御デ ータを構成している書き込み制御ビットおよび非書き込み制御ビットは、第１計 数手段からの計数値が下位アドレスとして与えられることによって間引き制御デ ータ記憶手段から順に読み出される。画像記憶手段には、間引き制御データ記憶 手段から書き込み制御ビットが与えれているときだけ、入力画像データが書き込 まれる。このとき、前記書き込み制御ビットを計数している第２計数手段が出力 する計数値によって、画像記憶手段の書き込みアドレスが指定される。上述のよ うに、１群の間引き制御データが副走査ごとにランダムに指定されることにより 、原画像データがランダムに間引かれた状態で画像記憶手段に書き込まれる。

【０００９】

【実施例】

以下、図面を参照して本考案の一実施例を説明する。 図１は本考案に係る画像データの間引き装置の一実施例の概略構成を示したブ ロック図である。 図中、符号１は画像入力手段としての画像読み取り用スキャナである。カラー 原稿が貼り付けられたシリンダ１ａはモータ１ｂによって回転駆動される。この シリンダ１ａの回転方向が画像読み取りの主走査方向である。シリンダ１ａの回 転量はロータリエンコーダ１ｃによって検出される。シリンダ１ａに近接して走 査ヘッド１ｄが設けられ、この走査ヘッド１ｄがシリンダ１ａの軸方向に移動す ることによって、カラー原稿が線順次に読み取られる。この走査ヘッド１ｄの移 動方向が画像読み取りの副走査方向である。走査ヘッド１ｄで読み取られた赤（ Ｒ），緑（Ｇ），青（Ｂ）の各デジタル画像データは、画像記憶手段としてのフ レームメモリ２に与えられる。

【００１０】 ロータリエンコーダ１ｃから出力されたパルス信号はパルス発生回路３に与え られる。このパルス信号に基づいて、パルス発生回路３は、原画像データの主走 査方向の読み取り（入力）タイミングに同期したピクセルクロックＰＣＫと、原 画像データの副走査方向の読み取り（入力）タイミング、すなわち、各主走査ラ インの開始時にラインクロックＬＣＫとを出力する。

【００１１】 パルス発生回路３から出力されたピクセルクロックＰＣＫは、第１計数手段と してのアドレスカウンタ４のクロック端子ＣＫに与えられ、ラインクロックＬＣ Ｋはアドレスカウンタ４のクリア端子ＣＬＲに与えられる。これにより、アドレ スカウンタ４は、各走査ラインごとの画像データの入力個数を計数する。アドレ スカウンタ４の計数値は、後述する間引き制御データ記憶手段としてのＲＡＭ（ Random Access Memory) ５の下位アドレスＡ_LOW に与えられる。

【００１２】 また、パルス発生回路３から出力されたラインクロックＬＣＫは、ラインクロ ックカウンタ６にも与えられる。ラインクロックカウンタ６の計数値はラインク ロック間引き回路７にアドレス信号として与えられる。ラインクロック間引き回 路７は、原画像データを副走査方向について間引きするために設けられたもので ある。原画像データを副走査方向について間引きするための手法は、本発明の要 旨ではないので、ここでは簡単にその一例を説明するにとどめる。

【００１３】 本実施例では、ラインクロック間引き回路７は例えばＲＡＭで構成され、この ＲＡＭに『０』または『１』のラインクロック間引き制御ビットがランダムに書 き込まれている。ここで、ビット『０』はラインクロックＬＣＫの間引きを意味 し、ビット『１』は次段の乱数発生回路８にラインクロックＬＣＫを出力するこ とを意味する。例えば、原画像を１００００本の走査線で読み取り、これを５０ ０本にまで間引く場合、この間引き条件が操作ボード１０からＣＰＵ９に与えら れる。ＣＰＵ９は、この条件に従って、プログラム処理によって、９５００個の ビット『０』と、５００個のビット『１』をランダムに発生し、これをラインク ロック間引き回路７の各アドレス領域に予め書き込む。ラインクロック間引き回 路７は、ラインクロックカウンタ６から与えられたアドレス信号に基づいて、ラ インクロック間引き制御ビットを順に読み出していくが、上述したように間引き 制御ビットはラインクロック間引き回路７中にランダムに書き込まれているので 、ラインクロック間引き回路７からはラインクロックＬＣＫがランダムに出力さ れることになる。

【００１４】 ラインクロック間引き回路７から出力された間引き済みのラインクロックＬＣ Ｋは、乱数発生手段としての乱数発生回路８に与えられる。乱数発生回路８の構 成は、特に限定しないが、例えば図２のように構成される。

【００１５】 乱数発生回路８の水晶発振器８ａは、ピクセルクロックＰＣＫよりも十分高い 周波数で、かつ、ピクセルクロックＰＣＫとは非同期でパルス列を出力する。次 段のカウンタ８ｂがこの出力パルスの数を計数する。その計数値をラインクロッ ク間引き回路７から出力されたラインクロックＬＣＫのタイミングでラッチ回路 ８ｃがラッチすることにより、間引かれたラインクロックＬＣＫが入力するごと に乱数を発生させることができる。乱数発生回路８で発生された乱数は、ＲＡＭ ５の上位アドレスとして与えられる。

【００１６】 以下、間引き制御データ記憶手段としてのＲＡＭ５について説明する。このＲ ＡＭ５には、次のような間引き制御データが予め書き込まれている。ＲＡＭ５の アドレスをｉビットとすると、上述したように、アドレスカウンタ４の計数値が 下位のｊビットに入力し、乱数発生回路８からの乱数が上位のｋビットに入力す る。スキャナ１によって１主走査ラインで読み取られる画素数をＮとすると、下 位ビットｊは、２^j-1 ＜Ｎ≦２^j を満足するように設定されている。例えば、１ 主走査ラインで１００００個の画素が読み取られる場合、下位ビットｊは１４ビ ットに設定される。

【００１７】 このＲＡＭ５のアドレス０から２^j −１までの記憶領域中の各アドレスａに、 （ａ＋１）・ｍ／ｎの整数部分からａ・ｍ／ｎの整数部分を差し引いた値を書き 込む。ここで、ｍ／ｎは、主走査方向の画像データの間引き率で、例えば、１０ ０００個の画素を５００個にまで減らす場合には、５００／１００００＝１／２ ０より、ｍ＝１，ｎ＝２０になる。上記の減算結果は、『０』または『１』であ り、かつ、『１』が現れる確率はｍ／ｎ、すなわち、画像データの間引き率に等 しくなる。減算値『１』はフレームメモリ２への画像データの書き込み制御ビッ トとして用いられ、減算値『０』は非書き込み制御ビットとして用いられる。こ のような制御ビットはＲＡＭ５のアドレス０から２^j −１までの各アドレスに書 き込まれるが、実際にフレームメモリ２の書き込み制御に使われるのは、そのう ちアドレス０からアドレスＮまでのデータである。本発明では、アドレス０から アドレスＮまでに書き込まれた書き込み制御ビットと非書き込み制御ビットの組 合せを、１群の間引き制御データと呼んでいる。

【００１８】 また、ＲＡＭ５のアドレス２^j 以降の領域には、アドレス０からアドレスＮま でに書き込まれた１群の間引き制御データを各々適当に並べ変えた（例えば、任 意ビット数だけローテーションした）複数群の間引き制御データを格納するため の複数の記憶領域が設定されている。アドレス０からアドレスＮまでの記憶領域 、およびそれ以降の各記憶領域の選択は、乱数発生回路８から乱数が与えられる 上位ビットｋによって行われる。ＲＡＭ５の上位ビット数ｋは、その数が多けれ ば、それだけ走査ラインごとに選択される１群の間引き制御データ相互のランダ ム性が確保されるので、好ましくは、２^k-1 ＜ｎ／ｍ≦２^k を満足するように設 定される。上記の例のようにｍ＝１，ｎ＝２０の場合、上位ビット数ｋは『５』 になり、３２（＝２⁵ ）組の間引き制御データが各記憶領域に書き込まれること になる。このようなＲＡＭ５への間引き制御データの書き込みは、ＣＰＵ９によ って行われる。

【００１９】 図３に、ＲＡＭ５に書き込まれた間引き制御データの一例を示す。なお、ここ では、簡単のために、１主走査ライン当りの読み取り画素数Ｎを１０個、間引き 率２／５（ｍ＝２，ｎ＝５）、下位ビット数ｊ＝４、上位ビット数ｋ＝２に設定 してある。なお、上位アドレス０〜３にそれぞれ格納された間引き制御データは 、下位アドレスが１ずつローテーションした形態で書き込まれている。また、図 中の『×』印は、フレームメモリ２の書き込み制御には使用されない領域である ので、データは何であってもよいことを意味している。

【００２０】 図１に戻って、ＲＡＭ５から読み出された間引き制御データはフレームメモリ ２の書き込み制御端子ＷＥに与えられるとともに、アドレスカウンタ１１に与え られる。書き込み制御端子ＷＥに与えられた間引き制御データは、走査ヘッド１ ｄから入力されるＲ，Ｇ，Ｂ各画像データのフレームメモリ２への書き込みを制 御し、間引き済の画像データがフレームメモリ２へ書き込まれる。アドレスカウ ンタ１１は、間引き制御データ中の書き込み制御ビット『１』の数を画像読み取 り開始から終了までの間にわたって計数し、その計数値はフレームメモリ２のア ドレス端子Ａに与えられる。フレームメモリ２から読み出された間引き済みの画 像データは、色演算回路１２を介してＣＲＴ１３に与えられる。色演算回路１２ は、オペレータによって設定されたセットアップ条件に従って、入力画像データ に対して種々の色修正、階調修正を行うものである。

【００２１】 以下、図４のタイミングチャートを参照して、実施例装置の動作を説明する。 ここでは、説明の簡単のために、図３で説明したと同様の条件（すなわち、１ 主走査ライン当りの読み取り画素数Ｎを１０個、間引き率２／５、ＲＡＭ５の下 位ビット数ｊ＝４、上位ビット数ｋ＝２）で画像データを間引くものとする。

【００２２】 スキャナ１でカラー原稿の読み取りが始まると、パルス発生回路３から主走査 ラインの開始タイミングに同期したラインクロックＬＣＫと、各主走査ラインに おける画素の読み取り開始タイミングに同期したピクセルクロックＰＣＫとが出 力される。また、スキャナ１の走査ヘッド１ｄから、ピクセルクロックＰＣＫに 同期して画像データｄ₀₀ ,ｄ₀₁ ,… ,ｄ₀₉、ｄ₁₀ ,ｄ₁₁ ,… ,ｄ₁₉、…が出力さ れる。＄ パルス発生回路３から出力されたピクセルクロックＰＣＫはアドレスカウンタ ４で計数され、ラインクロックＬＣＫが入力するごとにクリアされる。ここでは 、１主走査ラインの読み取り画素数は１０個であるので、アドレスカウンタ４は 『０』〜『９』を繰り返し出力し、これがＲＡＭ５の下位アドレスＡ_LOW として 与えられる。

【００２３】 また、パルス発生回路３から出力されたラインクロックＬＣＫは、ラインクロ ックカウンタ６およびラインクロック間引き回路７によって適宜に間引かれた後 、乱数発生回路８に与えられる。なお、図４に示したラインクロックＬＣＫは、 ラインクロック間引き回路７の出力信号を示す。乱数発生回路８は、ラインクロ ックＬＣＫが与えられるごとに、『０』〜『４』までの数値をランダムに出力す る。例えば、第１番目の主走査開始時に、乱数発生回路８が『３』を出力したと すると、図３に示した上位アドレス『３』の記憶領域が選択されるとともに、ア ドレスカウンタ４による下位アドレスの指定（『０』から『９』）により、ＲＡ Ｍ５から間引き制御データ〔１０１００１０１００〕が順に出力される。その結 果、フレームメモリ２に与えられた第１主走査ラインの画像データｄ₀₀〜ｄ₀₉の うち、画像データｄ₀₀ ,ｄ₀₂ ,ｄ₀₅ ,ｄ₀₇ がフレームメモリ２に書き込まれる 。すなわち、入力画像データが２／５に間引きされて書き込まれたことになる。 このとき、フレームメモリ２の書き込みアドレスは、間引き制御データ中の書き 込み制御ビット〔１〕を計数するアドレスカウンタ１１によって指定される。

【００２４】 同様に、第２主走査ラインの開始時に、乱数発生回路８が『１』を出力すると 、ＲＡＭ５から間引き制御データ〔１００１０１００１０〕が順に出力される。 その結果、フレームメモリ２に与えられた第２主走査ラインの画像データｄ₁₀〜 ｄ₁₉のうち、画像データｄ₁₀ ,ｄ₁₃ ,ｄ₁₅ ,ｄ₁₈ がフレームメモリ２に書き込 まれる。

【００２５】 以下、同様に各主走査ラインごとに、入力画像データがランダムに間引きされ て、フレームメモリ２に書き込まれる。

【００２６】 このようにランダムに間引きされた画像データがフレームメモリ２に書き込ま れ、その内容が色演算回路１２を介してＣＲＴ１３に表示されることにより、Ｃ ＲＴ１３には、モアレのない高品質の画像が表示される。

【００２７】 なお、上述の実施例では、画像入力手段としてスキャナ１を例示したが、これ は、原画像データを記憶した磁気テープや磁気ディスクなどであってもよい。 また、間引かれた画像データを記憶する画像記憶手段は、必ずしもフレームメ モリに限らず、磁気ディスクや光ディスクなどに格納するものであってもよい。 また、画像出力装置としては、ＣＲＴに限らず、ドットプリンタ等を用いること もできる。

【００２８】

【考案の効果】

以上の説明から明らかなように、本考案によれば、予め配列順序を変えた複数 組の間引き制御データを間引き制御データ記憶手段に記憶しておき、原画像デー タを画像記憶手段に記憶する際には、原画像データの走査ラインごとに発生させ た乱数によって、上記複数組の間引き制御データの中から１群の間引き制御デー タをランダムに選択し、この間引き制御データで原画像データの画像記憶手段へ の書き込みを制御することにより、原画像データの間引きを行っているので、原 画像データが不規則に間引かれる結果、画像記憶手段に記憶された内容をＣＲＴ 等に表示させた場合に、その出力画像にモアレが生じることがなく、高品質の画 像が得ることができる。

【図面の簡単な説明】

【図１】本考案に係る画像データの間引き装置の一実施
例の概略構成を示したブロック図である。

【図２】乱数発生回路の一例を示したブロック図であ
る。

【図３】間引き制御データ記憶手段としてのＲＡＭへの
データ書き込みの一例を示した模式図である。

【図４】実施例に係る装置の動作説明に供するタイミン
グチャートである。

【図５】従来装置による画像データの規則的な間引きの
一例を示した説明図である。

【図６】従来装置による画像データの規則的な間引きの
その他の例を示した説明図である。

【符号の説明】

１…スキャナ（画像入力手段） ２…フレームメモリ（画像記憶手段） ３…パルス発生回路 ４…ＲＡＭ用のアドレスカウンタ（第１計数手段） ５…ＲＡＭ（間引き制御データ記憶手段） ６…ラインクロックカウンタ ７…ラインクロック間引き回路 ８…乱数発生回路（乱数発生手段） １１…フレームメモリ用のアドレスカウンタ（第２計数
手段）

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 原画像データを入力する画像入力手段
   と、間引きされた画像データを記憶する画像記憶手段
   と、原画像データの主走査方向の入力タイミングに同期
   したピクセルクロックを計数する第１計数手段と、原画
   像データの副走査方向の入力タイミングに基づき乱数を
   発生する乱数発生手段と、画像データの間引き率に応じ
   て適宜に定められた書き込み制御ビットと非書き込み制
   御ビットとの組合せからなる主走査方向の１群の間引き
   制御データを、それぞれ異なるビット配列で書き込んだ
   複数組の記憶領域を備えるとともに、前記各記憶領域に
   記憶された１群の間引き制御データは前記乱数発生手段
   からの乱数を上位アドレスとして与えられることによっ
   てランダムに指定されるとともに、前記上位アドレスに
   よって指定された１群の間引き制御データ中の個々の制
   御ビットは前記第１計数手段からの計数値を下位アドレ
   スに与えることによって順に指定され、かつ、前記各ア
   ドレス指定によって読み出された間引き制御データを前
   記画像記憶手段に書き込み制御信号として与える間引き
   制御データ記憶手段と、 前記間引き制御データ記憶手
   段から出力された間引き制御データ中の書き込み制御ビ
   ットを計数し、その計数値を前記画像記憶手段にアドレ
   ス信号として与える第２計数手段と、を備えたことを特
   徴とする画像データの間引き装置。