JPH04111447A - 半導体集積回路のマスクパターンデータ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路のマスクパターンデータ処理装
置、特に、多数の図形からなるマスクパターンデータに
ついて、デザインルール違反となるノツチ部を処理する
装置に関する。

〔従来の技術〕

近年、ＣＡＤ技術の進歩により、半導体集積回路のマス
クパターンのレイアウト設計をコンピュータを用いた自
動レイアウトシステムで行うことが多くなってきている
。このようなシステムでは、論理回路図に基づいてコン
ピュータが最適のレイアウト設計を行うことができ、集
積度が年々高まる傾向にある半導体集積回路の設計には
、益々重要な技術となってきている。

このようにしてレイアウト設計されたマスクパターンに
対して、通常はデザインルールチェックが行われる。こ
のチエツクでは、１つのパターンと別なパターンとの配
置距離が、規定の距離以上を保っているか否かが判断さ
れる。規定の距離以内に複数の異なるパターンが配置さ
れていると、実際の半導体デバイスにおいて電流リーク
などの現象が生じ好ましくない。このデザインルールチ
ェックも、コンピュータを用いた図形演算によって行わ
れており、複数のパターンが規定の距離以内に近接して
配置されているのが発見されると、コンピュータはエラ
ーを発生してこれを設計者に知らしめている。ところが
、このようなコンピュータによるデザインルールチェッ
クでは、本来エラーではない場合に、疑似エラーが発生
されることがある。たとえば、コンタクトセルの図形パ
ターンと、これに接続すべき配線層の図形パターンは、
部分的に重なった位置に配置される。両図形パターンは
互いに形状が異なっているため、重なった部分の近傍に
、ノツチ部（くびれた凹状の部分）が生じることがある
。このノツチ部において、両図形パターンは規定の距離
以内に近接して配置されていると判断され、デザインル
ールチェックによりコンピュータはエラーを発生する。

本来、このコンタクトセルと配線層とは電気的に接続さ
れるため、両図形パターンが規定の距離以内に近接して
配置されていても、電流リークなどの問題は生じない。

ところが、通常のデザインルールチェックでは、各パタ
ーンについての電気的な接続関係までは考慮されないた
め、こうしたノツチ部については疑似エラーが発生して
しまう。

手作業でレイアウト設計を行っていた際には、このよう
なノツチ部が発生しないように考慮しながらレイアウト
設計を行っていたが、近年における自動レイアウトシス
テムでは、ノツチ部を発生させないような設計を行うの
は非常に困難である。

そこで従来は、デザインルールチェックによりノツチ部
に基づく疑似エラーが発生した場合、その都度、設計者
が手作業でこのノツチ部の処理を行っている。すなわち
、このノツチ部を埋め込むような図形パターンを追加し
、デザインルールチェックにより疑似エラーが生じない
ように手当てしている。

〔発明が解決しようとする課題〕

しかしながら、集積度の高いマスクパターンについて、
手作業でノツチ部の処理を行うには多大な労力と時間が
かかる。ノツチ部が単純な矩形状であれば、従来のデザ
インルールチェックシステムを用い、このノツチ部に対
応する矩形図形を発生させることは可能である。この矩
形図形でノツチ部を埋め込む処理を行えば、デザインル
ールチェックにおける疑似エラーに対処することができ
る。ところが、近年では、矩形の隅部を切り欠いた複雑
な図形パターンがコンタクトセルなどに用いられるよう
になってきている。したがって、従来のデザインルール
チェックシステムが有する図形演算機能では、埋め込み
処理のための図形を発生させることができない。

そこで本発明は、複雑な形状をした図形パターンを有す
る半導体集積回路のマスクパターンについて、デザイン
ルールチェック時のノツチ部の処理を容易に行うことの
できる半導体集積回路のマスクパターンデータ処理装置
を提供することを目的とする。

〔課題を解決するための手段〕

本発明は、多数の図形からなるマスクパターンデータに
ついて、デザインルール違反となるノツチ部を処理する
半導体集積回路のマスクパターンデータ処理装置におい
て、 切り欠き隅部をもった矩形状の第１の図形パターンと、
この第１の図形パターンに重なることによりノツチ部を
形成する第２の図形パターンと、を認識する処理対象認
識手段と、 第１の図形パターンに基づいて、隅部の切り欠きがない
正規の矩形パターンを生成する矩形化処理手段と、 正規の矩形パターンに対して、パターンの輪郭線を内側
に所定距ＭＬだけ移動することにより、縮小矩形パター
ンを生成するアンダーサイズ処理手段と、 縮小矩形パターンと第２の図形パターンとの間でデザイ
ンルールチェックを行い、両者間に存在するノツチ部に
相当するエラー図形パターンを生成するデザインルール
チェック手段と、エラー図形パターンに対して、パター
ンの輪郭線を外側に所定距離りだけ移動することにより
、第３の図形パターンを生成するオーバーサイズ処理手
段と、 第１の図形パターンおよび第２の図形パターンに、第３
の図形パターンを加えた新たなマスクパターンデータを
生成するマスクパターン更新手段と、 を設けたものである。

〔作　用〕

本発明による処理装置では、第１の図形パターンと第２
の図形パターンとの間に形成されるノツチ部を、覆い隠
すことのできる第３の図形パターンが自動生成される。

この第３の図形パターンは、矩形化処理、アンダーサイ
ズ処理、オーバーサイズ処理、といった基本的な図形の
論理演算によって生成することができる。この第３の図
形パターンを、第１および第２の図形パターンに加える
ことにより、デザインルールチェックでノツチ部が検出
されないようになる。こうして、複雑な形状をした図形
パターンを有する半導体集積回路のマスクパターンにつ
いて、デザインルールチェック時のノツチ部の処理を容
易に行うことができる。

〔実施例〕

以下本発明を図示する実施例に基づいて説明する。第１
図は本発明による半導体集積回路のマスクパターンデー
タ処理装置の基本構成を示すブロック図である。この装
置は、複数の図形からなるマスクパターンデータについ
て、デザインルール違反となるノツチ部を処理する機能
を有する。この装置は、実際にはコンピュータによって
構成されるが、ここでは、これを各機能ごとにブロック
に分けて示しである。すなわち、この装置は、処理対象
認識手段１０、矩形化処理手段２０、アンダーサイズ処
理手段３０、デザインルールチェック手段４０、オーバ
ーサイズ処理手段５０、マスクパターン更新手段６０、
の６つのブロックから構成されている。

以下、具体的な図形パターンについての処理を例にとっ
て、この装置の動作を説明する。いま、第２図に示すよ
うな第１の図形パターン１と、第２の図形パターン２と
が、デザインルールチェックにおいて疑似エラーを生じ
たものとする。ここで、第１の図形パターン１はコンタ
クトセルであり、第２の図形パターン２はこのコンタク
トセルに電気的に接触する配線層である。第１の図形パ
ターンは、隅部を切り欠いた矩形状をしており、第２の
図形パターンは、Ｌ字型に曲がった帯状をしている。こ
のような２つの図形パターンについてデザインルールチ
ェックを行うと、ノツチ部Ｎの存在により、図の距離り
がデザインルールの規定距離以下であった場合に、疑似
エラーが生じることになる。

処理対象認識手段１０は、このようなデザインルールチ
ェックの結果、ノツチ部に基づく疑似エラーを生じさせ
た２つのパターンを認識する機能を有する。デザインル
ールチェックシステムが発生したエラーのうち、どれが
ノツチ部に基づく疑似エラーであるかを認識させるため
の処理は比較的複雑になる。そこで、この実施例の装置
では、設計者の入力によりこの認識を行うようにしてい
る。すなわち、処理対象認識手段１０は、デザインルー
ルチェックシステムが発生したすべてのエラーをデイス
プレィに表示するなどして設計者に知らしめる。設計者
はこの中から本願装置にょる処理に適したノツチ部に基
づく疑似エラーを選択し、処理対象認識手段１０に対し
てこの選択結果を人力する。こうして処理対象認識手段
１０は、処理対象となる図形パターンを認識することが
できる。ここで説明する例では、第２図に示す第１の図
形パターン１と第２の図形パターン２とが、処理対象と
して認識されることになる。こうして、第１図に示すよ
うに、処理対象認識手段１０は、切り欠き部を有する第
１の図形パターンを、矩形化処理手段２０およびマスク
パターン更新手段６０に与え、第２の図形パターンをデ
ザインルールチェック手段４０およびマスクパターン更
新手段６０に与える。

続いて、矩形化処理手段２０では、第１の図形パターン
１に対して矩形化処理が行われ、隅部の切り欠きがない
正規の矩形パターンが生成される。

すなわち、第３図に示すように、第１の図形パターン１
に基づいて正規の矩形パターン３が生成される。この処
理は、第１の図形パターンの４辺を延長し、この延長線
の各交点を４頂点とする新たな矩形を生成する演算を行
えばよい。

次に、アンダーサイズ処理手段３０において、正規の矩
形パターン３に対して、パターンの輪郭線を内側に所定
距ＭＬだけ移動することにより、縮小矩形パターンを生
成するアンダーサイズ処理が行われる。すなわち、第３
図に示す正規の矩形パターン３の４辺をそれぞれ距ＭＬ
だけ内側に移動させると、第４図に示すような縮小矩形
パターン４が得られる。このアンダーサイズ処理は、従
来の一般的な半導体集積回路のマスクパターンデータ処
理装置に備わっている公知の処理である。

なお、所定距ｆｉＬは、第４図において、ａ≦Ｌ≦ｂな
る所定の値に設定する。

続いて、デザインルールチェック手段４０において、縮
小矩形パターン４と第２の図形パターン２との間で、デ
ザインルールチェックを行い、両者間に存在するノツチ
部に相当するエラー図形パターンを生成する。すなわち
、第５図に示すように、エラー図形パターン５（ハツチ
ングを施して示す）が生成される。このエラー図形パタ
ーン５は、縮小矩形パターン４と第２の図形パターン２
との間に存在するノツチ部に相当するパターンであり、
従来の一般的なデザインルールチェックシステムには、
このようなノツチ部に相当する図形をエラー図形として
発生する機能が備わっている。

したがって、デザインルールチェック手段４０は、従来
の一般的なシステムをそのまま利用すればよい。この例
の場合、長さ（Ｌ＋Ｄ）以下の距離にある２つの辺（そ
れぞれ別な図形パターンに所属するもの）については、
間隔に関するデザインルールチェックでルール違反と判
定し、違反対象となる辺に基づいてエラー図形を発生さ
せればよい。

続くオーバーサイズ処理手段５０では、エラー図形パタ
ーン５に対して、パターンの輪郭線を外側に所定距離り
だけ移動することにより、第３の図形パターンを生成す
るオーバーサイズ処理が行われる。すなわち、第６図に
示すように、第３の図形パターン６が生成される。この
オーバーサイズ処理も、従来の一般的な半導体集積回路
のマスクパターンデータ処理装置に備わっている公知の
処理である。ここで、所定距離りは、前述のアンダーサ
イズ処理で用いた所定距離りと等しくする。

最後に、マスクパターン更新手段６０において、第１の
図形パターン１および第２の図形パターン２に、第３の
図形パターン６を加えた新たなマスクパターンデータが
生成される。すなわち、第２図に示すようなマスクパタ
ーンデータが、第７図に示すようなマスクパターンデー
タに更新される。

第３の図形パターン６によって、ノツチ部Ｎの埋め込み
処理が行われたため、この新たなマスクパターンデータ
に対してデザインルールチェックを行うと、疑似エラー
は生じなくなる。また、実際の半導体集積回路では、第
１の図形パターン１、第２の図形パターン２、第３の図
形パターン３、について図形の論理和演算がなされて実
際のパターン層が形成されることになるので、第３の図
形パターン６を追加しても何ら支障は生じない。

以上、本発明を第２図に示す具体的な図形パターンを処
理対象として説明したが、本発明はこのようなパターン
だけに限定されず、他の種々のパターンに対しても適用
可能である。たとえば、上述の実施例では、第１の図形
パターンは直線によって隅部が切り欠かれたパターンで
あったが、曲線で隅部が切り欠かかれたパターンに対し
ても本発明は適用可能である。

〔発明の効果〕 以上のとおり本発明による半導体集積回路のマスクパタ
ーンデータ処理装置によれば、第１の図形パターンと第
２の図形パターンとの間に形成されるノツチ部を覆い隠
すことのできる第３の図形パターンを、図形演算によっ
て生成し、埋め込み処理を自動的に行うようにしたため
、複雑な形状をした図形パターンを有する半導体集積回
路のマスクパターンについて、デザインルールチェック
時のノツチ部の処理を容易に行うことができる。

るパターンの一例を示す図、第３図は第２図に示すパタ
ーンに対して矩形化処理を行った状態を示す図、第４図
は第３図に示すパターンに対してアンダーサイズ処理を
行った状態を示す図、第５図は第４図に示すパターンに
対してデザインルールチェックを行いエラー図形パター
ンを発生させた状態を示す図、第６図は第５図に示すエ
ラー図形パターンにオーバーサイズ処理を行った状態を
示す図、第７図は第２図に示すパターンに対して本願装
置による一連の処理を施して最終的に得られるパターン
を示す図である。

１・・・第１の図形パターン、２・・・第２の図形パタ
ーン、３・・・正規の矩形パターン、４・・・縮小矩形
パターン、５・・・エラー図形パターン、６・・・第３
の図形パターン。

【図面の簡単な説明】

第１図は本発明に係る半導体集積回路のマスクパターン
データ処理装置の基本構成を示すブロック図、第２図は
第１図に示す装置の処理対象とな特許出願人　大日本印
刷株式会社 出願人代理人　　弁理士　志　村　　浩第１図

Claims (1)

1. 【特許請求の範囲】 多数の図形からなるマスクパターンデータについて、デ
   ザインルール違反となるノッチ部を処理する装置であっ
   て、 切り欠き隅部をもった矩形状の第１の図形パターンと、
   この第１の図形パターンに重なることによりノッチ部を
   形成する第２の図形パターンと、を認識する処理対象認
   識手段と、 前記第１の図形パターンに基づいて、隅部の切り欠きが
   ない正規の矩形パターンを生成する矩形化処理手段と、 前記正規の矩形パターンに対して、パターンの輪郭線を
   内側に所定距離Ｌだけ移動することにより、縮小矩形パ
   ターンを生成するアンダーサイズ処理手段と、 前記縮小矩形パターンと前記第２の図形パターンとの間
   でデザインルールチェックを行い、両者間に存在するノ
   ッチ部に相当するエラー図形パターンを生成するデザイ
   ンルールチェック手段と、前記エラー図形パターンに対
   して、パターンの輪郭線を外側に所定距離Ｌだけ移動す
   ることにより、第３の図形パターンを生成するオーバー
   サイズ処理手段と、 前記第１の図形パターンおよび第２の図形パターンに、
   前記第３の図形パターンを加えた新たなマスクパターン
   データを生成するマスクパターン更新手段と、 を備えることを特徴とする半導体集積回路のマスクパタ
   ーンデータ処理装置。