JPH04107925A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04107925A JPH04107925A JP22712590A JP22712590A JPH04107925A JP H04107925 A JPH04107925 A JP H04107925A JP 22712590 A JP22712590 A JP 22712590A JP 22712590 A JP22712590 A JP 22712590A JP H04107925 A JPH04107925 A JP H04107925A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置、特にチップ内の金属配線とリードとの接続
部分の構造に関し、 信頼性が高く且つ製造工程における管理条件の緩和が可
能な半導体装置を提供することを目的とし、 ［１］ シリサイドからなるパッドを有し、該パッド表
面の一部分にはチップ内配線がコンタクトしており、該
チップ内配線は絶縁膜に覆われており、該パッド表面の
他の一部分には多層金属膜を介してバンプが形成されて
いるように構成する。
部分の構造に関し、 信頼性が高く且つ製造工程における管理条件の緩和が可
能な半導体装置を提供することを目的とし、 ［１］ シリサイドからなるパッドを有し、該パッド表
面の一部分にはチップ内配線がコンタクトしており、該
チップ内配線は絶縁膜に覆われており、該パッド表面の
他の一部分には多層金属膜を介してバンプが形成されて
いるように構成する。
［２］前記のシリサイドはタングステン・シリサイドで
あり、前記の多層金属膜は前記のパッド側がタングステ
ン、前記のバンプ側がパラジウムであるように構成する
。
あり、前記の多層金属膜は前記のパッド側がタングステ
ン、前記のバンプ側がパラジウムであるように構成する
。
本発明は、半導体装置、特にチップ内の金属配線とリー
ドとの接続部分の構造に関する。
ドとの接続部分の構造に関する。
従来の半導体装置ではチップとリードとの接続は通常、
チップ上に設けたポンディングパッドとリードとを金等
のワイヤで接続するワイヤボンディング方式が採用され
ており、そのホンディングパッドは、ウェーハプロセス
においてアルミニウム又はアルミニウム合金のチップ内
配線と同一材料でこれと同時に形成していた。チップ内
配線はその後保護絶縁膜（パッシベーション膜）を被着
して保護するか、ポンディングパッドに絶縁膜を被着す
るわけには行かないから、このアルミニウム又はアルミ
ニウム合金のポンディングパッドの表面は、第２図に示
すようにパッケージに封止されるまでの間は露出するこ
とになる。
チップ上に設けたポンディングパッドとリードとを金等
のワイヤで接続するワイヤボンディング方式が採用され
ており、そのホンディングパッドは、ウェーハプロセス
においてアルミニウム又はアルミニウム合金のチップ内
配線と同一材料でこれと同時に形成していた。チップ内
配線はその後保護絶縁膜（パッシベーション膜）を被着
して保護するか、ポンディングパッドに絶縁膜を被着す
るわけには行かないから、このアルミニウム又はアルミ
ニウム合金のポンディングパッドの表面は、第２図に示
すようにパッケージに封止されるまでの間は露出するこ
とになる。
第２図は従来の半導体装置のチップの一例を示す模式断
面図である。多層配線構造を有する集積回路の例である
。図中、１はシリコン基板であり、図示はないがその内
部に素子が形成されている。
面図である。多層配線構造を有する集積回路の例である
。図中、１はシリコン基板であり、図示はないがその内
部に素子が形成されている。
２は酸化膜（ＳｉＯ□）、２３はポリシリコンの電極、
２４はポリシリコンのパッド、２５はバリアメタル（Ｔ
ｉＷ等）であるっ２６は第一のチップ内配線、２８は第
二のチップ内配線であり、共にアルミニウム又はアルミ
ニウム合金（この例では前者がＡｌ−Ｃυ、後者がＡｌ
−３ｉ ）である。第二のチップ内配線２８の一部はパ
ッド２４表面を覆っており、ホンディングバット２８Ａ
となっている。２７は層間絶縁膜（ＰＳＧ等）であり、
２９は保護絶縁膜（Ｐ Ｓ Ｇ ＋Ｓ＋３Ｎ４等）であ
る。ポンディングパッド２８Ａ上では保護絶縁膜２９は
開孔している。
２４はポリシリコンのパッド、２５はバリアメタル（Ｔ
ｉＷ等）であるっ２６は第一のチップ内配線、２８は第
二のチップ内配線であり、共にアルミニウム又はアルミ
ニウム合金（この例では前者がＡｌ−Ｃυ、後者がＡｌ
−３ｉ ）である。第二のチップ内配線２８の一部はパ
ッド２４表面を覆っており、ホンディングバット２８Ａ
となっている。２７は層間絶縁膜（ＰＳＧ等）であり、
２９は保護絶縁膜（Ｐ Ｓ Ｇ ＋Ｓ＋３Ｎ４等）であ
る。ポンディングパッド２８Ａ上では保護絶縁膜２９は
開孔している。
上記のワイヤボンディング方式の他に、ＴＡＢ（ｔａｐ
ｅ ａｕｔｏｍａｔｅｄ ｂｏｎｄｉｎｇ ）方式のよ
うにバンプで接続する方法があるが、この場合には上記
のポンディングパッド２８Ａ上に多層金属膜を介してバ
ンプを形成していた。
ｅ ａｕｔｏｍａｔｅｄ ｂｏｎｄｉｎｇ ）方式のよ
うにバンプで接続する方法があるが、この場合には上記
のポンディングパッド２８Ａ上に多層金属膜を介してバ
ンプを形成していた。
ところがこのような半導体装置は、その製造過程におい
てアルミニウム又はアルミニウム合金のパッドが露出し
ている時期に大気や洗浄用の純水等に曝されて吸湿等を
生じ、これがコンタクト不良や断線、或いはデバイス特
性の変動等を引き起こす事があるという問題があった。
てアルミニウム又はアルミニウム合金のパッドが露出し
ている時期に大気や洗浄用の純水等に曝されて吸湿等を
生じ、これがコンタクト不良や断線、或いはデバイス特
性の変動等を引き起こす事があるという問題があった。
又、これらを防止するためには製造条件や保管条件を厳
しく管理せざるを得なかった。
しく管理せざるを得なかった。
本発明は、このような問題を解決して、信頼性が高く且
つ製造工程における管理条件の緩和が可能な半導体装置
を提供することを目的とする。
つ製造工程における管理条件の緩和が可能な半導体装置
を提供することを目的とする。
この目的は、本発明によれば、［１］シリサイドからな
るパッドを有し、該パッド表面の一部分にはチップ内配
線がコンタクトしており、該チップ内配線は絶縁膜に覆
われており、該パッド表面の他の一部分には多層金属膜
を介してバンプが形成されていることを特徴とする半導
体装置とすることで、［２］前記のシリサイドはタング
ステン・シリサイドであり、前記の多層金属膜は前記の
パッド側がタングステン、前記のバンプ側がパラジウム
であるように構成することで、達成される。
るパッドを有し、該パッド表面の一部分にはチップ内配
線がコンタクトしており、該チップ内配線は絶縁膜に覆
われており、該パッド表面の他の一部分には多層金属膜
を介してバンプが形成されていることを特徴とする半導
体装置とすることで、［２］前記のシリサイドはタング
ステン・シリサイドであり、前記の多層金属膜は前記の
パッド側がタングステン、前記のバンプ側がパラジウム
であるように構成することで、達成される。
シリサイドはアルミニウムやアルミニウム合金より比抵
抗がやや高いものの、耐酸化性、耐湿性、耐水性等が逼
かに優れている。従ってボンディング用のパッドをシリ
サイドで形成しておけば、製造過程においてその表面が
露出している時期に大気や洗浄用の純水等に曝されても
殆ど問題を生じない。但しワイヤボンディング性に問題
があるため、バンプによるボンディングとする。シリサ
イドとしては５ｉ０２との密着性の良いタングステン・
シリサイド（ＷＳｉｚ ）を採用し、多層金属膜として
はパッド側（コンタクトメタル）をＷＳｉｒとの密着性
が良く接触抵抗の低いタングステン（Ｗ）とし、金（Ａ
ｕ ）のバンプ側（バリアメタル）を金との密着性の良
いパラジウム（Ｐｄ）とすることにより、信頼性の高い
バンプが得られる。
抗がやや高いものの、耐酸化性、耐湿性、耐水性等が逼
かに優れている。従ってボンディング用のパッドをシリ
サイドで形成しておけば、製造過程においてその表面が
露出している時期に大気や洗浄用の純水等に曝されても
殆ど問題を生じない。但しワイヤボンディング性に問題
があるため、バンプによるボンディングとする。シリサ
イドとしては５ｉ０２との密着性の良いタングステン・
シリサイド（ＷＳｉｚ ）を採用し、多層金属膜として
はパッド側（コンタクトメタル）をＷＳｉｒとの密着性
が良く接触抵抗の低いタングステン（Ｗ）とし、金（Ａ
ｕ ）のバンプ側（バリアメタル）を金との密着性の良
いパラジウム（Ｐｄ）とすることにより、信頼性の高い
バンプが得られる。
尚、チップ内配線そのものは従来通りアルミニウムやア
ルミニウム合金であるが、シリサイドのパッドのバンプ
形成部以外の部分にコンタクトさせ、層間絶縁膜や保護
絶縁膜で被覆するから露出部分はなくなり、且つボンデ
ィングには直接関与しない。
ルミニウム合金であるが、シリサイドのパッドのバンプ
形成部以外の部分にコンタクトさせ、層間絶縁膜や保護
絶縁膜で被覆するから露出部分はなくなり、且つボンデ
ィングには直接関与しない。
本発明に基づく半導体装置の一実施例を第１図を参照し
ながら説明する。
ながら説明する。
第１図は本発明の実施例の半導体装置のチップを示す模
式断面図である。多層配線構造を有する集積回路に適用
した例である。図中、■はシリコン基板であり、図示は
ないがその内部に素子か形成されている。２は酸化膜（
５ｉＯｚ ）、３はポリシリコンの電極（但し上面はシ
リサイド（ＷＳＬ ）化している）、４はタングステン
・シリサイド（ＷＳｉｚ ）のパッド、５はバリアメタ
ル（ＴｉＷ ）である。
式断面図である。多層配線構造を有する集積回路に適用
した例である。図中、■はシリコン基板であり、図示は
ないがその内部に素子か形成されている。２は酸化膜（
５ｉＯｚ ）、３はポリシリコンの電極（但し上面はシ
リサイド（ＷＳＬ ）化している）、４はタングステン
・シリサイド（ＷＳｉｚ ）のパッド、５はバリアメタ
ル（ＴｉＷ ）である。
６は第一のチップ内配線、８は第二のチップ内配線であ
り、共にアルミニウム又はアルミニウム合金（この例で
は前者がＡｌ−Ｃｕ 、後者がＡｌ−３ｉ ）である。
り、共にアルミニウム又はアルミニウム合金（この例で
は前者がＡｌ−Ｃｕ 、後者がＡｌ−３ｉ ）である。
７は層間絶縁膜（Ｐ Ｓ Ｇ）であり、９は保護絶縁膜
（Ｐ Ｓ Ｇ ＋ Ｓｉｓ’ｆｈ ）である。１０は多
層金属膜（Ｐｄ＋Ｗ ） 、１］はバンプ（Ａｕ ）で
あり、このバンプ１］の上面は保護絶縁膜９より突出し
ている。
（Ｐ Ｓ Ｇ ＋ Ｓｉｓ’ｆｈ ）である。１０は多
層金属膜（Ｐｄ＋Ｗ ） 、１］はバンプ（Ａｕ ）で
あり、このバンプ１］の上面は保護絶縁膜９より突出し
ている。
第二のチップ内配線８はパッド４表面の一部分でコンタ
クトしているが、周囲を層間絶縁膜７と保護絶縁膜９で
覆われており、露出箇所はない。
クトしているが、周囲を層間絶縁膜７と保護絶縁膜９で
覆われており、露出箇所はない。
一方、パッド４表面の前記第二のチップ内配線８とのコ
ンタクト部分を含まない部分て保護絶縁膜９が開孔して
おり、ここには多層金属膜ＩＯを介してバンプ１］が形
成されている。従って、バット４表面も露出箇所はない
。
ンタクト部分を含まない部分て保護絶縁膜９が開孔して
おり、ここには多層金属膜ＩＯを介してバンプ１］が形
成されている。従って、バット４表面も露出箇所はない
。
このような構造のチップを本発明者は次のようにして作
成した。先ずシリコン基板ｌ （ウェーハ）表面の酸化
膜２にコンタクトホールを設けた後、この上にポリシリ
コンをＣＶＤ法で成長させ（厚さ約０．１μｍ）、これ
をパターニングする。次に全面にタングステンをスパッ
タリング法で被着した後、加熱するとポリシリコン上の
タングステンはポリシリコンと化合してタングステン・
シリサイド（ＷＳＬ ）となる。その後タングステンを
ウェットエツチング法で除去すると、所望のパッド４が
得られる。この際、電極３の上部もタングステン・シリ
サイド化する。次にＴｉＷをスパッタリング法で被着（
厚さ約０．３μｍした後、更にＡ１Ｃｕをスパッタリン
グ法で被着（厚さ約１．０μＩ＋１）シ、これらをパタ
ーニングしてバリアメタル５と第一のチップ内配線６を
形成する。次にＰＳＧをＣＶＤ法で成長（厚さ約１．０
μｍ）させて層間絶縁膜７を形成し、これに接続孔を設
けた後、酎−３ｉをスパッタリング法で被着しく厚さ約
１．０μｍ）、これをパターニングして第二のチップ内
配線８を形成する。更にＰＳＧ （厚さ約１．０μｍ）
と５ｉ３Ｎ４（厚さ約０．３μｍ）をＣＶＤ法で成長し
て保護絶縁膜９を形成する。この保護絶縁膜９のバンプ
形成個所を開孔した後、この開孔部のパッド４上に先ず
タングステンをＣＶＤ法で選択的に成長させ（厚さ約０
．１μｍ）、次にパラジウムをスパッタリング法で被着
（厚さ約０．３μｍ）シて多層金属膜１０を形成する。
成した。先ずシリコン基板ｌ （ウェーハ）表面の酸化
膜２にコンタクトホールを設けた後、この上にポリシリ
コンをＣＶＤ法で成長させ（厚さ約０．１μｍ）、これ
をパターニングする。次に全面にタングステンをスパッ
タリング法で被着した後、加熱するとポリシリコン上の
タングステンはポリシリコンと化合してタングステン・
シリサイド（ＷＳＬ ）となる。その後タングステンを
ウェットエツチング法で除去すると、所望のパッド４が
得られる。この際、電極３の上部もタングステン・シリ
サイド化する。次にＴｉＷをスパッタリング法で被着（
厚さ約０．３μｍした後、更にＡ１Ｃｕをスパッタリン
グ法で被着（厚さ約１．０μＩ＋１）シ、これらをパタ
ーニングしてバリアメタル５と第一のチップ内配線６を
形成する。次にＰＳＧをＣＶＤ法で成長（厚さ約１．０
μｍ）させて層間絶縁膜７を形成し、これに接続孔を設
けた後、酎−３ｉをスパッタリング法で被着しく厚さ約
１．０μｍ）、これをパターニングして第二のチップ内
配線８を形成する。更にＰＳＧ （厚さ約１．０μｍ）
と５ｉ３Ｎ４（厚さ約０．３μｍ）をＣＶＤ法で成長し
て保護絶縁膜９を形成する。この保護絶縁膜９のバンプ
形成個所を開孔した後、この開孔部のパッド４上に先ず
タングステンをＣＶＤ法で選択的に成長させ（厚さ約０
．１μｍ）、次にパラジウムをスパッタリング法で被着
（厚さ約０．３μｍ）シて多層金属膜１０を形成する。
更にこれを電極としてこの上に金をメツキし、高さ約３
０μｍのバンプ１］を形成する。
０μｍのバンプ１］を形成する。
以上の製造工程ではバンプ４が露出している期間であっ
ても特に保管方法や保管時間を厳しく制限する必要はな
くなり、又、デバイス特性の変化を見込んでプロセスマ
ージンを狭くする必要もなくなった。
ても特に保管方法や保管時間を厳しく制限する必要はな
くなり、又、デバイス特性の変化を見込んでプロセスマ
ージンを狭くする必要もなくなった。
本発明は以上の実施例に限定されることなく、更に種々
変形して実施出来る。例えば第一のチップ内配線６とパ
ッド４とのコンタクトの場合でも本発明は有効である。
変形して実施出来る。例えば第一のチップ内配線６とパ
ッド４とのコンタクトの場合でも本発明は有効である。
以上説明したように、本発明によれば、信頼性が高く且
つ製造工程における管理条件の緩和が可能な半導体装置
を提供することが出来る。
つ製造工程における管理条件の緩和が可能な半導体装置
を提供することが出来る。
第１図は本発明の実施例の半導体装置のチップを示す模
式断面図、 第２図は従来の半導体装置のチップの一例を示す模式断
面図、である。 図中、■はシリコン基板、 ２は酸化膜、 ４はパッド、 ６，２６は第一のチップ内配線、 ７．２７は層間絶縁膜、 ８．２８は第二のチップ内配線、 １］はバンプ、 ２８Ａはポンディングパッド、である。 １：シリコン楚販 ２：緻化謄ｆ、ｆｅ月／
）史内材脅）ｈつｌ）才Ｉ々１りつう改ブ乞示すそ（六
メケ４自Ｅ］薯 １ 記
式断面図、 第２図は従来の半導体装置のチップの一例を示す模式断
面図、である。 図中、■はシリコン基板、 ２は酸化膜、 ４はパッド、 ６，２６は第一のチップ内配線、 ７．２７は層間絶縁膜、 ８．２８は第二のチップ内配線、 １］はバンプ、 ２８Ａはポンディングパッド、である。 １：シリコン楚販 ２：緻化謄ｆ、ｆｅ月／
）史内材脅）ｈつｌ）才Ｉ々１りつう改ブ乞示すそ（六
メケ４自Ｅ］薯 １ 記
Claims (1)
- 【特許請求の範囲】 ［１］シリサイドからなるパッドを有し、 該パッド表面の一部分にはチップ内配線がコンタクトし
ており、 該チップ内配線は絶縁膜に覆われており、 該パッド表面の他の一部分には多層金属膜を介してバン
プが形成されていることを特徴とする半導体装置。 ［２］前記のシリサイドはタングステン・シリサイドで
あり、 前記の多層金属膜は前記のパッド側がタングステン、前
記のバンプ側がパラジウムであることを特徴とする請求
項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227125A JP2987905B2 (ja) | 1990-08-29 | 1990-08-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2227125A JP2987905B2 (ja) | 1990-08-29 | 1990-08-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04107925A true JPH04107925A (ja) | 1992-04-09 |
| JP2987905B2 JP2987905B2 (ja) | 1999-12-06 |
Family
ID=16855874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2227125A Expired - Fee Related JP2987905B2 (ja) | 1990-08-29 | 1990-08-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2987905B2 (ja) |
-
1990
- 1990-08-29 JP JP2227125A patent/JP2987905B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2987905B2 (ja) | 1999-12-06 |
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