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JPH0410785B2 - - Google Patents

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Publication number
JPH0410785B2
JPH0410785B2 JP57128877A JP12887782A JPH0410785B2 JP H0410785 B2 JPH0410785 B2 JP H0410785B2 JP 57128877 A JP57128877 A JP 57128877A JP 12887782 A JP12887782 A JP 12887782A JP H0410785 B2 JPH0410785 B2 JP H0410785B2
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JP
Japan
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light receiving
substrate
receiving section
control gate
voltage
Prior art date
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Application number
JP57128877A
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English (en)
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JPS5919480A (ja
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Publication date
Application filed filed Critical
Priority to JP57128877A priority Critical patent/JPS5919480A/ja
Priority to DE19833326924 priority patent/DE3326924A1/de
Publication of JPS5919480A publication Critical patent/JPS5919480A/ja
Priority to US06/879,507 priority patent/US4717945A/en
Publication of JPH0410785B2 publication Critical patent/JPH0410785B2/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/15—Charge-coupled device [CCD] image sensors
    • H10F39/158—Charge-coupled device [CCD] image sensors having arrangements for blooming suppression
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/10—Integrated devices
    • H10F39/12—Image sensors
    • H10F39/15—Charge-coupled device [CCD] image sensors
    • H10F39/153—Two-dimensional or three-dimensional array CCD image sensors

Landscapes

  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Description

【発明の詳細な説明】 この発明は、自己走査機能及び光電変換作用を
有する電荷結合素子（Charge Coupled Device、
以下CCDという。）を撮像素子として用いたシヤ
ツター機能を備えた固体撮像装置に関する。
一般に、CCDは光を信号電荷に変換して、電
荷蓄積と転送ができるので自己走査形撮像素子と
して用いられている。そして、CCDを撮像素子
として用いる場合に、CCD撮像素子自体にシヤ
ツター機能をもたせる方法については、光電変換
作用を行う受光部の電荷蓄積期間を外部から制御
する方法などが提案されている。この方法は、受
光部に隣接して電荷転送部とオーバーフロードレ
イン部を、それぞれゲート電極を介して設け、シ
ヤツター開期間に相当する期間に蓄積した電荷は
転送部へ、それ以外の期間に発生した電荷はオー
バーフロードレイン部へ、それぞれ掃き出すこと
によつてシヤツター作用を行わせるものである。
オーバーフロードレイン（以下OFDという。）領
域は、デバイス構造上、受光部の横に隣接して平
面的に設ける横型構成のものと、基板の深さ方向
に設ける縦型構成のものとがある。縦型OFD方
式は蓄積電荷を基板側に掃き出すもので、横型に
比べると感度や高密度化の点で勝れている。
しかしながら、縦型OFD方式のCCD撮像装置
にシヤツター機能をもたせる場合には、次に述べ
るような問題点が生ずる。
まず縦型OFD方式のCCD撮像装置の構成を第
１図に基づいて説明する。図において、１は共通
のｎ形半導体基板であり、２はこのｎ形基板１に
ボロンなどのイオン打込みで形成したｐ形ウエル
で、このｐ形ウエル２の基板方向の深さは、一部
分が浅く形成されている。このｐ形ウエル２の表
面には、深さの浅い部分に受光部３が、深い部分
にCCD垂直転送部４および転送ゲート５が平面
的に配列されている。受光部３は、深さの浅いｐ
形ウエル２の表面部分に形成したn+領域６との
ｐ形ウエル２との接合によつて形成したフオトダ
イオードで構成している。また、転送部４は受光
部３と対向する垂直ライン方向（図においては、
紙面に対し垂直方向）のｐ形ウエル２の領域に、
所定の厚さの絶縁物７を介して複数のシフト電極
８を被着して構成している。受光部３に蓄積した
電荷を転送部４に転送するための制御ゲートすな
わち転送ゲート５は、受光部３と転送部４との間
のｐ形ウエル領域に、同じく絶縁物７を介して転
送ゲート電極９を被着して構成している。なお、
１０は蓄積電荷が受光部３と転送部４間でリーク
するのを防止するために設けたチヤンネルストツ
パーで、通常はp+拡散領域で形成される。また、
１１は受光部３以外の全表面に被覆した遮光層で
ある。
次にこのような構成の撮像装置の動作について
述べる。まず、ｐ形ウエル２とｎ形基板１との間
に、第１図に示すように、逆バイアス電圧Vsが
印加されて、ｐ形ウエル２のキヤリアが空乏化し
ている場合の動作状態を考察する。この場合、受
光部３から基板の深さ方向の電子ポテンシヤルφ
の分布は、第２図の曲線ａのようになつている。
この状態において、光１２が受光部３に入射する
と、光量に応じた電子−ホール対が生成するが、
電子は電場勾配によつてn+領域６に蓄積し、一
方、ホールはｐ形ウエル２を通つて接地に流れ出
す。この際、n+領域６の電位は電子が蓄積され
るにしたがつて低下し、最終的には、そのポテン
シヤルは第２図の曲線ｂに示すような分布にな
り、同時にｐ形ウエル領域の電位も小さくなる。
そして、n+領域６とｐ形ウエル２との電位差が、
両者の拡散電位φbにほぼ等しくなつたとき、n+
領域６とｐ形ウエル２間は順バイアスとなるた
め、n+領域に蓄積された電荷はｎ形基板１に流
れ出す。すなわち、ｎ形基板１が電荷のオーバー
フロードレインとなる。その際、蓄積電荷が転送
部４へ流れ込まないように、例えば、転送部４直
下のｐ形ウエル領域のアクセブター濃度を、受光
部３のそれよりも高くするなどのデバイス構造に
する必要がある。
このような動作を行うCCD撮像装置において、
シヤツター作用を行わせるには、まず、複数のシ
フト電極８に、第３図Ａに示すような、２つのク
ロツクパルスφ1及びφ2を交互に印加する。一方
転送ゲート電極９には、一定時間（例えば、１フ
イールド走査期間T1）おきに、第３図Ｂに示す
ような、パルス幅T2をもつ所定のパルス電圧Vt
を印加する。パルス幅T2は受光部３の信号電荷
を転送ゲート５を開いて転送部４へ転送する期間
である。また、ｎ形基板１には一定時間（例えば
１フイールド走査期間T1）おきに、VS1を基準と
して更に高い電圧VS2を印加する。電圧VS2が印
加されている期間T3では、第２図の曲線ｃに示
すようなポテンシヤル分布となり、n+拡散領域
６とｐ形ウエル２間の電位障壁は、拡散電位より
小さくなる。このため、蓄積電荷の一部はｎ形基
板１に流れ出す。基準電圧VS1を印加している期
間T6では、信号電荷は蓄積される。したがつて、
第３図Ｃに示すような、ｎ形基板１へ印加する基
準電圧VS1とこれより高い電圧VS2の各印加期間
T4，T3の比を外部から変えてやると、受光部３
の電荷蓄積期間T4すなわちシヤツター開の時間
を、１フイールド走査期間T1以下の任意の時間
に設定することができる。なお、シヤツター開の
期間T4に蓄積された電荷は、転送ゲート開期間
T2中に転送部４へ転送され、クロツクパルスφ1，
φ2によつて水平転送部（図示せず）に向けて転
送される。
ところが、このような縦型OFD方式のCCD撮
像装置においては、n+領域６からの信号電荷の
掃き出しは、n+領域６とｐ形ウエル２間の電位
障壁を介して行うため、ｎ形基板１に十分に高い
逆バイアス電圧を印加しても、かなりの信号電荷
の取り残しは避けられない。そして、信号電荷の
取り残し量が多ければ、それだけ感度は低下し、
また、取り残し量が各絵素毎に異なると、感度の
ばらつきになつて現われるという問題点があつ
た。
本願発明は、かかる問題点を解決すべくなされ
たもので、縦型OFD方式のCCD固体撮像装置に
おいて、受光部の接合における電位障壁をより低
くするために、ｐ形ウエルの代りに低不純物濃度
のp-形高抵抗エピタキシヤル成長層（以下p-層
という。）を形成し、更に電位障壁を外部から制
御するための制御ゲートを、受光部に隣接して
p-層に形成し、受光部の信号電荷を、所望の期
間中効率よく、且つ取り残すことなく基板へ掃き
出すことができるようにした、シヤツター機能を
もたせた固体撮像装置を提供することを目的とす
るものである。
以下実施例に基づき本願発明を詳細に説明す
る。第４図乃至第６図は、本願発明に係る固体撮
像装置の一実施例を示すもので、第４図は、受光
部及び垂直転送部の要部を模式的に示した平面図
であり、第５図及び第６図は、それぞれ第４図の
−線及び−線に沿つた断面図である。第
４〜第６図において、２１は共通の半導体基板、
例えばn+形のシリコン単結晶基板で、２２は該
基板２１の主面上に成長させた、不純物濃度が
1012〜1014atom・cm-3のエピタキシヤルシリコン
p-層である。このp-層２２上には、互いに所定
の間隔をおいて、マトリツクス状に配列された各
１絵素として構成される複数の受光部２３と、各
垂直ライン上に配列された受光部２３に沿つて配
置された受光部２３の蓄積電荷を垂直方向に転送
するためのCCD転送部２５と、各受光素子２３
の片側に配置され、受光素子２３の蓄積電荷を転
送部２５へ転送するための転送ゲート２４とが形
成されている。受光部２３は、真性抵抗率に近い
エピタキシヤルシリコンp-層２２の所定領域に、
ｎ形を呈するリン又はヒ素元素を拡散して形成し
たn+領域２６と、p-層２２とで構成されている。
転送ゲート２４は、受光部２３のn+領域２６に
隣接してp-層２２に形成されたｐ形ウエル２７
上に、所定の厚さのSiO2等の絶縁物２８を介し
て、各絵素毎にゲート電極２９を被着して形成さ
れている。転送ゲート電極２９は、例えば多結晶
シリコン又はタングステン、モリブデンなどの高
融点金属膜で形成される。垂直転送部２５は、ｐ
形ウエル２７の対応する領域上に所要の厚さの絶
縁物２８を介して、垂直ライン方向に沿つて複数
のシフト電極３０を被着して形成され、そねぞれ
垂直方向に配列されている各受光部２３に対向し
て設けられている。なお、図示していないが、シ
フト電極３０は例えば一つ置き毎に共通接続し、
それぞれにクロツクパルスφ1，φ2を与えるよう
に構成されている。更に本願発明においては、各
絵素を構成する各受光部２３の周辺に、コ字状に
受光部２３を取り囲むようにして、p-層２２の
電位すなわち受光部の電位障壁を制御するための
制御ゲート３１が、例えばp+拡散領域で形成さ
れている。３２は制御ゲート３１に設けた電極
で、アルミニウムを被着して形成される。制御ゲ
ート３１はp-層２２の電位制御の他に、絵素間
の蓄積電荷のリークを防止するチヤネルストツパ
ーの役割も兼ねている。３３は受光部２３以外に
光が入射するのを防止するための光遮蔽膜で、例
えばアルミニウムで形成される。
次に、このように構成された本願発明に係る固
体撮像装置の動作を説明する。
まず、CCD垂直転送部２５を２相クロツクで
駆動させるために、シフト電極３０に、一つ置き
に第７図Ａに示す如きクロツクパルスφ1，φ2を
印加し、また、転送ゲート電極２９には、第７図
Ｂに示すような、所定の期間毎、例えば１フイー
ルド期間T1毎に、所定のパルス電圧Vtを印加す
る。一方、n+基板２１と制御ゲート３１には、
それぞれ第７図Ｃ及びＤに示す如きパルス電圧
VS及びVCGを、転送ゲートパルス電圧Vtと同期し
て与える。第７図Ｃ及びＤに示した期間T3は、
受光部２３に信号電荷が蓄積されない期間、すな
わち、受光部２３の信号電荷が基板２１に掃き出
されているシヤツタ閉に相当する期間であり、そ
の期間中は、n+基板２１および制御ゲート３１
には、それぞれ基準電圧VS1、VCG1より高い所定
の電圧VS2、VCG2が印加される。また、期間T4は
シヤツタ開に相当する電荷蓄積期間で、その期間
中は、n+基板２１及び制御ゲート３１には基準
電圧VS1、VCG1が印加される。n+基板２１及び制
御ゲート３１に印加する具体的な電圧は、例え
ば、VS1を＋15VとすればVS2は＋30V、また、
VCG1を−5VとすればVCG2は−2V程度である。
かかる電圧印加状態で、受光部２３に光が照射
された場合の信号電荷の挙動を、第８図に示し
た、基板の深さ方向の電子ポテンシヤル分布図を
用いて説明する。第８図の曲線ａ及びｂは、n+
基板２１に基準電圧VS1を、制御ゲート３１に同
じく基準電圧VCG1を同時に印加した際における、
蓄積電荷なしの場合と、蓄積電荷ありの場合のそ
れぞれのポテンシヤル分布図である。制御ゲート
３１には負バイアス電圧（例えば−5V）が印加
されるために、p-層２２の電位も静電誘導作用
で下がり、n+領域２６との間の電位障壁は無バ
イアスの場合に比べて大きくなる。一方、n+基
板２１に正のバイアス電圧VS1を印加すれば、逆
に電位障壁は幾分低減される。したがつて、各基
準電圧VS1及びVCG1を適宜選択することによつて、
曲線ｂのように、電位障壁の高さを過剰電荷のみ
を基板に掃き出すように適当な値に設定すること
ができる。第７図Ｃ，Ｄに示した電荷蓄積期間
T4に印加する基準電圧VS1、VCG1の値は、この条
件を満足するように設定される。これに対し、
n+領域２６に蓄積した信号電荷を基板側に掃き
出すには、制御ゲート３１に印加する電圧は−
2Vまたは順バイアスにし、更にn+基板２１に印
加する逆バイアス電圧をVS2まで大きくする。こ
の時のポテンシヤル分布は、第８図の曲線ｃのよ
うになり、n+領域２６とp-層２２間の電位障壁
は、n+基板２１に逆バイアス電圧VS2を加えただ
けの場合（第８図の曲線ｄ）よりも更に小さくな
る。したがつて、n+領域２６に蓄積された信号
電荷は全て基板側に掃き出すことができる。第７
図Ｃ及びＤに示した期間T3では、このような電
圧印加状態になつていて、電荷の蓄積は停止され
ており、シヤツター閉に対応する状態になつてい
る。
このように制御ゲート３１及び基板２１に印加
する電圧を、基準電圧VCG1及びVS1又はこれより
高い電圧VCG2及びVS2にすることにより、受光部
の信号電荷を蓄積したり完全に掃き出したりする
ことができるので、各電圧の各印加時間を適宜変
えることにより、電荷蓄積期間すなわちシヤツタ
ー開の期間を、所定の期間例えば１フイールド走
査期間T1以下の任意の時間に設定することがで
き、シヤツター機能をもたせることができる。
なお、上記実施例では、n+基板２１にパルス
状の逆バイアス電圧を印加する例を示したが、
n+基板２１には電圧VS1の直流バイアス電圧を常
時印加するように構成しても、シヤツター機能を
もたせることができる。但し、この場合は、受光
部の電位障壁を制御ゲート３１のバイアス電圧
VCGのみで押し下げなければならないから、期間
T3中のバイアス電圧VCG2の値は、基板２１へ電
圧VS2を合わせて印加する場合より高く設定しな
ければならない。例えば、n+基板に常時印加す
る直流バイアス電圧VS1を基準電圧の＋15Vとし
た場合、シヤツター閉の期間T3中の制御ゲート
のバイアス電圧VCG2の値は0.5V程度に、n+基板
印加電圧も変える場合よりも高くすることによ
り、制御ゲート印加電圧の制御のみでシヤツター
機能をもたせることができる。
また、上記実施例では、受光部からの信号電荷
の転送ゲート及びCCD垂直転送部は、表面チヤ
ネル構造のものを示したが、本願発明はこれに限
られるものではなく、例えば、バルクチヤネル構
造のものにも適用できる。更に、上記実施例では
転送ゲート電極とシフト電極を別個に設けたもの
を示したが、これらの電極は共通にして、CCD
垂直転送部へ印加するクロツクパルス波形を変化
させることによつて、両者の機能をもたせること
もできる。
以上実施例に基づき詳細に説明したように、本
願発明は、縦型OFD方式のCCD固体撮像装置に
おいて、受光部を、n+基板の主表面に成長させ
たp-層と該p-層に形成したn+拡散領域とで構成
し、且つ受光部に隣接して、n+拡散領域とp-層
間の電位障壁を制御するための制御ゲートを設
け、制御ゲートに印加する電圧、又はこの電圧と
n+基板に印加する電圧とを制御することによつ
て、受光部の信号電荷の蓄積又は掃き出し動作を
させるように構成したので、信号電荷蓄積前の電
荷掃き出し時（シヤツター閉の状態）すなわちリ
セツトの際に、受光部の電位障壁を十分に小さく
でき、受光部の電荷を取り残すことなく全てオー
バーフロードレインに流し出すことができる。そ
の結果、信号に対する暗電流成分比（Ｓ／Ｎ）が
増大し、分光感度及びダイナミツクレンジを従来
のOFD方式のものに比べ10〜20％向上させるこ
とができる。
また、受光部は真性領域に近いエピタキシヤル
シリコンp-層上に形成されているため、受光部
を構成するフオトダイオードの接合容量が小さく
なり、光応答速度が増大する。
更に、受光部の電位障壁の高さを、基板に加え
るバイアス電圧で制御すると共に、制御ゲートに
印加する電圧による静電誘導で制御する場合に
は、従来の如く基板に加える逆バイアス電圧の制
御のみで受光部の電荷の掃き出しを行う場合と比
べて、基板に印加する逆バイアス電圧、すなわち
電源電圧を低くすることができるなどの効果も得
られる。
【図面の簡単な説明】
第１図は、従来の縦型OFD方式のCCD撮像装
置の一例を示す概略断面図、第２図は、第１図に
示した装置の基板の深さ方向の電子ポテンシヤル
分布を示す図、第３図は、第１図に示した装置に
印加する電圧波形を示す図、第４図は、本願発明
に係る固体撮像装置の要部を模式的に示した平面
図、第５図及び第６図は、それぞれ第４図の−
線及び−線に沿つた断面図、第７図は、第
４図乃至第６図に示した装置に印加する電圧波形
を示す図、第８図は、同じく第４図乃至第６図に
示した本願発明に係る装置の基板の深さ方向の電
子ポテンシヤル分布を示す図である。 図において、１はｎ基板、２はｐ形ウエル、３
は受光部、４はCCD垂直転送部、５は転送ゲー
ト、６はn+領域、７は絶縁物、８はシフト電極、
９は転送ゲート電極、１０はチヤネルストツパ
ー、１１は遮光層、２１はn+基板、２２はp-層、
２３は受光部、２４は転送ゲート、２５はCCD
垂直転送部、２６はn+領域、２７はｐ形ウエル、
２８は絶縁物、２９は転送ゲート電極、３０はシ
フト電極、３１は制御ゲート、３２は制御ゲート
電極、３３は光遮光膜を示す。

Claims (1)

    【特許請求の範囲】
  1. １ 縦型オーバーフロードレイン方式の電荷結合
    素子を用いた固体撮像装置において、n+拡散領
    域からなる受光部を、共通のn+基板の主表面に
    成長させた低不純物濃度のｐ形エピタキシヤル成
    長層上に構成し、前記受光部に隣接して、n+拡
    散領域とｐ形エピタキシヤル成長層との間の電位
    障壁を制御するための制御ゲートを設け、受光部
    の信号電荷の蓄積期間には、制御ゲート、及び
    n+基板とｐ形エピタキシヤル成長層間にそれぞ
    れ基準電圧を印加し、受光部の信号電荷の掃き出
    し期間には、制御ゲート、及びn+基板とｐ形エ
    ピタキシヤル成長層間に、又は制御ゲートのみに
    前記基準電圧より高い電圧を印加することによつ
    て、受光部の信号電荷の蓄積又は掃き出し動作を
    させる如く構成したことを特徴とする固体撮像装
    置。
JP57128877A 1982-07-26 1982-07-26 固体撮像装置 Granted JPS5919480A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP57128877A JPS5919480A (ja) 1982-07-26 1982-07-26 固体撮像装置
DE19833326924 DE3326924A1 (de) 1982-07-26 1983-07-26 Festkoerper-ccd-bildsensor
US06/879,507 US4717945A (en) 1982-07-26 1986-06-27 Solid state image pick-up device with a shutter function

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57128877A JPS5919480A (ja) 1982-07-26 1982-07-26 固体撮像装置

Publications (2)

Publication Number Publication Date
JPS5919480A JPS5919480A (ja) 1984-01-31
JPH0410785B2 true JPH0410785B2 (ja) 1992-02-26

Family

ID=14995560

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57128877A Granted JPS5919480A (ja) 1982-07-26 1982-07-26 固体撮像装置

Country Status (3)

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US (1) US4717945A (ja)
JP (1) JPS5919480A (ja)
DE (1) DE3326924A1 (ja)

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