JPH04105357A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04105357A JPH04105357A JP22292290A JP22292290A JPH04105357A JP H04105357 A JPH04105357 A JP H04105357A JP 22292290 A JP22292290 A JP 22292290A JP 22292290 A JP22292290 A JP 22292290A JP H04105357 A JPH04105357 A JP H04105357A
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- Japan
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- protective
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に、久方回路のＭＯ
ｓトランジスタゲート破壊保護素子を有する半導体集積
回路に関する。
ｓトランジスタゲート破壊保護素子を有する半導体集積
回路に関する。
〔従来の技；４ Ｂ
従来、Ｍ ＯＳ トランジスタを有する半導体集積回路
〈以下丁Ｃと記す）の入力回路部分においては、入力部
ＭＯＳトランジスタのゲート電極部か、外部から静電気
等により発生した高電圧パルスにより破壊されることの
ないよう、種々の保護回路、保護素子が考案され、使用
されている。
〈以下丁Ｃと記す）の入力回路部分においては、入力部
ＭＯＳトランジスタのゲート電極部か、外部から静電気
等により発生した高電圧パルスにより破壊されることの
ないよう、種々の保護回路、保護素子が考案され、使用
されている。
第５図及び第６図は従来の半導体集積回路の第１の例を
示すレイアウト図及び等価回路図である。
示すレイアウト図及び等価回路図である。
第５図及び第６図に示すように、一端をパッド部に接続
した多結晶シリコン層からなる保護抵抗１の他端と電源
ＶＤＤ及び電源ＶＣＣ間の夫々に接続した保護ダイオー
ド３，４と、保護抵抗１の他端と内部ＭＯＳトランジス
タのゲート電極間に接続した多結晶シリコン層からなる
保護抵抗２とを有して保護回路が構成される。このよう
な構成において、パッド部に正または負の静電気パルス
が印加されると、抵抗、ダイオードの各端子の電圧がと
昇していくが保護ダイオード３あるいは保護ダイオード
４が順方向バイアスになった時点でとちらかの保護ダイ
オードが導通状態となる。これにより、この部分の電圧
はクランプされ、印加されたパルスのエネルギーは、保
護抵抗１により消費されていく。保護抵抗２は、パルス
電圧の立ち上りか早く、保護ダイオードが導通状態にな
るよりも早く、内部ＭＯＳトランジスタのゲート電極部
の電圧が上昇し、ゲート破壊を起こすことがないように
挿入されるものである。すなわち、この保護抵抗２と、
内部ＭＯ３）−ランジスタのゲート電極の入力容量によ
る遅延回路が構成され、ゲート電極の電圧上昇時間は遅
くなり、ゲート破壊に達する前に保護ダイオードによる
電圧クランプが完了することになる。
した多結晶シリコン層からなる保護抵抗１の他端と電源
ＶＤＤ及び電源ＶＣＣ間の夫々に接続した保護ダイオー
ド３，４と、保護抵抗１の他端と内部ＭＯＳトランジス
タのゲート電極間に接続した多結晶シリコン層からなる
保護抵抗２とを有して保護回路が構成される。このよう
な構成において、パッド部に正または負の静電気パルス
が印加されると、抵抗、ダイオードの各端子の電圧がと
昇していくが保護ダイオード３あるいは保護ダイオード
４が順方向バイアスになった時点でとちらかの保護ダイ
オードが導通状態となる。これにより、この部分の電圧
はクランプされ、印加されたパルスのエネルギーは、保
護抵抗１により消費されていく。保護抵抗２は、パルス
電圧の立ち上りか早く、保護ダイオードが導通状態にな
るよりも早く、内部ＭＯＳトランジスタのゲート電極部
の電圧が上昇し、ゲート破壊を起こすことがないように
挿入されるものである。すなわち、この保護抵抗２と、
内部ＭＯ３）−ランジスタのゲート電極の入力容量によ
る遅延回路が構成され、ゲート電極の電圧上昇時間は遅
くなり、ゲート破壊に達する前に保護ダイオードによる
電圧クランプが完了することになる。
以上述べた保護回路においては、パルスエネルギーを消
費するための保護抵抗１として、比較的大面積を有する
多結晶シリコン抵抗層と、最高及び最低電位の電源に接
続する２つの接合ダイオードが必要であり、入力保護回
路のレイアウト面積か大きくなるという欠点がある。
費するための保護抵抗１として、比較的大面積を有する
多結晶シリコン抵抗層と、最高及び最低電位の電源に接
続する２つの接合ダイオードが必要であり、入力保護回
路のレイアウト面積か大きくなるという欠点がある。
第７図及び第８図は従来の半導体集積回路の第２の例を
示すレイアウト図及び等価回路図である。
示すレイアウト図及び等価回路図である。
第７図及び第８図に示すように、Ｐ型シリコン基板上に
設けたゲート電極７と、ゲート電極７に整合してＰ型シ
リコン基板に設けたＮ型拡散領域からなる、ソース領域
５およびドレイン領域６と、ソース領域５とコンタクト
孔８を介して接続したソース電極つと、ドレイン領域６
とコンタクト孔１０を介して接続したドレイン電極１１
とを有するＮチャネルＭＯ３トランジスタ１３のドレイ
ン電極１１と内部ＭＯＳトランジスタのゲート電極との
間に接続して設けた多結晶シリコン層からなる保護抵抗
１４とを備えて構成される。
設けたゲート電極７と、ゲート電極７に整合してＰ型シ
リコン基板に設けたＮ型拡散領域からなる、ソース領域
５およびドレイン領域６と、ソース領域５とコンタクト
孔８を介して接続したソース電極つと、ドレイン領域６
とコンタクト孔１０を介して接続したドレイン電極１１
とを有するＮチャネルＭＯ３トランジスタ１３のドレイ
ン電極１１と内部ＭＯＳトランジスタのゲート電極との
間に接続して設けた多結晶シリコン層からなる保護抵抗
１４とを備えて構成される。
ＮチャネルＭＯ３）−ランジスタ１３のドレイン電極゛
１１と、保護抵抗１４の接続端が、パッド部に接続され
、ＮチャネルＭＯ３）−ランジスタ１３のソース電極８
は、コンタクト孔１２を介してゲート電極７と接続され
、さらにグランド電位であるＶｓ９端子に接続される。
１１と、保護抵抗１４の接続端が、パッド部に接続され
、ＮチャネルＭＯ３）−ランジスタ１３のソース電極８
は、コンタクト孔１２を介してゲート電極７と接続され
、さらにグランド電位であるＶｓ９端子に接続される。
このような構成とすることで、パッド部に負の静電パル
スか印加された時は、ドレイン領域６の電位が約−０，
７Ｖに達しな時点でＮチャネルＭＯＳトランジスタの基
板とドレイン領域間の接合ダイオードが導通状態となり
、電圧がクランプされる。その時、接合ダイオードとパ
ッド部との間に電流制限用の抵抗は入っていないので、
第１の例の保護回路の接合ダイオードよりも若干大きい
接合面積が必要とされている。パッド部に正の静電パル
スが印加された時は、ＮチャネルＭＯＳトランジスタの
ドレイン・ソース間耐圧ＢＶＤ、に達すると、ドレイン
領域６がらソース領域５に向かってブレークダウン電流
が流れ、さらに通常最高電位配線と最低電位配線間に挿
入されている電源間保護ダイオードを介して電源に流れ
、パッド部分の電圧がクランプされる。この方法は、Ｎ
チャネルＭＯ３トランジスタの大きさを、第１の例の保
護回路の二つの接合ダイオードの接合面積の合計と同程
度のドレイン領域面積があれば十分であり、全体のレイ
アウト面積としては前述の方法に比較すると、パッド側
の保護抵抗が不要であるという利点を有している。
スか印加された時は、ドレイン領域６の電位が約−０，
７Ｖに達しな時点でＮチャネルＭＯＳトランジスタの基
板とドレイン領域間の接合ダイオードが導通状態となり
、電圧がクランプされる。その時、接合ダイオードとパ
ッド部との間に電流制限用の抵抗は入っていないので、
第１の例の保護回路の接合ダイオードよりも若干大きい
接合面積が必要とされている。パッド部に正の静電パル
スが印加された時は、ＮチャネルＭＯＳトランジスタの
ドレイン・ソース間耐圧ＢＶＤ、に達すると、ドレイン
領域６がらソース領域５に向かってブレークダウン電流
が流れ、さらに通常最高電位配線と最低電位配線間に挿
入されている電源間保護ダイオードを介して電源に流れ
、パッド部分の電圧がクランプされる。この方法は、Ｎ
チャネルＭＯ３トランジスタの大きさを、第１の例の保
護回路の二つの接合ダイオードの接合面積の合計と同程
度のドレイン領域面積があれば十分であり、全体のレイ
アウト面積としては前述の方法に比較すると、パッド側
の保護抵抗が不要であるという利点を有している。
なお、保護抵抗１４は、通常多結晶シリコン層にて形成
されており、その機能は前述の保護回路の保護抵抗２と
同機であるので、説明は省略する。
されており、その機能は前述の保護回路の保護抵抗２と
同機であるので、説明は省略する。
しかしながら、この従来の半導体集積回路は、内部ＭＯ
Ｓ）−ランジスタ側に多結晶シリコン層からなる保護抵
抗を接続する必要があるので、専用設計して得られるカ
スタムＩＣの場合には問題ないが、ゲートアレーに代表
される配線形成を変更して、種々の回路を実現するセミ
カスタムＩＣにおいては、全ての入出カブロックに、保
護抵抗となる多結晶シリコン層を配置しておくことが必
要であり、入出カブロックの面積が大きくなるという問
題があった。
Ｓ）−ランジスタ側に多結晶シリコン層からなる保護抵
抗を接続する必要があるので、専用設計して得られるカ
スタムＩＣの場合には問題ないが、ゲートアレーに代表
される配線形成を変更して、種々の回路を実現するセミ
カスタムＩＣにおいては、全ての入出カブロックに、保
護抵抗となる多結晶シリコン層を配置しておくことが必
要であり、入出カブロックの面積が大きくなるという問
題があった。
本発明の半導体集積回路装置は、外部回路接続用のパッ
ト部と内部回路との間に接続して設けた保護素子を有す
る半導体集積回路において、前記内部回路の最高電位又
は最低電位の電源配線と接続するゲート電極及びソース
領域と、ドレイン領域の一部に設けて前記パット部と接
続する第１のドレイン電極と、ドレイン領域の他部に設
けて前記内部回路のＭＯＳトランジスタのゲート電極に
接続する第２のドレイン電極とを含んで構成される。
ト部と内部回路との間に接続して設けた保護素子を有す
る半導体集積回路において、前記内部回路の最高電位又
は最低電位の電源配線と接続するゲート電極及びソース
領域と、ドレイン領域の一部に設けて前記パット部と接
続する第１のドレイン電極と、ドレイン領域の他部に設
けて前記内部回路のＭＯＳトランジスタのゲート電極に
接続する第２のドレイン電極とを含んで構成される。
次に本発明について図面を参照して説明する。
第１図及び第２図は本発明の第１の実施例を示すレイア
ウト図及び等僅回路図である。
ウト図及び等僅回路図である。
第１図及び第２図に示すように、Ｐ型シリコン基板上に
設けたゲート電極１８と、ゲート電極１８に整合してＰ
型シリコン基板に設けたＮ型拡散領域からなるソース領
域１６およびドレイン領域１７とから構成されるＮチャ
ネルＭＯＳトランジスタ１９が配置されている。ソース
領域１６とコンタクト孔２０を介して接続したアルミニ
ウム層て形成したソース電極２１と、ゲート電極１８に
はコンタクト孔２２を介してアルミで形成されたゲート
配線２３を有し、ソース電極２１およびゲート配線２３
は最低電位であるＶ５５配線に接続されている。ドレイ
ン領域１７とコンタクト孔２４を介して接続したアルミ
ニウム層からなるドレイン電極２５と、コンタクト孔２
６を介して接続したアルミニウム層からなるドレイン電
極２７とを有するが、コンタクト孔２４は、ドレイン領
域１７の大部分を接続するように多数個配置し、アルミ
ニウム層で接続されているのに対し、コンタクト孔２６
は、コンタクト孔２４の端がら１００μｍ程度離れたド
レイン領域１７端に１個配置されている。ドレイン電極
２５はパッド部に接続され、ドレイン電極２７は内部Ｍ
ＯＳトランジスタのゲート電極に接続される。
設けたゲート電極１８と、ゲート電極１８に整合してＰ
型シリコン基板に設けたＮ型拡散領域からなるソース領
域１６およびドレイン領域１７とから構成されるＮチャ
ネルＭＯＳトランジスタ１９が配置されている。ソース
領域１６とコンタクト孔２０を介して接続したアルミニ
ウム層て形成したソース電極２１と、ゲート電極１８に
はコンタクト孔２２を介してアルミで形成されたゲート
配線２３を有し、ソース電極２１およびゲート配線２３
は最低電位であるＶ５５配線に接続されている。ドレイ
ン領域１７とコンタクト孔２４を介して接続したアルミ
ニウム層からなるドレイン電極２５と、コンタクト孔２
６を介して接続したアルミニウム層からなるドレイン電
極２７とを有するが、コンタクト孔２４は、ドレイン領
域１７の大部分を接続するように多数個配置し、アルミ
ニウム層で接続されているのに対し、コンタクト孔２６
は、コンタクト孔２４の端がら１００μｍ程度離れたド
レイン領域１７端に１個配置されている。ドレイン電極
２５はパッド部に接続され、ドレイン電極２７は内部Ｍ
ＯＳトランジスタのゲート電極に接続される。
このような構成とすることにより、ＮチャネルＭＯＳト
ランジスタ１９が保護ダイオードとなり、コンタクト孔
２４とコンタクト孔２６との間のドレイン領域１７の抵
抗成分２８を、保護抵抗とする、保護回路か構成できる
。第３図及び第４図は本発明の第２の実施例を示すレイ
アウト図及び等価回路図である。
ランジスタ１９が保護ダイオードとなり、コンタクト孔
２４とコンタクト孔２６との間のドレイン領域１７の抵
抗成分２８を、保護抵抗とする、保護回路か構成できる
。第３図及び第４図は本発明の第２の実施例を示すレイ
アウト図及び等価回路図である。
第３図及び第４図に示すように、ドレイン領域１７の形
状がコンタクト孔２４とコンタクト孔２６との間の領域
幅が狭く形成しており、且つその部分はゲート電極１８
に接することなく形成されてい７る以外は第１の実施例
と同機の構成を有している。
状がコンタクト孔２４とコンタクト孔２６との間の領域
幅が狭く形成しており、且つその部分はゲート電極１８
に接することなく形成されてい７る以外は第１の実施例
と同機の構成を有している。
本実施例は、レイアウトの都合上トランジスタ幅の小さ
いＮチャネルＭＯＳトランジスタの並列配置により必要
なドレイン領域を確保する場合においてドレイン領域の
抵抗部分の長さを大きくとれない際に有効である。また
、保護抵抗となるドレイン領域にのみ、通常のドレイン
領域よりも低濃度の不純物拡散を行なうことで、トラン
ジスタ部の性能を落とすことなく、小さい面積で保護抵
抗を形成できるとい、う利点を有する。
いＮチャネルＭＯＳトランジスタの並列配置により必要
なドレイン領域を確保する場合においてドレイン領域の
抵抗部分の長さを大きくとれない際に有効である。また
、保護抵抗となるドレイン領域にのみ、通常のドレイン
領域よりも低濃度の不純物拡散を行なうことで、トラン
ジスタ部の性能を落とすことなく、小さい面積で保護抵
抗を形成できるとい、う利点を有する。
以上説明したように、本発明は、従来保護抵抗として多
結晶シリコン層を用いていたのに対し、保護素子である
ＮチャネルＭＯＳトランジスタのドレイン領域の抵抗成
分を保護抵抗として利用したので、多結晶シリコン層に
よる保護抵抗が不要になるので、保護回路全体のレイア
ウト面積が小さくできるという効果を有する。
結晶シリコン層を用いていたのに対し、保護素子である
ＮチャネルＭＯＳトランジスタのドレイン領域の抵抗成
分を保護抵抗として利用したので、多結晶シリコン層に
よる保護抵抗が不要になるので、保護回路全体のレイア
ウト面積が小さくできるという効果を有する。
また、ゲートアレー等セミカスタムＩＣの入出カブロッ
クに、本発明を適用することにより、従来出力ブロック
として利用されている時には無駄となっていた多結晶シ
リコン層の保護抵抗を省略することができ、入出カブロ
ックとしてＭＯＳトランジスタを配置しておくだけてよ
いので、ブロック内部の布線設計が容易になるという利
点も有る。
クに、本発明を適用することにより、従来出力ブロック
として利用されている時には無駄となっていた多結晶シ
リコン層の保護抵抗を省略することができ、入出カブロ
ックとしてＭＯＳトランジスタを配置しておくだけてよ
いので、ブロック内部の布線設計が容易になるという利
点も有る。
第１図及び第２図は本発明の第１の実施例を示すレイア
ウト図及び等価回路図、第３図及び第４図は本発明の第
２の実施例を示すレイアウト図及び等価回路図、第５図
及び第６図は従来の半導体集積回路の第１の例を示すレ
イアウト図及び等価回路図、第７図及び第８図は従来の
半導体集積回路の第２の例を示すレイアウト図及び等価
回路図である。 １．２・・・保護抵抗、３，４・・・保護ダイオード、
５．１６・・・ソース領域、６．１７・・・ドレイン領
域、７，１８・・・ケート電極、８，２０・・・コンタ
クト孔、９，２１・・・ソース電極、１０・・・コンタ
クト孔、１１・・・ドレイン電極、１２．２２・・・コ
ンタクト孔、１３．１９・・・ＮチャネルＭＯＳトラン
ジスタ、１４・・・保護抵抗、２３・・・ゲート電極、
２４・・・コンタクト孔、２５・・・ドレイン電極、２
６・・・コンタクト孔、２７・・・ドレイン電極、２８
・・・抵抗。
ウト図及び等価回路図、第３図及び第４図は本発明の第
２の実施例を示すレイアウト図及び等価回路図、第５図
及び第６図は従来の半導体集積回路の第１の例を示すレ
イアウト図及び等価回路図、第７図及び第８図は従来の
半導体集積回路の第２の例を示すレイアウト図及び等価
回路図である。 １．２・・・保護抵抗、３，４・・・保護ダイオード、
５．１６・・・ソース領域、６．１７・・・ドレイン領
域、７，１８・・・ケート電極、８，２０・・・コンタ
クト孔、９，２１・・・ソース電極、１０・・・コンタ
クト孔、１１・・・ドレイン電極、１２．２２・・・コ
ンタクト孔、１３．１９・・・ＮチャネルＭＯＳトラン
ジスタ、１４・・・保護抵抗、２３・・・ゲート電極、
２４・・・コンタクト孔、２５・・・ドレイン電極、２
６・・・コンタクト孔、２７・・・ドレイン電極、２８
・・・抵抗。
Claims (1)
- 外部回路接続用のパット部と内部回路との間に接続し
て設けた保護素子を有する半導体集積回路において、前
記内部回路の最高電位又は最低電位の電源配線と接続す
るゲート電極及びソース領域と、ドレイン領域の一部に
設けて前記パット部と接続する第１のドレイン電極と、
ドレイン領域の他部に設けて前記内部回路のＭＯＳトラ
ンジスタのゲート電極に接続する第２のドレイン電極と
を含むことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02222922A JP3128813B2 (ja) | 1990-08-24 | 1990-08-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02222922A JP3128813B2 (ja) | 1990-08-24 | 1990-08-24 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04105357A true JPH04105357A (ja) | 1992-04-07 |
| JP3128813B2 JP3128813B2 (ja) | 2001-01-29 |
Family
ID=16789968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02222922A Expired - Fee Related JP3128813B2 (ja) | 1990-08-24 | 1990-08-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3128813B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09293836A (ja) * | 1996-04-25 | 1997-11-11 | Rohm Co Ltd | 半導体装置 |
| US6118154A (en) * | 1996-03-29 | 2000-09-12 | Mitsubishi Denki Kabushiki Kaisha | Input/output protection circuit having an SOI structure |
| US6815776B2 (en) | 2000-12-30 | 2004-11-09 | Hynix Semiconductor Inc. | Multi-finger type electrostatic discharge protection circuit |
-
1990
- 1990-08-24 JP JP02222922A patent/JP3128813B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118154A (en) * | 1996-03-29 | 2000-09-12 | Mitsubishi Denki Kabushiki Kaisha | Input/output protection circuit having an SOI structure |
| KR100294412B1 (ko) * | 1996-03-29 | 2001-07-12 | 다니구찌 이찌로오, 기타오카 다카시 | 실리콘온인슐레이터(soi)구조를갖는입/출력보호회로 |
| JPH09293836A (ja) * | 1996-04-25 | 1997-11-11 | Rohm Co Ltd | 半導体装置 |
| US6815776B2 (en) | 2000-12-30 | 2004-11-09 | Hynix Semiconductor Inc. | Multi-finger type electrostatic discharge protection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3128813B2 (ja) | 2001-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |