JPH04105328A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04105328A JPH04105328A JP22340790A JP22340790A JPH04105328A JP H04105328 A JPH04105328 A JP H04105328A JP 22340790 A JP22340790 A JP 22340790A JP 22340790 A JP22340790 A JP 22340790A JP H04105328 A JPH04105328 A JP H04105328A
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- Japan
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- channel
- implanted
- field shield
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- well
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- Pending
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特にフィール
ドシールド分離を用いた場合のＭＯＳＦＥＴのしきい値
電圧を制御できる半導体装置の製造方法に関するもので
ある。
ドシールド分離を用いた場合のＭＯＳＦＥＴのしきい値
電圧を制御できる半導体装置の製造方法に関するもので
ある。
第２図は従来の半導体装置の製造方法を示すものであり
、フィールドシールド分離を用いた場合のＮチャネルＭ
ＯＳ Ｆ ＥＴの製造フローを示している。
、フィールドシールド分離を用いた場合のＮチャネルＭ
ＯＳ Ｆ ＥＴの製造フローを示している。
図において、１はレジストマスク、２はゲート絶縁膜、
３は導電膜、４は絶縁膜、５はサイドウオール、６はチ
ャネルストッパ用不純物注入領域、７はチャネルドープ
用不純物注入領域、８はＭＯ３ＦＥＴゲート、９はソー
ス、ドレインである。
３は導電膜、４は絶縁膜、５はサイドウオール、６はチ
ャネルストッパ用不純物注入領域、７はチャネルドープ
用不純物注入領域、８はＭＯ３ＦＥＴゲート、９はソー
ス、ドレインである。
先ず、半導体基板（図示せず）上にＰウェル１０形成を
行った後、トランジスタ活性領域となるべき領域にマス
クを形成し、チャネルストッパであるボロンを〜ＩＱＩ
３ｃｍ−２程度イオン注入を行う（第２図（ａ））。次
に、ゲート絶縁膜２．導電膜３゜絶縁膜４を積層した後
、フィールドシールド分離パターンの転写工程を経てエ
ツチング加工を行い、さらに絶縁膜のサイドウオール５
を形成してフィールドシールド分離を完成する（第２図
（ｂ））。分離形成後、その分離をマスクとしてチャネ
ルドープ用のボロンを１０”〜１０１２ｃ′ｍ−２程度
トランジスタ活性領域に注入し、トランジスタのしきい
値電圧を制御する（第２図（Ｃ））。その後、トランジ
スタのゲート８の形成、ソース、ドレイン９の形成を行
い、ＮチャネルＭＯＳ Ｆ ＥＴを完成する。
行った後、トランジスタ活性領域となるべき領域にマス
クを形成し、チャネルストッパであるボロンを〜ＩＱＩ
３ｃｍ−２程度イオン注入を行う（第２図（ａ））。次
に、ゲート絶縁膜２．導電膜３゜絶縁膜４を積層した後
、フィールドシールド分離パターンの転写工程を経てエ
ツチング加工を行い、さらに絶縁膜のサイドウオール５
を形成してフィールドシールド分離を完成する（第２図
（ｂ））。分離形成後、その分離をマスクとしてチャネ
ルドープ用のボロンを１０”〜１０１２ｃ′ｍ−２程度
トランジスタ活性領域に注入し、トランジスタのしきい
値電圧を制御する（第２図（Ｃ））。その後、トランジ
スタのゲート８の形成、ソース、ドレイン９の形成を行
い、ＮチャネルＭＯＳ Ｆ ＥＴを完成する。
［発明が解決しようとする課題］
従来のフィールドシールド分離を用いた半導体装置の製
造方法は、以上のように構成されているので、チャネル
ストッパ注入領域と分離形成用マスクパターンとが抜き
と残しの逆関係となるため、分離形成にチャネルス）ｙ
パ注入領域パターン。
造方法は、以上のように構成されているので、チャネル
ストッパ注入領域と分離形成用マスクパターンとが抜き
と残しの逆関係となるため、分離形成にチャネルス）ｙ
パ注入領域パターン。
フィールドシールド分離パターンの２枚のマスクが必要
であり、転写工程も２度になり、しかもセルファライン
ではないため、転写工程の重ね合わせ精度によっては第
２図（ｄ）に示されるようにチャネルストッパ注入領域
１の一部がトランジスタ活性領域にはみ出ることがあっ
た。チャネルストッパ注入領域が活性領域上に露出した
場合、チャネルストツノ※のドーズはチャネルドープよ
り１桁以上多いので、そのトランジスタの特性にさまざ
まなバラつきを、特にしきい値電圧、ソースドレイン電
流に対してハラつきを与えるという問題があった。。
であり、転写工程も２度になり、しかもセルファライン
ではないため、転写工程の重ね合わせ精度によっては第
２図（ｄ）に示されるようにチャネルストッパ注入領域
１の一部がトランジスタ活性領域にはみ出ることがあっ
た。チャネルストッパ注入領域が活性領域上に露出した
場合、チャネルストツノ※のドーズはチャネルドープよ
り１桁以上多いので、そのトランジスタの特性にさまざ
まなバラつきを、特にしきい値電圧、ソースドレイン電
流に対してハラつきを与えるという問題があった。。
又、上記のようなズレが生じた場合、逆に分離領域にお
いてはチャネルストッパもチャネルドープも注入されて
いないような領域も生し、その領域Ｏこａいては不純物
濃度がウェル濃度しかないため、トランジスタの分離特
性（ソースドレイン耐圧等）を著しく劣化させるという
問題もあった。
いてはチャネルストッパもチャネルドープも注入されて
いないような領域も生し、その領域Ｏこａいては不純物
濃度がウェル濃度しかないため、トランジスタの分離特
性（ソースドレイン耐圧等）を著しく劣化させるという
問題もあった。
本発明は上記のような問題点を解決するためになされた
もので、チャネルドープ用の不純物をチャネルストッパ
用の不純物と逆のタイプにすることで、チャネルストッ
パの全面注入を可能とし、フィールドシールド分離を形
成する際の転写工程の重ね合わせ精度による問題点を回
避し、簡便なフィールドシールド分離を実現することの
できる半導体装置の製造方法を得ることを目的とする。
もので、チャネルドープ用の不純物をチャネルストッパ
用の不純物と逆のタイプにすることで、チャネルストッ
パの全面注入を可能とし、フィールドシールド分離を形
成する際の転写工程の重ね合わせ精度による問題点を回
避し、簡便なフィールドシールド分離を実現することの
できる半導体装置の製造方法を得ることを目的とする。
本発明に係る半導体装置の製造方法は、半導体基板上に
ウェルを形成する工程、該ウェル領域にチャネルストッ
パを全面イオン注入する工程、フィールドシールド分離
を形成する工程、該ウェル領域にチャネルストッパとは
逆のタイプの不純物（チャネルストンツマがＢ゛であれ
ばＰｏ又はＡｓ゛、チャネルストッパがＰｏ又はＡｓ”
であればＢｌを全面イオン注入する工程を備え、ＭＯＳ
ＦＥＴのしきい（Ｉ！！電圧を制御するようにしたもの
である。
ウェルを形成する工程、該ウェル領域にチャネルストッ
パを全面イオン注入する工程、フィールドシールド分離
を形成する工程、該ウェル領域にチャネルストッパとは
逆のタイプの不純物（チャネルストンツマがＢ゛であれ
ばＰｏ又はＡｓ゛、チャネルストッパがＰｏ又はＡｓ”
であればＢｌを全面イオン注入する工程を備え、ＭＯＳ
ＦＥＴのしきい（Ｉ！！電圧を制御するようにしたもの
である。
本発明においては、従来のフローのチャネルストッパ用
不純物イオン注入の際、マスクを形成せず全面注入を行
い、チャネルストッパと逆のタイプの不純物を活性領域
に注入し、チャネルストッパの不純物が注入されたこと
により濃（なりすぎた活性領域の不純物濃度を打ち消し
、ＭＯＳＦＥＴのしきい値電圧制御を行うようにしたの
で、２回の転写工程の重ね合わせ精度による問題点を回
避し、簡便な方法でフィールドシールド分離が実現でき
る。
不純物イオン注入の際、マスクを形成せず全面注入を行
い、チャネルストッパと逆のタイプの不純物を活性領域
に注入し、チャネルストッパの不純物が注入されたこと
により濃（なりすぎた活性領域の不純物濃度を打ち消し
、ＭＯＳＦＥＴのしきい値電圧制御を行うようにしたの
で、２回の転写工程の重ね合わせ精度による問題点を回
避し、簡便な方法でフィールドシールド分離が実現でき
る。
〔実施例］
以下、本発明の一実施例を第１図を用いて説明する。
第１図は本発明の一実施例によるＮチャネルＭＯ３ＦＥ
Ｔの製造フローを示し、図において、２２はゲート酸化
膜、２３はｎ゛ポリシリコン膜２４はシリコン酸ｆヒ膜
、２５はサイドウオール、１１はチャネルストッパ用不
純物注入領域、１２はチャネルドープ用不純物注入領域
、１３はゲート、１４はソース、ドレインである。
Ｔの製造フローを示し、図において、２２はゲート酸化
膜、２３はｎ゛ポリシリコン膜２４はシリコン酸ｆヒ膜
、２５はサイドウオール、１１はチャネルストッパ用不
純物注入領域、１２はチャネルドープ用不純物注入領域
、１３はゲート、１４はソース、ドレインである。
半導体基板（図示せず）上にＰウェル１０を形成した後
、Ｐウェル領域にポロン（Ｂ゛）を１×１０”Ｃ１１１
−”、全面イオン注入する。（第１図（ａ））。
、Ｐウェル領域にポロン（Ｂ゛）を１×１０”Ｃ１１１
−”、全面イオン注入する。（第１図（ａ））。
次に、ゲート酸化膜２２．ｎ”ポリシリコン膜２３、シ
リコン酸化膜２４を連続的にＣＶＤなどの方法で形成し
、フィールドシールド分離パターンを転写した後に連続
して各層２２．２３．２４をエツチング加工する。続い
てシリコン酸化ｌＣＶＤ、酸化膜全面エッチを行い、サ
イドウオール２５を形成し、フィールドシールド分離を
形成する（第１図（ｂ））。
リコン酸化膜２４を連続的にＣＶＤなどの方法で形成し
、フィールドシールド分離パターンを転写した後に連続
して各層２２．２３．２４をエツチング加工する。続い
てシリコン酸化ｌＣＶＤ、酸化膜全面エッチを行い、サ
イドウオール２５を形成し、フィールドシールド分離を
形成する（第１図（ｂ））。
次に、チャネルドープ用にリンを９．５Ｘ１０”Ｃｌ１
ｌ−”活性領域に注入し、トランジスタのしきい値電圧
を制御しく第１図（Ｃ））、トランジスタのゲート１３
、ソース２ ドレイン１４を形成ＬＮチャネルＭＯ３Ｆ
ＥＴを完成する（第１図（ｄ））。
ｌ−”活性領域に注入し、トランジスタのしきい値電圧
を制御しく第１図（Ｃ））、トランジスタのゲート１３
、ソース２ ドレイン１４を形成ＬＮチャネルＭＯ３Ｆ
ＥＴを完成する（第１図（ｄ））。
上記製造方法によるＮチャネルＭＯ３ＦＥＴはその特性
において、従来の製造フローのＭＯＳＦＥＴと殆ど変わ
らず、しかも特性のバラつき、即ちしきい値電圧、ソー
スドレイン電流に対するバラつきが殆ど見られず、かつ
、トランジスタ分離特性も橿めて良好であった。
において、従来の製造フローのＭＯＳＦＥＴと殆ど変わ
らず、しかも特性のバラつき、即ちしきい値電圧、ソー
スドレイン電流に対するバラつきが殆ど見られず、かつ
、トランジスタ分離特性も橿めて良好であった。
なお、上記実施例では、フィールドシールドのゲート絶
縁膜に酸化膜を用いたが、シリコン酸化膜、窒化膜、′
あるいはそれらの複合膜をＣＶＤにより用いても可能で
ある。また、フィールドシールド電極としてｎ゛ポリシ
リコン用いたが、これに限らず、Ｐｏポリシリコンでも
、ノンドープポリシリコンでも各種シリサイドでも、ま
たポリサイドでも良い。
縁膜に酸化膜を用いたが、シリコン酸化膜、窒化膜、′
あるいはそれらの複合膜をＣＶＤにより用いても可能で
ある。また、フィールドシールド電極としてｎ゛ポリシ
リコン用いたが、これに限らず、Ｐｏポリシリコンでも
、ノンドープポリシリコンでも各種シリサイドでも、ま
たポリサイドでも良い。
また、上記実施例ではＮチャネルＭＯ３ＦＥＴを取りあ
げたが、Ｐチャネルスト Ｓ Ｆ ＥＴでも不純物のタ
イプを逆にする、即ち、チャネルスト。
げたが、Ｐチャネルスト Ｓ Ｆ ＥＴでも不純物のタ
イプを逆にする、即ち、チャネルスト。
パにリンを、チャネルドープにボロンを用いることによ
り、同様の製造方法で構成できる。
り、同様の製造方法で構成できる。
また、上記実施例で：よ、しきい値電圧制御が、トラン
ジスタのモードが表面チャネル型か、埋込チャネル型か
で本質的に差異がないことはいうまでもないが、ただし
、ドーズについては少し異なってくる。
ジスタのモードが表面チャネル型か、埋込チャネル型か
で本質的に差異がないことはいうまでもないが、ただし
、ドーズについては少し異なってくる。
以上のように、この発明によれば、半導体基板上にウェ
ルを形成し、該ウェル領域にチャネルストッパを全面イ
オン注入し、フィールドシールド分離を形成し、該ウェ
ル領域にチャネルストッパとは逆のタイプの不純物を全
面イオン注入して、ＭＯＳ Ｆ ＥＴのしきい値電圧を
制御するようにした、即ち、従来のフローのチャネルス
トッパ用不純物イオン注入の際、マスクを形成せず全面
注入を行い、従来のようなチャネルストッパと同種のタ
イプの不純物でしきい値制御をするのではなく、チャネ
ルストッパと逆のタイプ、即ちチャネルストッパがＢｏ
であればＰｏ又はＡｓ”、チャネルストッパがＰｏ又は
Ａｓ’であればＢｏの不純物を活性領域に注入し、チャ
ネルストッパの不純物が注入されたことにより濃くなり
すぎた活性領域の不純物濃度を打ち消し、ＭＯＳ Ｆ
ＥＴのしきい値電圧制御を行うようにしたので、チャネ
ルストッパの全面注入を可能とし、２回の転写工程の重
ね合わせ精度による問題点を回避し、簡便な方法でフィ
ールドシールド分離を実現することができる。
ルを形成し、該ウェル領域にチャネルストッパを全面イ
オン注入し、フィールドシールド分離を形成し、該ウェ
ル領域にチャネルストッパとは逆のタイプの不純物を全
面イオン注入して、ＭＯＳ Ｆ ＥＴのしきい値電圧を
制御するようにした、即ち、従来のフローのチャネルス
トッパ用不純物イオン注入の際、マスクを形成せず全面
注入を行い、従来のようなチャネルストッパと同種のタ
イプの不純物でしきい値制御をするのではなく、チャネ
ルストッパと逆のタイプ、即ちチャネルストッパがＢｏ
であればＰｏ又はＡｓ”、チャネルストッパがＰｏ又は
Ａｓ’であればＢｏの不純物を活性領域に注入し、チャ
ネルストッパの不純物が注入されたことにより濃くなり
すぎた活性領域の不純物濃度を打ち消し、ＭＯＳ Ｆ
ＥＴのしきい値電圧制御を行うようにしたので、チャネ
ルストッパの全面注入を可能とし、２回の転写工程の重
ね合わせ精度による問題点を回避し、簡便な方法でフィ
ールドシールド分離を実現することができる。
第１図はこの発明の一実施例による半導体装置の製造方
法を示すフロー図、第２図は従来のフィールドシールド
分離を用いたＮチャネルＭＯ３ＦＥＴの製造フローを示
す図である。 １０はＰウェル、２はゲート絶縁膜、３は導電膜、４は
絶縁膜、５はサイドウオール、１２はボロン、１３はゲ
ート、１４はソース、ドレイン、２２はゲート酸化膜、
２３はｎ゛ポリシリコン膜２４はシリコン酸化膜、２５
はサイドウオールである。 なお１図中、同一符号は同−又は相当部分を示す。
法を示すフロー図、第２図は従来のフィールドシールド
分離を用いたＮチャネルＭＯ３ＦＥＴの製造フローを示
す図である。 １０はＰウェル、２はゲート絶縁膜、３は導電膜、４は
絶縁膜、５はサイドウオール、１２はボロン、１３はゲ
ート、１４はソース、ドレイン、２２はゲート酸化膜、
２３はｎ゛ポリシリコン膜２４はシリコン酸化膜、２５
はサイドウオールである。 なお１図中、同一符号は同−又は相当部分を示す。
Claims (1)
- （１）ＭＯＳＦＥＴのしきい値電圧を制御する半導体装
置の製造方法において、 半導体基板上にウェルを形成する工程、 該ウェル領域にチャネルストッパを全面イオン注入する
工程、 フィールドシールド分離を形成する工程、 該ウェル領域にチャネルストッパとは逆のタイプの不純
物を全面イオン注入する工程を備えることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22340790A JPH04105328A (ja) | 1990-08-24 | 1990-08-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22340790A JPH04105328A (ja) | 1990-08-24 | 1990-08-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04105328A true JPH04105328A (ja) | 1992-04-07 |
Family
ID=16797661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22340790A Pending JPH04105328A (ja) | 1990-08-24 | 1990-08-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04105328A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6124619A (en) * | 1996-11-27 | 2000-09-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including upper, lower and side oxidation-resistant films |
| US7045449B2 (en) | 2002-08-26 | 2006-05-16 | Micron Technology, Inc. | Methods of forming semiconductor constructions |
-
1990
- 1990-08-24 JP JP22340790A patent/JPH04105328A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6124619A (en) * | 1996-11-27 | 2000-09-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including upper, lower and side oxidation-resistant films |
| US7045449B2 (en) | 2002-08-26 | 2006-05-16 | Micron Technology, Inc. | Methods of forming semiconductor constructions |
| US7087478B2 (en) | 2002-08-26 | 2006-08-08 | Micron Technology, Inc. | Methods of forming semiconductor constructions |
| US7091113B2 (en) * | 2002-08-26 | 2006-08-15 | Micron Technology, Inc. | Methods of forming semiconductor constructions |
| US7157775B2 (en) | 2002-08-26 | 2007-01-02 | Micron Technology, Inc. | Semiconductor constructions |
| US7227227B2 (en) | 2002-08-26 | 2007-06-05 | Micron Technology, Inc. | Reduced leakage semiconductor device |
| US7274056B2 (en) | 2002-08-26 | 2007-09-25 | Micron Technology, Inc. | Semiconductor constructions |
| US7285468B2 (en) | 2002-08-26 | 2007-10-23 | Micron Technology, Inc. | Methods of forming semiconductor constructions |
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