JPH04101634A - バッテリー・バックアップ回路 - Google Patents
バッテリー・バックアップ回路Info
- Publication number
- JPH04101634A JPH04101634A JP2215434A JP21543490A JPH04101634A JP H04101634 A JPH04101634 A JP H04101634A JP 2215434 A JP2215434 A JP 2215434A JP 21543490 A JP21543490 A JP 21543490A JP H04101634 A JPH04101634 A JP H04101634A
- Authority
- JP
- Japan
- Prior art keywords
- battery
- surge current
- resistor
- circuit
- battery backup
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 4
- 239000003990 capacitor Substances 0.000 abstract description 13
- 238000007599 discharging Methods 0.000 abstract description 3
- 230000006378 damage Effects 0.000 abstract description 2
- 238000010348 incorporation Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
Landscapes
- Emergency Protection Circuit Devices (AREA)
- Stand-By Power Supply Arrangements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、バッテリー・バックアップ回路に関し、特に
バッテリー・バックアップ機能をもつデジタル回路にバ
ッテリーを紐み込むときに発生するサージ電流を抑制で
きるバッテリー・バックアップ回路に関する。
バッテリー・バックアップ機能をもつデジタル回路にバ
ッテリーを紐み込むときに発生するサージ電流を抑制で
きるバッテリー・バックアップ回路に関する。
［従来の技術］
従来のバッテリー・バックアップ回路の一例を第３図に
示す。この回路は、アノードをバッテリー正端子１に、
カソードをバッテリー・バックアップ用負荷端子２に接
続した放電用ダイオードＤ３と、充電電流制限用の抵抗
Ｒ４とダイオードＤ４の直列接続を電源Ｖｃｃとバッテ
リー正端子１との間に接続した充電回路とから成る。
示す。この回路は、アノードをバッテリー正端子１に、
カソードをバッテリー・バックアップ用負荷端子２に接
続した放電用ダイオードＤ３と、充電電流制限用の抵抗
Ｒ４とダイオードＤ４の直列接続を電源Ｖｃｃとバッテ
リー正端子１との間に接続した充電回路とから成る。
［発明が解決しようとする課題］
このような回路にバッテリーが組み込まれると、その瞬
間放電用ダイオードＤ３を通して第４図に示すようなピ
ーク値の大きいサージ電流が流れ、放電用ダイオードＤ
３およびバッテリーφバックアップ用負荷用コンデンサ
Ｃ１が破壊することがあるという欠点があった。これは
、バッテリー組み込み時、完全に放電していたコンデン
サＣ１に流れ込む充電電流の制限抵抗が非常に小さい（
実際には、ダイオードＤ３の内部抵抗＋バッテリーの内
部抵抗＋配線の抵抗骨）ためである。
間放電用ダイオードＤ３を通して第４図に示すようなピ
ーク値の大きいサージ電流が流れ、放電用ダイオードＤ
３およびバッテリーφバックアップ用負荷用コンデンサ
Ｃ１が破壊することがあるという欠点があった。これは
、バッテリー組み込み時、完全に放電していたコンデン
サＣ１に流れ込む充電電流の制限抵抗が非常に小さい（
実際には、ダイオードＤ３の内部抵抗＋バッテリーの内
部抵抗＋配線の抵抗骨）ためである。
もちろん、この充電電流を制限するための抵抗をダイオ
ードＤ３と直列に接続することが考えられるが、これは
、バッテリー・バックアップ時の負荷端子電圧ｖ１が下
ってしまうという欠点をもつ。
ードＤ３と直列に接続することが考えられるが、これは
、バッテリー・バックアップ時の負荷端子電圧ｖ１が下
ってしまうという欠点をもつ。
本発明の目的は、上述の欠点を解決し、バッテリー組み
込み時のサージ電流を規定値以下に抑えることができ、
且つバッテリー・バックアップ時、規定の負荷端子電圧
を保証することができるバッテリー組バックアップ回路
を提供することにある。
込み時のサージ電流を規定値以下に抑えることができ、
且つバッテリー・バックアップ時、規定の負荷端子電圧
を保証することができるバッテリー組バックアップ回路
を提供することにある。
［課題を解決するための手段］
本発明のバッテリー・バックアップ回路は、アノードを
バッテリー正端子に接続し、カソードをバッテリー・バ
ックアップ用負荷端子に接続したホト・サイリスタ、前
記ホト・サイリスタのアノード、カソード間に接続した
第一の抵抗を有するバッテリー充電回路と、 アノードを前記バッテリー・バックアップ用負荷端子に
接続したホト・ダイオード、カソードを前記ホト・ダイ
オードのカソードに接続し、アノードを第二の抵抗を通
してバッテリー負端子に接続したツェナー・ダイオード
を有するレベル検出回路と を具備することを特徴とする。
バッテリー正端子に接続し、カソードをバッテリー・バ
ックアップ用負荷端子に接続したホト・サイリスタ、前
記ホト・サイリスタのアノード、カソード間に接続した
第一の抵抗を有するバッテリー充電回路と、 アノードを前記バッテリー・バックアップ用負荷端子に
接続したホト・ダイオード、カソードを前記ホト・ダイ
オードのカソードに接続し、アノードを第二の抵抗を通
してバッテリー負端子に接続したツェナー・ダイオード
を有するレベル検出回路と を具備することを特徴とする。
［実施例コ
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。バッテリー
・バックアップ回路３０には、バッテリー正端子１とバ
ッテリーΦバックアップ用負荷端子２との間に抵抗Ｒ１
とホトＯサイリスタＰＳＣＲ１からなるバッテリーの充
放電回路が設けられ、ホト・ダイオードＰＤ １．定電
圧ダイオードＤ１および抵抗Ｒ２からなるレベル検出回
路により、ホト・サイリスタＰＳＣＲＩがドライブされ
る構成となっている。
・バックアップ回路３０には、バッテリー正端子１とバ
ッテリーΦバックアップ用負荷端子２との間に抵抗Ｒ１
とホトＯサイリスタＰＳＣＲ１からなるバッテリーの充
放電回路が設けられ、ホト・ダイオードＰＤ １．定電
圧ダイオードＤ１および抵抗Ｒ２からなるレベル検出回
路により、ホト・サイリスタＰＳＣＲＩがドライブされ
る構成となっている。
次に、このバッテリー・バックアップ回路の動作につい
て第２図を参照しながら詳細に説明する。
て第２図を参照しながら詳細に説明する。
先ず時刻ｔ。においてバッテリー・バックアップ回路に
バッテリーを組み込んだ場合を考える。
バッテリーを組み込んだ場合を考える。
このとき、バッテリー・バックアップが必要な負荷１０
のコンデンサＣ１は完全に放電しており、端子２の電圧
ｖ１はＯＶとなっている。一方、ホト・サイリスタＰＳ
ＣＲＩは、端子２の電圧Ｖ１がツェナー・ダイオードＤ
１のツェナー電圧ＶＤよとホト・ダイオードＰＤＩの順
電圧ｖｐｏｔとの和、ＶＤ！＋ＶＰＤ１ （但し、Ｖ
ＤＩ＋ＶＰＤ１は、バッテリー電圧Ｅからホト・サイリ
スタＰＳＣＲＩのアノード・カソード間電圧ＶＰ８ＣＲ
１を差し引いた電圧Ｅ ＶＰＳＣＲＩよりわずかひ低
い電圧となるよう定電圧ダイオードＤ１を選ぶ。）にな
るまでは、オフしたままである。したがって、サージ電
流１１は抵抗Ｒ１を通してコンデンサＣ１に流れ、その
ピーク値はＥ／Ｒ１に制限される。この値が、コンデン
サＣ１の許容サージ電流以下となるようＲ１を選ぶこと
により、バッテリー組込み時のサージ電流による破壊を
防止できる。
のコンデンサＣ１は完全に放電しており、端子２の電圧
ｖ１はＯＶとなっている。一方、ホト・サイリスタＰＳ
ＣＲＩは、端子２の電圧Ｖ１がツェナー・ダイオードＤ
１のツェナー電圧ＶＤよとホト・ダイオードＰＤＩの順
電圧ｖｐｏｔとの和、ＶＤ！＋ＶＰＤ１ （但し、Ｖ
ＤＩ＋ＶＰＤ１は、バッテリー電圧Ｅからホト・サイリ
スタＰＳＣＲＩのアノード・カソード間電圧ＶＰ８ＣＲ
１を差し引いた電圧Ｅ ＶＰＳＣＲＩよりわずかひ低
い電圧となるよう定電圧ダイオードＤ１を選ぶ。）にな
るまでは、オフしたままである。したがって、サージ電
流１１は抵抗Ｒ１を通してコンデンサＣ１に流れ、その
ピーク値はＥ／Ｒ１に制限される。この値が、コンデン
サＣ１の許容サージ電流以下となるようＲ１を選ぶこと
により、バッテリー組込み時のサージ電流による破壊を
防止できる。
次に、バッテリーからコンデンサＣ１への充電が進んで
、Ｖ１＝ＶＤ１＋ｖｐＤＩになった時（時刻１１）を考
える。この時、ホト・ダイオードＤ１が導通してホト・
サイリスタＰＳＣＲＩをオンさせるので、バッテリーか
らコンデンサＣ１へ流れる電流は、ホト嘩サイリスタＰ
ＳＣＲＩを通ることになる。
、Ｖ１＝ＶＤ１＋ｖｐＤＩになった時（時刻１１）を考
える。この時、ホト・ダイオードＤ１が導通してホト・
サイリスタＰＳＣＲＩをオンさせるので、バッテリーか
らコンデンサＣ１へ流れる電流は、ホト嘩サイリスタＰ
ＳＣＲＩを通ることになる。
しかし、ＶＤ１＋ＶＰＤｌ ＝Ｅ ＶｐＳＣＲＩのな
るように選定しであるので、この時のサージ電流はほと
んど流れない。したがって、コンデンサＣ１はサージ電
流による悪影響をうけることなくＥ−ＶＰＳＣＲＩまで
充電され、以後、負荷１０にはバッテリーからスタンバ
イ電流が流れることななる。
るように選定しであるので、この時のサージ電流はほと
んど流れない。したがって、コンデンサＣ１はサージ電
流による悪影響をうけることなくＥ−ＶＰＳＣＲＩまで
充電され、以後、負荷１０にはバッテリーからスタンバ
イ電流が流れることななる。
次に、時刻ｔ２でパワー・オンされ電源Ｖｃｃが立ち上
る場合を考える。電源ＶｃｃがＥ ＶＰＳＣＲＩ＋Ｖ
Ｄ２を越えると電源Ｖｃｃから負荷１０への電源電流Ｉ
２が供給されると同時に抵抗Ｒ１を通してバッテリーに
充電電流１１（スタンバイ電流とは逆向き）が流れ、バ
ッテリーは充電期間に入る。
る場合を考える。電源ＶｃｃがＥ ＶＰＳＣＲＩ＋Ｖ
Ｄ２を越えると電源Ｖｃｃから負荷１０への電源電流Ｉ
２が供給されると同時に抵抗Ｒ１を通してバッテリーに
充電電流１１（スタンバイ電流とは逆向き）が流れ、バ
ッテリーは充電期間に入る。
ここで、抵抗Ｒ１はバッテリー組み込み時のサージ電流
制限と、Ｖｃｃ供給供給先電電流制限という２つの役割
を持つことになる。
制限と、Ｖｃｃ供給供給先電電流制限という２つの役割
を持つことになる。
次に、時刻ｔ３でパワー・オフされ電源Ｖｃｃが立ち下
がる場合を考える。電源ｖＣｃがＥ Ｖ ＰＳＣＲＩ
＋ Ｖ Ｄ２ を下回ると、負荷１０に対する電源電流Ｉ２の供給が断
たれ、負荷１０にはスタンバイ電流工１がホト・サイリ
スタＰＳＣＲＩを通して流れ、バッテリーは再び放電期
間に入る。
がる場合を考える。電源ｖＣｃがＥ Ｖ ＰＳＣＲＩ
＋ Ｖ Ｄ２ を下回ると、負荷１０に対する電源電流Ｉ２の供給が断
たれ、負荷１０にはスタンバイ電流工１がホト・サイリ
スタＰＳＣＲＩを通して流れ、バッテリーは再び放電期
間に入る。
以後のパワーΦオン／パワー〇オフに対しては、時刻ｔ
２〜ｔ３の現象が繰り返されるので、バッテリーからの
サージ電流が流れることはない。
２〜ｔ３の現象が繰り返されるので、バッテリーからの
サージ電流が流れることはない。
なお、第１図のコンデンサＣ２，抵抗Ｒ３は、ホト・サ
イリスタＰＳＣＲＩが誤点弧するのを防止するためのコ
ンデンサおよび抵抗である。
イリスタＰＳＣＲＩが誤点弧するのを防止するためのコ
ンデンサおよび抵抗である。
［発明の効果コ
以上説明したように本発明は、バッテリー充電用抵抗を
バッテリー組み込み時のサージ電流制限にも使用する構
成としたので、少ない部品構成でバッテリー組み込み時
のサージ電流を規定値以下に抑えることができるという
効果を奏する。
バッテリー組み込み時のサージ電流制限にも使用する構
成としたので、少ない部品構成でバッテリー組み込み時
のサージ電流を規定値以下に抑えることができるという
効果を奏する。
図 面 の 簡 単 な 説 間第１図
は本発明の一実施例の回路図、第２図は第１図の動作を
示す波形図、第３図は従来例の回路図、第４図は第３図
の動作を示す波形図である。
は本発明の一実施例の回路図、第２図は第１図の動作を
示す波形図、第３図は従来例の回路図、第４図は第３図
の動作を示す波形図である。
１・・・バッテリー正端子、２・・・バッテリー・バッ
クアップ用負荷端子、３・・・グランド端子、１０・・
・バッテリーφバックアップが必要な負荷、２０・・・
バッテリー・バックアップが必要でない負荷、ＰＳＣＲ
Ｉ・・・ホト・サイリスタ、ＰＤｌ・・・ホト・ダイオ
ード、Ｄｌ・・・定電圧ダイオード、Ｄ２〜Ｄ４・・・
ダイオード、Ｒ１−Ｒ４・・・抵抗、Ｃ１゜Ｃ２・・・
コンデンサ。
クアップ用負荷端子、３・・・グランド端子、１０・・
・バッテリーφバックアップが必要な負荷、２０・・・
バッテリー・バックアップが必要でない負荷、ＰＳＣＲ
Ｉ・・・ホト・サイリスタ、ＰＤｌ・・・ホト・ダイオ
ード、Ｄｌ・・・定電圧ダイオード、Ｄ２〜Ｄ４・・・
ダイオード、Ｒ１−Ｒ４・・・抵抗、Ｃ１゜Ｃ２・・・
コンデンサ。
Claims (1)
- 【特許請求の範囲】 アノードをバッテリー正端子に接続し、カソードをバッ
テリー・バックアップ用負荷端子に接続したホト・サイ
リスタ、前記ホト・サイリスタのアノード、カソード間
に接続した第一の抵抗を有するバッテリー充電回路と、 アノードを前記バッテリー・バックアップ用負荷端子に
接続したホト・ダイオード、カソードを前記ホト・ダイ
オードのカソードに接続し、アノードを第二の抵抗を通
してバッテリー負端子に接続したツェナー・ダイオード
を有するレベル検出回路と を具備することを特徴とするバッテリー・バックアップ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215434A JPH04101634A (ja) | 1990-08-15 | 1990-08-15 | バッテリー・バックアップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215434A JPH04101634A (ja) | 1990-08-15 | 1990-08-15 | バッテリー・バックアップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04101634A true JPH04101634A (ja) | 1992-04-03 |
Family
ID=16672281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2215434A Pending JPH04101634A (ja) | 1990-08-15 | 1990-08-15 | バッテリー・バックアップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04101634A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0690520A (ja) * | 1992-09-09 | 1994-03-29 | Toshiba Corp | 誤動作防止回路および保護回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0297240A (ja) * | 1988-10-03 | 1990-04-09 | Nec Ibaraki Ltd | バッテリー・バックアップ回路 |
-
1990
- 1990-08-15 JP JP2215434A patent/JPH04101634A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0297240A (ja) * | 1988-10-03 | 1990-04-09 | Nec Ibaraki Ltd | バッテリー・バックアップ回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0690520A (ja) * | 1992-09-09 | 1994-03-29 | Toshiba Corp | 誤動作防止回路および保護回路 |
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