JPH04101148U - シリアルデータ送信装置 - Google Patents

Abstract

(57)【要約】 【目的】 特別なプログラミング操作が不必要で、ハー
ドウェアが小規模のシリアルデータ送信装置を提供す
る。 【構成】 シリアルデータを送信する速度の基準となる
クロックを発生する基準クロック発生回路１と、送信す
るデータが出力される順序に従って記憶されたメモリ回
路３と、基準クロックが入力する度にメモリ回路３に記
憶されたデータと同じ順序の読み出しアドレスを生成す
るカウンタ回路２と、基準クロックに応じてメモリ回路
３からのデータを一旦保持して出力するラッチ回路４と
で構成する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、シリアルデータの伝送による機器の制御装置に関し、特にシリアル データ送信装置に関する。

【０００２】

【従来の技術】

従来、シリアルデータを伝送して各種端末機器を制御する場合の、シリアルデ ータの送信装置としては図２に示すように、マイクロプロセッサ２１、メモリ回 路２２、基準クロック発生回路２３、シリアルデータ転送制御器２４とで構成さ れている。 基準クロック発生回路２３はマイクロプロセッサ２１及びシリアルデータ転送 制御器２４の動作タイミング用のクロックを発生する。 マイクロプロセッサ２１はメモリ回路２２に予め記憶された プログラムによって動作し、メモリ回路２２に予め記憶された送信すべきデータ を読み出してシリアルデータ転送制御器２４に送ると共に、このデータを図示し ない端末機器へ転送するためシリアルデータ転送制御器２４の動作を制御する。

【０００３】

【考案が解決しようとする課題】

図２の従来のシリアルデータ送信装置は、マイクロプロセッサ２１及びシリア ルデータ転送制御器２４を備えた構成となっているので、ハードウェアの規模が 大きいという欠点がある。 さらに、シリアルデータを送信するため、マイクロプロセッサ２１を動作させ るプログラミングの工数とその知識が必要となる問題があった。

【０００４】 それ故に、本考案の目的は特別なプログラミング操作を必要とせず、小規模の ハードウェアでシリアルデータの送信が可能なシリアルデータ送信装置を提供す ることにある。

【０００５】

【課題を解決するための手段】

従って、本考案は上述の目的を達成するために、シリアルデータを送信する速 度の基準となるクロックを発生する基準クロック発生回路と、前記クロックに応 じて順次変化する読み出しアドレスを生成するカウンタ回路と、前記カウンタ回 路で生成された読み出しアドレスに基づいてデータを出力するメモリ回路と、前 記クロックに応じて前記メモリ回路からのデータを一旦保持して出力するラッチ 回路とを備えたものである。

【０００６】

【作用】

本考案によれば、メモリ回路には送信する予定のデータが予め記憶されており 、カウンタ回路はクロックが入力する度に読み出しアドレスを順次変化させる。 従って、カウンタ回路はクロックの入力に応じて読み出しアドレスを変化して 所望の順序でメモリ回路からデータを読み出すことが可能となり、マイクロプロ セッサや、シリアルデータ転送制御器を用いる必要が無く、特別なプログラミン グ操作を必要とせずハードウェアの規模が大きいという問題を解決している。

【０００７】

【実施例】

次に、本考案の一実施例について図１を参照して説明する。 図１は本考案のシリアルデータ送信装置のブロック図であり、シリアルデータ の送信速度の基準となるクロックを発生する基準クロック発生回路１と、読み出 しアドレスを生成するカウンタ回路２と、予め送信するデータが記憶されたメモ リ回路３と、ラッチ回路４とで構成されている。

【０００８】 次に動作について説明する。カウンタ回路２はメモリ回路３に予め定められた 順序で記憶されているデータに対応した読み出しアドレスを生成するために、基 準クロック発生回路１から出力されたクロックが入力する度に読み出しアドレス を順次変化させる。 メモリ回路３はシリアルデータとして送信するデータが、出力される順序に従 って予め記憶されており、カウンタ２から与えられる読み出しアドレスに対応し てデータを読み出しラッチ回路４に出力する。 ラッチ回路４は基準クロック発生回路１からのクロックに応じてカウンタ回路 ２と同じタイミングでメモリ回路３からのデータを一旦保持して図示しない端末 機器に出力する。このラッチ回路４はメモリ回路３から出力されるデータの値が アドレスの変化点で出力が不安定となる場合があり、このためメモリ回路３から のデータの出力が確定しているときの値を保持して、不安定な値が出力されない ようにするために設けられている。 なお、基準クロック発生回路１からのクロックの周期によって変化するカウン タ回路２の読み出しアドレスは、メモリ回路３からのデータの読み出し周期とな っているので、このクロック周期がシリアルデータの送信速度に相当する。

【０００９】

【考案の効果】

以上説明したように本考案は、送信するデータが出力される順序に従って記憶 されたメモリ回路と基準クロックが入力する度にメモリ回路に記憶されたデータ 順序と同じ読み出しアドレスを生成するカウンタ回路とを設けたので、マイクロ プロセッサやシリアルデータ転送制御器などを用いる必要がないので、特別なプ ログラミング操作が不必要で、ハードウェアの規模を小さくできる効果がある。

【図面の簡単な説明】

【図１】本考案のシリアルデータ送信装置の一実施例を
示すブロック図である。

【図２】従来のシリアルデータ送信装置の一実施例を示
すブロック図である。

【符号の説明】

１，２３ 基準クロック発生回路 ２ カウンタ回路 ３，２２ メモリ回路 ４ ラッチ回路 ２１ マイクロプロセッサ ２４ シリアルデータ転送制御器

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 シリアルデータを送信する速度の基準と
   なるクロックを発生する基準クロック発生回路と、前記
   クロックに応じて順次変化する読み出しアドレスを生成
   するカウンタ回路と、前記カウンタ回路で生成された読
   み出しアドレスに基づいてデータを出力するメモリ回路
   と、前記クロックに応じて前記メモリ回路からのデータ
   を一旦保持して出力するラッチ回路とを備えたことを特
   徴とするシリアルデータ送信装置。