JPH04100022A - 液晶表示装置及びその駆動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は液晶表示装置に関し、特に薄膜トランジスタ駆
動方式液晶表示装置の構成に関する。

〔従来の技術〕

従来、液晶表示装置の一つとして薄膜トランジスタ（Ｔ
ｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ、以下ＴＦＴ
と略記）を用いた薄膜トランジスタ駆動方式液晶表示装
置が公知である。この表示装置はガラスなどの透明基板
上に設けられたＴＰＴを用いて１画素の液晶に加わる電
圧を制御する方式のため、画質が鮮明であるという特徴
を有しており、ＯＡ機器用の端末やＴＶなどに広く用い
られつつある。これらの用途には作業性などの観点から
１０インチ以上の大画面が必要である。又、文字や図形
を鮮明に表示するため１画素のサイズを小さくし精細度
を高くすることが必要になってきている。

第１１図は１画素の等価回路を示したものである。走査
信号線５１１と映像信号線５１２の交差部に、走査信号
線５１１にゲート電極を接続してＴＰＴ５１０が配置さ
れ、該ＴＦＴ５１０のドレイン／ソース電極に液晶容量
５１３と完全保持容量５１４が接続されている。走査信
号線５１１の信号によってＴＦＴ５１０がＯＮ状態とな
ると、映像信号線５１２の電位が画素電極部５１５に書
き込まれ、液晶容量５１３と完全保持容量５１４に電荷
が蓄積される。ＴＦＴ５１０がＯＦＦ状態となると液晶
容量５１３と完全保持容量５１４に蓄積された電荷は保
持される。液晶は直流電圧が印加されると劣化するため
、上記の書き込み及び保持は共通電極信号線５１６の電
位に対し正及び負の極性に交互に行われる。ただし、画
素電極部５１５の電位は、走査信号線５１１と画素電極
部５１５との間の寄生容量Ｃｇｓ５１７による容量結合
により、走査信号の変動に同期した電位変動（飛込み電
圧）が生ずるため、共通電極信号線５１６の電位は液晶
に加わる直流電圧成分を許容値以下にする電位（最適共
通電位）に調節される。

ここで、液晶に加わる直流電圧成分の許容値は液晶材料
によって異なるがほとんどの材料で２００ｍＶ程度であ
る。このようにして画素電極部５１５に書き込まれ、保
持された電位と共通電極信号線５１６の電位との電位差
を時間平均することによって液晶容量５１３に実効的に
加わる電圧Ｖｒｍｓが決まる。この実効電圧Ｖｒｍｓに
よって液晶の配向状態が決まり、液晶の光透過率が制御
されることとなる。ここで、完全保持容量５１４の容量
値を寄生容ｆｃｇｓ５１７より十分大きくすると画素電
極部５１５の電位の変動、すなわち飛込み電圧を低減す
ることができる。又、ＴＦＴＳｌｏや液晶容量５１３な
どのリーク電流による蓄積電荷の低減を抑えて実効電圧
Ｖｒｍｓの変動を低減する。さらに、完全保持容量５１
４及び液晶容量５１３の一方の電極である共通電極信号
線５１６の信号を、映像信号線５１２の信号と同期して
交流的に駆動すると映像信号線５１２の信号振幅を小さ
くすることができる。この交流駆動のパルス幅（１周期
の１／２）は通常１走査信号線の選択時間と同一に設定
される。前記のような利点を有することから、完全保持
容量５１４は薄膜トランジスタ駆動方式液晶表示装置の
画素に必須となってきている。なお、この種の装置とし
ては特公平２−１０９５５に開示されたものが挙げられ
る。

〔発明が解決しようとする課題〕

上記従来技術は完全保持容量が満たすべき諸条件、特に
、液晶表示装置を大画面化、高精細化する際に重要とな
る諸条件について配慮されていなかった。

液晶表示装置の画面サイズを大型化すると基板上の素子
の加工形状を面内で均一化することが難しくなり、素子
寸法の面内ばらつきが大きくなる。

例えば１０インチでは±１．５μｍ程度のばらつきが生
ずる。このため、完全保持容量のように、容量値が素子
面積に比例する素子では画面サイズの大型化によって容
量値のばらつきが生じやすくなるという問題がある。特
に、高精細化によって１画素のサイズが小さくなり完全
保持容量の面積が小さくなるとばらつきの影響が顕著に
なる。又、素子加工時の２層間の合わせずれによるばら
つきの影響も受けやすくなる。このような容量値の表示
面内でのばらつきは最適共通電位の面内でのばらつきを
引き起こすため、表示面内で部分的に液晶に過大な直流
電圧が加わり、残像や液晶の劣化といった不良を引き起
こす。このためこのような素子寸法の面内ばらつきや合
せずれによる容量値のばらつきを低減することが必要と
なっていた。

又、液晶表示装置を大画面化、高精細化すると画素の走
査信号線（横）及び映像信号線（縦）の線数（画素の繰
返し数）が多くなる。画面の最上部の走査信号線から最
下部の走査信号線まで走査する周期は、人間の目にちら
つきとして感じられない程度、すなわち、１／６ｏ秒程
度が最大値となるため、走査信号線数が多くなると１線
あたりの選択時間が短くなる。例えば１０インチ基板上
に走査信号線７８０本、映像信号線３３６０本の液晶表
示装置を形成する場合、１走査信号線あたりの選択時間
は２０μｓ程度と短くなる。映像信号線及び共通電極信
号線の駆動信号のパルス幅は１走査信号線あたりの選択
時間と同一とするため約２０μＳとなり、２５ｋＨｚ程
度の高い周波数で交流駆動されることとなる。このため
、駆動波形のタイミングずれやなまり、雑音によって書
き込みや保持等の画素特性が影響を受けやすくなり、最
適共通電位の変動やしきい値の変動などの不良が起きや
すくなる。なかでも、共通電極信号線の波形は画素電極
部の電位を左右するため恥動方法を適切に設定すること
が必要となっていた。又、前述のように共通電極信号線
及び映像信号線の駆動回路は高い周波数で交流駆動する
必要が有るため、高速の駆動ＩＣが必要であり消費電力
が大きくなっていた。

さらに、高精細化によって１画素のサイズが小さくなる
と、パターンの間隔が小さくなるため配線間のショート
や素子段差部でのウォーターマークが発生しやすくなる
。特に、共通電極信号線が走査信号線と同一面内に形成
される構成の場合、１画素あたりの配線数が多いためこ
のような配線間のショートや素子段差部でのウォーター
マークが発生する確率は高まる。このため、これらの不
良が生じにくい共通電極信号線の構成方法が必要となっ
ていた。

さらに、高精細化によって１画素のサイズが小さくなる
と、光が透過せず表示部分とならない薄膜トランジスタ
部や完全保持容量素子部が、画素に対し相対的に大きく
なるため表示部の不連続性が顕著になり、これらの部分
が解像度を劣化させる原因となる。

本発明の第１の課題は、最適共通電位の面内でのばらつ
きを低減するのに好適な完全保持容量素子の構成を提供
することにある。

本発明の第２の課題は、最適共通電位の変動やしきい値
の変動を低減するのに好適な完全保持容量素子の駆動方
法を提供することにある。

本発明の第３の課題は、配線間ショートやウォーターマ
ークを低減し歩留まりを向上させるのに好適な完全保持
容量素子の構成を提供することにある。

本発明の第４の課題は、表示部の不連続性を避け、解像
度の劣化を回避するのに好適な完全保持容量素子の構成
を提供することにある。

〔課題を解決するための手段〕

上記課題の、最適共通電位の面内でのばらつきを低減す
るのに好適な完全保持容量素子の構成を達成するために
、走査信号線をなす第１の配線と、前記第１の配線にゲ
ート電極が接続された薄膜トランジスタと、前記薄膜の
トランジスタのドレイン／ソース電極の一方に接続され
て映像信号線をなす第２の配線と、前記薄膜トランジス
タのドレイン／ソース電極の他方に一方の電極が接続さ
れた完全保持容量素子と、前記薄膜トランジスタの前記
ドレイン／ソース電極の他方に一方の電極が接続された
液晶容量素子と、前記完全保持容量素子の他方の電極に
接続された第３の電極と、前記液晶容量素子の他方の電
極に接続され、前記第３の電極と実質的に接続された第
４の電極を含んでなる画素を複数個配置してなる薄膜ト
ランジスタ駆動方式液晶表示装置において、前記各完全
保持容量素子の容量部の周縁長μｍを、該容量部の面積
μｔｈ２を当該薄膜トランジスタ駆動方式液晶表示装置
の表示部の画素が配置されている領域の対角長対で除し
て得られる値の１．３３倍以下とし、前記第３、第４の
電極は共通電極信号線に接続したものである。さらに、
前記完全保持容量素子の容量部の端部は、上下及び左右
が前記完全保持容量素子の電極のどちらか一方の端部に
よってのみ終端されるものである。

又、上記第３の課題の、配線間ショートやウォーターマ
ークを低減し歩留まりを向上させるのに好適な完全保持
容量素子の構成を達成するために、共通電極信号線の縦
方向の幅を、完全保持容量素子の面積を前記透明画素電
極の横方向の幅で除して得られる値とし、共通電極信号
線の完全保持容量素子間の接続部を完全保持容量素子の
横方向端部の縦方向ほぼ中央部に配置したものである。

又、上記第４の課題の、表示部の不連続性を避け、解像
度の劣化を回避するのに好適な完全保持容量素子の構成
を達成するために、薄膜トランジスタ部と完全保持容量
素子部は、これらによって光が透過せず表示部とならな
い部分の幅をほぼ同一としたものである。又、これらの
表示部とならない薄膜トランジスタ部と完全保持容量素
子を分離し、ほぼ同一間隔で配置したものである。

又、上記第２の課題の、最適共通電位の変動やしきい値
の変動を低減するのに好適な完全保持容量素子の駆動方
法を達成するために、共通電極信号線の信号は映像信号
線の信号に対し位相をずらした（非同期とした）。すな
わち、共通電極信号線の電位が変化し始めるタイミング
は、映像信号線の電位が変化し始めるタイミングに対し
、１走査信号線選択時間から映像信号線の走査信号線に
対する遅れ時間、および、共通電極信号線の最大遅れ時
間を引いた時間以下、ゼロ以上の範囲内で遅らせたもの
である。又、共通電極信号線のパルス幅（１周期の１／
２）を１走査信号線選択時間のｎ倍としたものである。

ここで、ｎは走査信号線の約数としている。

〔作用〕

完全保持容量素子の容量部の周縁長μｍが、前記完全保
持容量素子の面積μｍ２を前記薄膜トランジスタ輛動方
式液晶表示装置の表示部の画素が配置されている領域の
対角長インチで割った値の１．３３倍以下に設定される
と、寸法ばらつきによる完全保持容量素子の面積のばら
つき、すなわち、容量値のばらつきは中心値の±２０％
以下に抑えられる。完全保持容量素子の容量値のばらつ
きが±２０％以下であれば最適共通電位の面内でのばら
つきは２００ｍＶ以下に抑えられるため、残像や液晶の
劣化といった不良を引き起こすことがない。又、完全保
持容量素子の容量部は４辺形をなし、該４辺形の互いに
対向する一方の２辺は該完全保持容量素子を形成する一
方の電極の両端部に一致し、前記対向する他方の２辺は
前記完全保持容量素子を形成する他方の電極の両端部で
あるから、各電極をなすパターン間の合わせずれが生じ
ても完全保持容量素子の面積が変化しない。

このため、完全保持容量素子の容量値はばらつくことが
なく、残像や液晶の劣化といった不良を弓き起こすこと
がない。

又、共通電極信号線の電位が変化し始めるタイミングを
、映像信号線の電位が変化し始めるタイミングに対し、
１走査信号線選択時間から映像信号線の走査信号線に対
する遅れ時間、および、共通電極信号線の最大遅れ時間
を引いた時間以下、ゼロ以上の範囲内で遅らせると、書
き込み時には共通電極信号線とソース電極の電位差を所
望の値までに到達させるとともに、保持時には飛込みに
よってソース電位が変化し終えた後に共通電極信号線の
電位変化に対応したソース電極の電位変化が起こるため
、ソース電位の変調による最適共通電位の変動やしきい
値の変動が起こらない。前記範囲内で特に、前記共通電
極信号線の電位が変化し始めるタイミングを前記範囲の
ほぼ中央に設定して遅らせると、書き込み時、保持時と
もにマージンが最大となるためタイミングのずれなどの
ソース電位の変調による最適共通電位の変動やしきい値
の変動が起こらない。又、前記範囲内で特に、前記共通
電極信号線の電位が変化し始めるタイミングを、映像信
号線の電位が変化し始めるタイミングに対し、１走査信
号線選択時間から映像信号線の電位の走査信号線の電位
に対する遅れ時間、および、共通電極信号線の最大遅れ
時間を引いた時間にほぼ等しい時間遅らせると、液晶に
高い電圧が印加される場合（ノーマリホワイトモードで
は黒表示、ノーマリブラックモードでは白表示）の保持
時のソース・ドレイン電極間の電位差が低減され、又、
共通電極信号線とソース又はドレイン電極間の電位差が
低減されるため、ＴＰＴのソース・ドレイン電極間リー
ク電流、および、共通電極信号線寄生ＭＯ５によるリー
ク電流が低減され保持特性が向上する。又、共通電極信
号線のパルス幅（１周期の１７２）を１走査信号線選択
時間のｎ倍とすると、共通電極信号線の交流信号の周波
数が１７　ｎとなるため駆動回路の消費電流が小さくな
る。又、共通電極信号線をｎ倍周期としても映像信号線
のパルス幅（１周期の１７２）は１走査信号線選択時間
と同一であるが、ｎ個ごとに正極性、負極性となる。映
像信号線の信号はフレーム間引きなどのため隣合う画素
同志の階調差が小さい場合が多く、しかもｎ倍周期とす
ると隣合う画素同志で極性が同じ場合が多くなるため実
質的に低周波数となり、映像信号線の駆動回路も消費電
流が小さくなる。

又、共通電極信号線の縦方向の幅を、完全保持容量素子
の面積を、透明画素電極の横方向の幅で除して得られる
寸法とすると、同一面内にある走査信号線と共通電極信
号線の間隔が最大値となるため、配線間ショートが起こ
りにくい。又、共通電極信号線の完全保持容量素子間の
接続部が完全保持容量素子の左右端の縦方向ほぼ中央部
に配置されると、共通電極信号線の段差による谷部の長
さが短いためエツチング液などの製造工程で使用される
液体が滞留しにくいため、これによるウォーターマーク
などの不良が起こりにくい。

又、薄膜トランジスタ部の光が透過せず表示部とならな
い部分の幅と完全保持容量素子部の光が透過せず表示部
とならない部分の幅がほぼ同一となるので表示部の不連
続性が目立ちにくくなる。

又、これらの表示部とならない薄膜トランジスタ部と完
全保持容量素子部が分離され、ほぼ均一な間隔で配置さ
れると表示部とならない部分の幅が平均して小さくなる
ため、表示部の不連続性が目立ちにくくなる。

〔実施例〕

以下、本発明の実施例を図面を用いて説明する。

以下の説明では、まず、本発明が適用されたアクティブ
・マトリックス方式液晶表示装置の液晶表示部の平面構
造、断面構造、及び、製造方法などを説明し、次に、本
発明で特に詳細な内容を提供する完全保持容量素子の構
成例、駆動方法例などを説明し、最後に、液晶表示装置
の全体構成例について説明する。

本発明の実施例であるアクティブ・マトリックス方式の
液晶表示装置の液晶表示部の一画素を第２図に、画素を
複数配置した液晶表示部の要部を第３図に示す。又、第
２図のＶＩＢ−ＶＩＢ切断線で切った液晶表示装置の断
面を第６Ｂ図に示す。

第６Ｂ図に示すように、本実施例の液晶表示装置におい
ては、下部透明ガラス基板４００の内側（液晶側）の表
面上に、ＴＦＴ３０４及び透明画素電極３０９を有する
画素が形成されている。又。

上部透明ガラス基板４０３の内側（液晶側）の表面上に
はカラーフィルター４５１が設けられている。これら上
下の透明ガラス基板間に液晶４５０が封入されている。

下部及び上部透明ガラス基板４００．４０３の厚さは、
例えば、１．１（ｍｍ）程度である。

第２図、第３図はともに下部透明ガラス基板４００の内
側（液晶側）から見た平面図であり、下部透明ガラス基
板４００上のパターンのみ示している。各画素は、隣接
する２本の走査信号線（ゲート信号線または水平信号線
）３ｏ１と、閘接する２本の映像信号線（ドレイン信号
線または垂直信号線）３０２との交差領域部（４本の信
号線で囲まれた領域内および信号線上）に配置されてい
る。走査信号線３０１は、行方向に延在し、列方向に複
数本配置されている。映像信号線３０２は、列方向に延
在し、行方向に複数本配置されている。また、共通電極
信号線３０３が各走査信号線３０１の間に走査信号線３
０１と平行して行方向に延在し、列方向に複数本配置さ
れている。

なお、これらの信号線は液晶表示部の周辺でそれぞれ駆
動回路に接続されている。すなわち、各走査信号線３０
１は、行方向に延在した先端、例えば、左端で透明ガラ
ス基板上の端子部に接続され、さらに、各端子はＴＡＢ
に接続され、ＴＡＢ上の半導体基板内の走査信号駆動回
路の各出力部に接続されている。各映像信号線３０２は
、列方向に延在した先端、すなわち、上端及び下端で一
本毎に互い違いに引出されてそれぞれ端子部に接続され
、さらに、各端子はＴＡＢに接続され、ＴＡＢ上の半導
体基板内の映像信号駆動回路の各出力部に接続されてい
る。また、共通電極信号線３０３は行方向に延在した先
端、例えば、右端で共通の電極に接続され、この共通電
極は端子部に接続され、さらに、この端子部は可撓性プ
リント回路（ＦＰＣ）上の電極に接続され、共通電極駆
動回路の出力部に接続されている。

第２図に示すように、各画素のＴＦＴ３０４は一画素に
一個配置されている。ＴＦＴ３０４は、主に、ゲート電
極３０１（走査信号線３０１の一部をなしているので、
同一符号で表示する）、絶縁膜、非晶質Ｓｉ半導体３０
６、一対のソース電極３０７及びドレイン電極３０８で
構成されている６なお、ソース・ドレインは本来その間
のバイアス極性によって決まり、本表示装置ではその極
性は動作中反転するので、ソース・ドレインは動作中入
れ替わると理解されたい。ただし、以下の説明では便宜
上一方をソース、他方をドレインと固定して表現する。

第２図に示すように、本発明の画素では、ＴＦＴ３０４
は画素の下側の走査信号線３０１上に配置され、この走
査信号線３０１がＴＦＴ３０４のゲート電極になってい
る。また、ＴＦＴ３０４のチャンネル方向（ソース・ド
レイン間を電流が流れる方向）は映像信号線３０２の方
向と平行になるように配置されている。ソース電極３０
７は、ＴＦＴ３０４の図面上側に配置され、その端部は
透明画素電極３０９に接続されている。ドレイン電極３
０８は、ＴＦＴ３０４の図面下側に配置され、画素の左
側の映像信号線３０２に接続されている。すなわち、本
実施例では画素は下側の走査信号線３０１と左側の映像
信号線３０２によって制御されている。ＴＦＴ３０４の
チャンネル長Ｌ（ソース・ドレイン電極間の距離）とチ
ャンネル幅Ｗの比、すなわち、相互コンダクタンスｇｍ
を決定するファクタＷ／Ｌは本実施例では約３に設定さ
れている。この値はフレーム周波数、走査信号線数、Ｔ
ＰＴの移動度、液晶容量値、完全保持容量値などに加え
、加工時の寸法シフトを考慮して設定される。

共通電極信号ｌＲ３０３は走査信号線３０１の間に配置
されている。共通電極信号線３０３と走査信号線３０１
との間隔はほぼ均一となっている。

隣接する２本の走査信号線３０１と同じく隣接する２本
の映像信号＃！３０２で囲まれる領域に方形の透明画素
電極３０９が配置され、共通電極信号線３０３と透明画
素電極３０９との交差部には完全保持容量３１０が形成
されている。ＴＦＴ３０４のＷ／Ｌ、ソース電極３０７
と走査信号線３゜１の重なり容量（Ｃｇｓ）などによっ
て一画素あたりに必要な完全保持容量素子３１０の容量
値が決まり、絶縁膜の単位面積あたりの容量値から完全
保持容量素子３１０の面積が決定される。本実施例では
完全保持容量素子３１０は、長方形であり、左右方向（
図上の左右方向、以下同じ）の幅は透明画素電極３０９
の幅と同一で、これより上下方向（図上の上下方向、以
下同じ）の幅が決定されている。

透明画素で３０９上には乗り越え電極３２３が設けられ
ている。乗り越え電極３２３は、例えば。

ソース・ドレイン電極と同一の層で形成され、共通電極
信号４！３０３に重なっている部分と重なっていない部
分の透明画素電極３０９を電気的に接続している。これ
によって、共通電極信号線３０３の段差部での透明画素
電極３０９の断線による表示不良を防止している。透明
画素電極３０９が共通電極信号線３０３と交差していな
い部分が、液晶容量素子を形成している。

走査信号線３０１及び共通電極信号線３０３と映像信号
線３０２との交差部には、これら信号線間のショートを
低減するために、ＴＦＴ３０４の非晶質Ｓｉ半導体３０
６と同一の層からなる非晶質Ｓｉ半導体３０５，３１１
が設けられている。

透明画素電極３０９は、映像信号線３０２．非晶質Ｓｉ
半導体３０５，３１１、ドレイン電極３０８などとショ
ートしない範囲で最大限の面積に設定されている。透明
画素電極３０９の映像信号線３０２側端部には遮光層３
１２，３１３゜３１４．３１５が設けられ、透明画素電
極３０９の周辺からの光の洩れを部分的に防いでいる。

透明画素電極３０９はソース電極３０７と同一の電位で
あって、透明画素電極３０９への映像信号線３０２の電
位の書き込み、および、透明画素電極３０９の電位の保
持は、ＴＦＴ３０４のＯＮ。

ＯＦＦによって制御されている。

第２図に示した構成の画素は、第３図に示すように行方
向、及び、列方向に画素の横寸法３１６、及び、縦寸法
３１７を繰返しピッチとして配置されている。このよう
にして形成されている下部透明ガラス基板に対向して、
上部透明ガラス基板が設けられている。

第４図は画素を複数配置した液晶表示部の要部の透明ガ
ラス基板のカラーフィルターパターンを示したものであ
る。第４図では、下部透明ガラス基板上の画素パターン
とカラーフィルターパターンの位置関係を明らかにする
ために、画素の横寸法３１６、及び、縦寸法３１７の枠
を破線で示している。なお、第４図のカラーフィルター
のパターンは、上部透明ガラス基板の背面（液晶の反対
側）から見た平面図である。第４図から明らかなように
、カラーフィルターは、画素に対向する位置に各画素毎
に構成され、染め分けられている。

すなわち、カラーフィルター４５１は、画素と同様に、
隣接する２本の走査信号線と隣接する２本の映像信号線
との交差領域部に形成されている。

上部透明ガラス基板の内側（液晶側）の表面上には、遮
光層３１８、赤色フィルタ層（Ｒ）３１９゜緑色フィル
タ層（Ｇ）３２０、青色フィルタ層（Ｂ）３２１のパタ
ーンが形成され、さらに、液晶表示部全面にわたって共
通透明電極４５３が設けられている。赤色フィルタ層（
Ｒ）３１９、緑色フィルタ層（Ｇ）３２０、青色フィル
タ暦（Ｂ）３２１のパターンは列方向に延在し、行方向
にＲ２Ｏ，Ｂの順で配置されている。すなわち、フィル
タの色は列方向については単一色となっている。

このように、カラーフィルターは縦ストライプ配置構造
となっている。

第５図は、下部透明ガラス基板上の画素パターンと上部
透明ガラス基板上のカラーフィルターパターンを同時に
示したものである。本発明の液晶表示装置においては、
並置されているＲ、Ｇ、Ｂそれぞれの画素の色が混色さ
れることにより多色表示が行なわれる。すなわち、横方
向に並置された３個の画素で表示の１単位（１ドツト）
３２２が構成されている。１ドツト３２２の横寸法と縦
寸法はほぼ同一になるように設定されている。したがっ
て、１画素の横寸法３１６は縦寸法３１７のほぼ３分の
１に設定されている。

以上のような構造のドツトが所望の個数配置され、液晶
表示部が構成されている。液晶表示部の下部透明ガラス
基板の背面（液晶の反対側）には光源（バックライト）
が設置されている。下部透明ガラス基板上の画素の透明
画素電極３０９と、上部透明ガラス基板上の共通透明電
極４５３との間の電圧（交流電圧の実効値）が、上下ガ
ラス基板間の液晶４５０に印加されることにより液晶の
配向状態が変化し、バックライトの光透過率を変化させ
ることにより表示が行われる。液晶表示装置の精細度を
高くするためには１ドツトの寸法が小さく設定される。

たとえば、１ドツトの一辺の寸法を０．３ａｍ程度とす
ることにより高い精細度が実現される。

次に、本発明の液晶表示装置の断面構造、及び、製造方
法などについて説明する。

第６Ｂ図の断面構造に示されているように、各画素（７
）ＴＦＴ３０４は、主にゲート電極３０１、ゲート絶縁
体４１２、ｉ型（真性、　１ｎｔｒｉｎｓｉｃ。

導電型不純物がドープされていない）非晶質８１半導体
層３０６、一対のソース電極３０７およびドレイン電極
３０８で構成されている。

ゲート電極３０１は、アルミニウム膜を用い、１１００
ｎ程度の膜厚で形成する。このゲート電極３０１は、Ｓ
ｉ半導体層３０６を完全に覆うように（下方からみて）
それより大きいきめに形成されている。従って、下部透
明ガラス基板４００の下方に蛍光灯等のバックライトを
取り付けた場合、この不透明のゲート電極３０１が影と
なって、Ｓｉ半導体層３０６にはバックライト光が当ら
ず。

光照射による導電現象すなわちＴＦＴ３０４のオフ特性
劣化が起こりにくくなる。ゲート電極３０１はゲート及
び遮光の機能の面からだけ考えれば、ゲート電極及びそ
の配線は単一の層で一体に形成してもよく、この場合不
透明導電材料としてＳｉを含有させたＡ１、純Ａｌ、お
よびｐｄを含有させたＡＩ等を選ぶことができる。

ＴＦＴ３０４のゲート絶縁膜４１２は、ゲート電極３０
１及び走査信号線３０１の上層に形成されている。ゲー
ト絶縁膜４１２は、たとえば、プラズマＣＶＤで形成さ
れた窒化珪素膜を用い、３００ｎｍ程度の厚さで形成さ
れる。さらにゲート絶縁膜は前記ゲート電極を、例えば
アルミニウム膜を陽極化成等により一部アルミナ化して
、アルミナゲート絶縁膜４１６として用いる、いわゆる
２層ゲート絶縁膜構造となっている。このアルミナゲー
ト絶縁膜４１６は、ゲート電極３０１と上層の配線部分
、たとえば映像信号線及びドレイン、ソース電極３０８
，３０７に用いられる金属膜との短絡防止としても作用
する。前記までの製造工程の平面図を第７図に示す。

Ｓｉ半ｌ１体層３０６は、アモーファスシリコン膜ある
いは多結晶シリコン膜で形成し、約１８０ｎｍ程度の厚
さで形成する。このＳｉ半導体層３０６は、供給ガスの
成分を変えて窒化珪素ゲート絶縁膜４１２の形成ととも
に連続して同じプラズマＣＶＤ装置で、しかもその装置
から外部に露出することなく形成される。また、オーミ
ックコンタクト用のりんをドープしたＮ十層４１３ａも
同様に連続して約４０ｎｍの厚さに形成される。

しかる後、下部透明ガラス基板４００はＣＶＤ装置から
外に出され、ホトリソグラフィ技術により、Ｓｉ半導体
層３０６は島状にパターンニングされる。前記までの製
造工程の平面図を第８図に示す。

透明画素電極３０９は、スパッタ方により形成された透
明導電膜（ＩＴ○：ネサ膜）を用い、１２０ｎｍから２
００ｎｍの膜厚で形成される。

その後、ホトリソグラフィ技術により各画素毎にパター
ニングされる。前記までの製造工程の平面図を第９図に
示す。

ソース電極３０７、ドレイン電極３０８は、各々Ｎ千生
導体層４１３ａに接触する下側から、第１導電膜Ａ、第
２同電膜Ｂを重ね合わせて構成されている。ソース電極
３０７、ドレイン電極３０８の第１導電膜Ａ、第２導電
膜Ｂは、各々同一工程で製造される。第１導電膜Ａには
、スパッタで形成したクロム膜が用いられ、５０ｎｍか
ら１１００ｎの膜厚で形成された。クロム膜は、膜厚を
必要以上に厚くするとストレスが大きくなるので、２０
０ｎｍの膜厚を越えない範囲で形成される。

クロム膜は、Ｎ千生導体層４１３ａとの接触が良好であ
る。クロム膜は、後述する第２の導電膜Ｂのアルミニウ
ムがＮ千生導体層４１３ａに拡散することを防止する、
いわゆるバリア層と成る。第１の導電膜Ａとしては、ク
ロムの他に、高融点金属膜（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）　
、高融点金属シリサイド膜（ＭｏＳｉ２．ＴｉＳｉ２．
ＴａＳｉ２゜ＷＳｉ２）で形成してもよい。

第２導電膜Ｂは、アルミニウムのスパッタリング法によ
り３００ｎｍから４００ｎｍの膜厚に形成される。アル
ミニウム膜は、クロム膜に比へてストレスが小さいため
、厚い膜厚に形成することが可能で、ソース電極３０７
、ドレイン電極３゜８及び映像信号線３０２の抵抗値を
低減するように構成されている。第２導電膜Ｂは、ＴＦ
Ｔ３０４の動作速度の高速化、映像信号線の信号伝達速
度の高速化が図れるように構成されている。つまり、第
２導電膜Ｂは、画素の書き込み特性を向上することがで
きる。。第２導電膜Ｂとしては、アルミニウム膜の他に
、シリコン（Ｓｉ）や銅（ＣＵ）を添加物として含有さ
せたアルミニウム膜で形成してもよい。第１導電膜Ａと
第２導電膜Ｂで構成されているソース電極３０７、ドレ
イン電極３０８は、ホトリソグラフィ技術により、各々
パターンニングされる。このとき、前記Ｎ千生導体層４
１３ａは、上記ホトリソマスクと第１導電膜Ａと第２導
電膜Ｂをマスクとして一部除去される。

すなわち、Ｓｉ半導体層３０６上に残っていたＮ＋半導
体層４１３Ａは、第１導電膜Ａと第２導電膜Ｂ以外の部
分がセルファライン的にその厚さ分除去される。

その後、下部透明ガラス基板４００表面には窒化珪素を
プラズマＣＶＤ法により１μｍの膜厚に形成し、ホトリ
ソグラフィにより端子部等を露出させ、窒化珪素保護膜
４１７で画素全面を保護する。前記までの製造工程の平
面図を第１０図に示す。

液晶４５０は、下部透明ガラス基板４００と上部透明ガ
ラス基板４０３との間に形成された空間内に、液晶分子
の向きを設定する下部配向膜４１８及び上部配向膜４１
９に規定され、封入されている。下部配向膜４１８は、
下部透明ガラス基板４００側の窒化珪素保護膜４１７上
部に形成される。

上部ガラス基板４０３の内側（液晶側）の表面には、カ
ラーフィルタ４５１、有機保護膜４５２、共通透明画素
電極４５３および前記上部配向膜４１９が順次積層して
設けられている。前記共通透明画素電極４５３は、下部
透明ガラス基板４゜Ｏ側の画素毎に設けられた透明画素
電極３０９に対向し、上部透明ガラス基板４０３に一体
となり形成されている。この共通透明画素電極４５３に
は、コモン電圧Ｖ　ｃ　ｏ　ｍが印加されるように構成
されている。

カラーフィルタ４５１は、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。

カラーフィルタ４５１は、画素に対向する位置に各画素
毎に構成され、染め分けられている。カラーフィルタ４
５１は隣接する２本の映像信号線３０２間内に各画素間
に渡りストライプ状に形成されている。カラーフィルタ
４５１は、次のように形成されている。まず、上部透明
ガラス基板４０３の表面に染色基材を形成し、フォトリ
ングラフィ技術で赤色フィルタ形成領域以外の染色基材
を除去する。この後、染色基材を赤色染料で染め、固着
処理を施すことによって形成される。その後、緑色フィ
ルタ、青色フィルタを順次形成する。

有機保護膜４５２は、前記カラーフィルタ４５１を異な
る色に染め分けた染料が液晶に漏りることを防止するた
めに設けられている。有機保護膜４５２は、例えば、ア
クリル樹脂、エポキシ樹脂等の透明樹脂材料で形成され
ている。

この液晶表示装置は、下部透明ガラス基板４００、上部
透明ガラス基板４０３側の各々層を別々に形成し、その
後、上下透明ガラス基板４００及び４０３を重ね合わせ
、両者間に液晶を封入することによって組み立てられる
。

前記第６Ｂ図は一画素分の断面を示しているが、第６Ａ
図は透明ガラス基板４００及び４０３の左側縁部分で外
部引出し配線の存在する部分の断面を示している。第６
Ｃ図は、透明ガラス基板４００及び４０３の右側縁部分
で引出し配線の存在しない部分の断面を示している。

第６Ａ図、第６Ｃ図の各々に示すシール材４６０は、液
晶４５０を封入するように構成されており、液晶封入口
（図示していない）をのぞく透明ガラス基板４００及び
４０３の縁周囲全体に沿って形成されている。シール材
４６０は、たとえば、エポキシ樹脂で形成されている。

前記上部透明ガラス基板４０３側の共通透明画素電極４
５３は、少なくとも１カ所において、銀ペースト４３０
によって、下部透明ガラス基板４００側に形成された外
部引出し配線に接続されている。この外部引出し配線は
、前記ゲート電極３０１、ソース電極３０７、ドレイン
電極３０８の各々と同一工程で形成されている。

前記配向膜４１８及び４１９、透明画素電極３０９、共
通透明画素電極４５３等は、シール材４６０の内側に形
成される。偏光板４３１Ａ及び４３１Ｂは下部透明ガラ
ス基板４００、上部透明ガラス基板４０３の各々の外側
の表面に形成されている。

次に、本発明で特に詳細な内容を提供する完全保持容量
素子の構成、駆動方法などを説明する。

まず、最適共通電位の面内でのバラツキを低減するのに
好適な完全保持容量素子の構成の実施例をいくつか示す
。

第１図は本発明を説明するための実施例を示したもので
ある。共通電極信号線である第１の電極５０１と、該第
１の電極５０１に絶縁層を介して対向する透明画素電極
である第２の電極５０２との交差部５０３が完全保持容
量素子を形成している。完全保持容量素子の図上、上端
５０６及び下端５０７はともに第１の電極５０１の端部
で終端され、左端５０４及び右端５０５はともに第２の
電極５０２の端部で終端されている。

Ｌ＜１．３３　Ｓ／Ｄ　　　　　　　　・・・・・・（
１）式（１）は本発明の完全保持容量素子の構成を特徴
付けるものである。ここで、Ｌは容量部の周辺５０４．
５０５，５０６，５０７の長さの総計（単位μｍ）、Ｓ
は交差部５０３の面積すなわち容量素子面積（単位μｍ
”）、Ｄは薄膜トランジスタ駆動方式液晶表示装置の表
示部の画素が配置されている領域の対角長（単位インチ
）を示す。

表示面内で素子寸法がばらついたときの容量部の面積変
動量はＬ△Ｘで示される。ここで、△Ｘは素子加工後の
平均寸法からのずれ、すなわち、ばらつき（単位μｍ）
を示している。△Ｘは加工技術に依存するものの通常り
に比例し、△Ｘ＝ａＤと示される。発明者らの実験によ
れば、比例定数ａはほぼ０．１５程度である。

△Ｘ＝Ｏ，１５Ｄ　　　　　　　　　　　・・・・・・
（２）したがって、ＯＡ機器用の端末などによく用いら
れる１０インチサイズの表示装置では△Ｘは１．５μｍ
程度である。面内で寸法がばらついたときの容量素子面
積に対する容量部面積変動の割合、すなわち、容量値変
動割合はＬ△Ｘ／Ｓで示される。第１２図は完全保持容
量素子の容量値と最適共通電位の関係を示したものであ
る。この曲線は本発明を含め通常用いられる画素の構造
についてほぼ同様の傾向を示している。飛込み電圧Ｖｐ
は、完全保持容量Ｃｓｔｇ、ＴＦＴのゲート、ソース間
寄生容量Ｃｇｓ、液晶容量Ｃ１ｃ、走査信号線（ゲート
）のＯＮ時とＯＦＦ時の電位差ＶｇＨＬとすると、 ・・・　（３） と表される。完全保持容量素子の容量値Ｃｓ　ｔ　ｇが
小さいと上式により飛込み電圧Ｖｐが大きくなり、最適
共通電位は減少する。この完全保持容量素子の容量値に
対する最適共通電位の依存性から、容量値変動の割合が
およそ２０％程度以下であれば容量値によらず最適共通
電位のばらつきは２００ｍＶ以下に抑えられることが発
明者等の検討によって明らかになっている。したがって
ＬΔＸ／Ｓ＜０．２　　　　　　　　　・・・（４）で
あれば残像や液晶の劣化などの不良が生じない。

式（２）と式（４）とから式（１）が得られる。

第１３図に容量部面積Ｓと容量部周縁長りの関係を示す
。曲線５２２は容量部を円形とした場合、すなわち、容
量部周縁長が最小の場合を示しており、容量部周縁長は
この曲線より上の領域になる。

直線５２１は式（１）の不等号が等号に置き換えられた
場合を示し、式（１）は容量周縁長が直線５２１より下
の領域である範囲を示す。すなわち。

曲線５２２と直線５２１に囲まれた斜線領域が最適共通
電位のばらつきを２００ｍＶ以下に抑えられる容量部周
縁長の領域である。式（１）から明らかなように表示部
の対角長りが長いほど直線５２１の傾きが小さくなり、
この斜線領域は狭くなる。また、第１３図かられかるよ
うに容量部面積が小さいとこの領域は狭くなる。すなわ
ち、液晶表示装置が大画面化されるほど、また、液晶表
示装置の高精細化により１画素のサイズが小さくなり容
量部の面積が小さくなるほど容量部周縁長の許容領域が
小さくなり、完全保持容量素子の形状寸法が重要となっ
てくる。特に、液晶表示装置の表示部の対角長が９イン
チ以上であるか、あるいは、１ドツト（ＲＧＢの３画素
からなる１表示車位）の対角長が４００μｍ以下または
１画素の面積が３００００μボ以下の場合に本発明は重
要である。

第１２図の曲線によると、完全保持容量素子の容量値を
大きくすれば該容量値が変動した場合の最適共通電位の
変動は小さくなり、容量値変動の割合がおよそ２０％程
度以上でも最適共通電位のバラツキは２００ｍＶ以下に
抑えられるように思ねれる。しかしながら、ここでは映
像信号線の信号電位によって最適共通電位が変動するこ
とを考慮する必要がある。すなわち、完全保持容量素子
の容量値が小さすぎると、映像信号配線の電位による飛
込み電圧の違いが顕著になるため、最適共通電位が信号
電位によって大きく変動する。例えば液晶容量に加わる
電圧が小さい場合は大きい場合に比べて飛込み電圧が大
きくなり最適共通電位は小さい。このため、最適共通電
位が適切に設定された面内位置とは異なった信号電位が
印加されている他の面内位置では直流電圧が加わり、残
像や液晶の劣化といった不良を引き起こす。また、完全
保持容量素子の容量値が大きすぎると、映像信号線の電
位による書き込みの度合いの変化が顕著になる。例えば
、上記とは逆に、液晶容量に加わる電圧が大きい場合は
小さい場合に比べて正極側で書き込み率が低下し共通電
位は小さくなる。

これによって上記と同様の最適共通電位の変動が起こり
、残像や液晶の劣化といった不良を引き起こす。このた
め、完全保持容量素子の容量値は適正な値に設定される
必要がある。たとえば、完全保持容量素子の容量値は液
晶容量値の３倍から７倍程度とすることが有効である。

第２図は本発明の完全保持容量素子の構造の実施例を画
素の他の部分も含めて示したものである。

第２図で完全保持容量素子３１０の一方の電極（共通電
極信号線）３０３と他方の電極（透明画素電極）３０９
はほとんど直交しており、完全保持容量素子はほとんど
長方形となっている。完全保持容量素子３１０の一方の
電極３０３は例えば八βなどの低抵抗の金属からなって
おり、第１１図の電極５１６に相当する共通電極部を構
成し、ゲート電極（走査信号線）３０１と平行して配置
される。また、完全保持容量素子３１０の透明画素電極
３０９は例えば酸化インジューム錫（ＩＴＱ）などの透
明導電膜からなる画素電極であり、絶縁膜を介して共通
電極信号線３０３上に積層される。共通電極信号１Ｉ１
３０３上以外の部分に形成されている透明画素電極３０
９の領域は光が透過する領域であり、開口部となる部分
である。共通電極信号線３０３と透明画素電極３０９の
間にはたとえば窒化シリコン膜、あるいは、窒化シリコ
ン膜とＡΩを陽極酸化したＡＱ２０３膜との複合膜など
からなる絶縁膜が積層されている。このような膜構成は
他の実施例でも同一と考えてよい。透明画素電極３０９
の横方向の幅は隣接する映像信号線３０２とショートし
ない範囲で最大幅に設計される。このため、完全保持容
量素子を長方形にしていることから、共通電極信号線３
０３の完全保持容量素子位置での縦方向の幅は設定され
た完全保持容量素子の面積に対して最小幅となっている
。共通電極信号線３０３と映像信号線３０２の交差部５
２３では両者間のショートが起きやすいため、交差面積
はできるだけ小さく設計される。

このため交差部５２３の共通電極信号線３０３の線幅は
容量部３１０での線幅より通常細く設計される。交差部
５２３にはショート確率低減のため例えばアモルファス
Ｓｉ層３１１が共通電極信号線３０３と映像信号線３０
２の間に配置される。

また、乗り越え電極３２３は共通電極信号線３゜３の端
部で生じる段差による透明画素電極３０９の断線を避け
るため交差部段差上下の透明画素電極３０９を接続する
目的で設けられる。本実施例の完全保持容量素子３１０
の面積と周縁長の関係は式（１）の関係を満足している
。このため素子寸法ばらつきによる容量値のばらつきは
わずかであり、残像や液晶の劣化といった不良を引き起
こすことがない。また、共通電極信号線３０３の完全保
持容量素子部分の縦方向の幅は最小幅となっているため
平行するゲート電極を形成する走査信号線３０１との距
離を十分長くでき、走査信号線３０１と共通電極信号線
３０３がショートする確率はｔＪｓさい。また、第２＠
に示した完全保持容量素子の形状ではその上下端は完全
保持容量素子の一方の電極で、左右端は完全保持容量素
子の他方の電極で終端されている。さらに２個の電極の
交差部の端部から少なくとも該２個の電極の合わせずれ
の距離内では双方の電極の幅は変化していない。このた
め、合わせずれがあっても交差部すなわち容量部の面積
は変化しない。したがって、合わせずれによる完全保持
容量素子の容量値ばらつきが起こらないため、表示面内
で液晶に部分的に過大な直流電圧が加わることがなく、
残像や液晶の劣化といった不良を引き起こすことがない
。

第１４図は本発明の他の実施例を示している。

ここでは完全保持容量素子５２５を構成する共通電極信
号線５２６と透明画素電極５２７のみ示している。本実
施例でも完全保持容量素子５２５の面積と周縁長の関係
は式（１）の関係を満足している。また、共通電極信号
線５２６と透明画素電極５２７の交差部から少なくとも
２層間の合わせずれの距離内ではこれらの電極の幅は変
化していない。このため寸法ばらつきによる容量値のば
らつきはわずかであり、また、合わせずれによる完全保
持容量素子の容量値ばらつきが起こらないため、残像や
液晶の劣化といった不良を引き起こすことがない。また
、本実施例では共通電極信号線５２６の上下端が直線で
なく、上下端の端面は少なくとも３方向を向いている。

従ってこの上に積層される透明画素電極５２７が、被積
層面の段差部厚み面への付着の悪いスパッタなどの方法
で積層されても共通電極信号線５２６の段差部が少なく
とも３方向を向いているので、３方向のうちいずれかの
段差部では厚み面に透明画素電極が充分に付着し、断線
しにくい。本実施例の完全保持容量素子５２５の凹部５
２８，５２９などは凸部でもよく、また、それらの位置
や大きさ、形状にはなんら制限はなく、上記のように面
積と周縁長の関係は第１図の数式の関係を満足し、上下
端は少なくとも３方向をなしていればその有効性は本実
施例と同一であることはいうまでもない。

第１５図は本発明の他の実施例を示している。

本実施例では完全保持容量素子５３０の上端５３１、及
び左右端５３２，５３３が透明画素電極５３４で終端さ
れ、下端５３５のみが共通電極信号線５３６で終端され
ている。本実施例でも完全保持容量素子５３０の面積と
周縁長の関係は第１図の数式の関係を満足している。こ
のため寸法ばらつきによる容量値のばらつきはわずかで
あり、残像や液晶の劣化といった不良を引き起こすこと
がない。また、本実施例では透明画素電極５３４が上端
５３１でも終端しているため、表示部が完全保持容量素
子５３０の下部のみになる。したがって、完全保持容量
素子５３０が表示部を分断しない構成のため解像度の低
下が避けられる。さらに、共通電極信号線５３６の段差
を透明画素電極５３４が乗り越える部分が一端のみのた
め、透明画素電極５３４の断線が起こりにくい。本実施
例の構成は容量素子が第１１図に記載の回路構成となっ
ている完全保持容量素子の場合ばかりでなく、容量素子
の共通電極が前段のゲート電極となる付加容量素子の場
合でも有効である。

以上の実施例で明らかにした方法による残像や液晶の劣
化の低減は、他の方法でも達成することができる。すな
わち、ゲート、ソース間寄生容量Ｃｇｓは完全保持容量
Ｃｓｔｇと液晶容量Ｃ１ｃの和の５％以下とする。この
ように設定すると、飛込み電圧が低減し最適共通電位の
完全保持容量素子の容量値に対する依存性が小さくなる
ため、完全保持容量素子の形状に第１図のような制約を
設ける必要はない。

次に、最適共通電位の変動やしきい値の変動を低減する
のに好適な完全保持容量素子の駆動方法の実施例を示す
。

第１６図は本発明の一実施例の駆動波形を示すものであ
る。第１６図の波形（ａ）はゲート電極（走査信号線）
に加わる電圧の波形、波形（ｂ）はドレイン電極（映像
信号線）の電圧の波形、波形（ｃ）は共通電極信号線の
電圧の波形、波形（ｄ）はこれらの電極の波形を重ねて
点線で示し、さらに、ソース電極の電圧の波形を実線で
加えてこれらの波形の相対的関係を示すものである。時
刻ｔ１でゲート電極はＯＦＦ電圧ＶＧＬから○Ｎ電圧Ｖ
ＧＨへ上昇し始め、書き込みが始まる。このため、ソー
ス電極もドレイン電極の電位に向って変化し始める。ゲ
ート電極は時刻ｔ２でＶＧＨに達する。

時刻ｔ２でドレイン電極は所望の電圧ＶＤＨへ移行し始
め、一定の遅延時間後にＶＤＨに達する。

時刻ｔ３で共通電極は電圧ＶＣ）（から電圧ＶＣＬへ移
行し始め、共通電極の遅延時間ｔＣＤ後に時刻ｔ４でＶ
ＣＬに達する。書き込みは時刻ｔ５にゲート電極の電位
がＯＮ電圧ＶＧＨからＯＦＦ電圧ＶＧＬへ移行し始める
まで継続し、この間にソース電極の電位は所望の電圧Ｖ
ＤＨまで達する。

時刻ｔ４から書き込みが完了する時刻ｔ５までの間はソ
ース電極（〜ドレイン電極）は共通電極より高い電位の
ため本実施例の駆動波形は正極性側を示している。時刻
ｔ５には液晶容量及び完全保持容量に所望の電圧ＶＤＨ
−ＶＣＬが加わる。ドレイン電極電圧と共通電極電圧の
パルス幅（１周期の１７２）は書き込み時間ｔＷ（１走
査信号線選択時間ｔ５−ｔｌ）と同一である。時刻ｔ５
にはゲート電極は○Ｎ電圧ＶＧＨから下降し始め、ゲー
トの遅延時間ｔＧＤ後に時刻ｔ６でＯＦＦ電圧ＶＧＬへ
戻る。この間、ソース電極は静電誘導のため飛込み電圧
Ｖｐだけ下降する。時刻ｔ６でゲート電極がＯＦＦ状態
となり、飛込みが終わったときにドレイン電極は変化し
始める。時刻ｔ６から一定時間ｔＡ後の時刻ｔ７には共
通電極は電圧ＶＣＬから電圧ＶＣＨへ移行し始める。こ
のとき、ソース電極も静電誘導により変化し始める。

ソース電極は飛込みが終わって一定時間ｔＡ経過してか
ら変化するため共通電極の駆動波形のタイミングずれな
どがおきてもソース電極の波形に影響をおよぼすことが
ない。第１７図は参考として従来の駆動波形を示してい
る。ドレイン電極と共通電極の波形は同期しており、変
化し始める時刻は一致している。このため、例えば、時
刻ｔ６では飛込みが終わってソース電位が下降し終える
と同時に共通電極が変化しソース電位は上昇を始める。

このため、駆動波形の変調によってソース電位が影響さ
れやすい。ドレイン電極の電位に対する共通電極の電位
の遅れ時間ｔＡはゼロ（従来の方法）より大であって、
１走査信号線選択時間ｔＷから映像信号線（ドレイン電
極）の走査信号線（ゲート電極）に対する遅れ時間ｔＧ
Ｄ、および、共通電極の最大遅れ時間ｔＣＤを引いた時
間以下である。なお、共通電極の電位は実際には飛込み
電圧を補償し、液晶印加電圧から直流成分を取り除くた
めやや低くされ、最適共通電位に調節される。

第１８図は本発明の実施例で、特に、ドレイン電極の電
位に対する共通電極の電位の遅れ時間ｔＡが最大の場合
、すなわち、１走査信号線選択時間ｔＷから映像信号線
（ドレイン電極）の走査信号線（ゲート電極）に対する
遅れ時間ｔ　Ｇ　Ｄ、および、共通電極の最大遅れ時間
ｔＣＤを引いた時間の場合の波形を示している。この場
合は書き込みが終了する時刻ｔ５に共通電極Ｖｃの電位
は所望の電位に達することになる。この場合もソース電
極は飛込みが終わって一定時間ｔＡ経過してから変化す
るため共通電極の駆動波形のタイミングずれなどがおき
てもソース電極の波形に影響をおよぼすことがない。ま
た、本実施例では正極の保持時（書き込み完了後）に共
通電極とドレイン電極、ソース電極との電位差が小とな
るため、カラーフィルタ側ガラス基板上の共通電極をゲ
ートとする薄膜トランジスタの寄生ＭＯ５動作が起こり
にくい。このため、保持特性が安定となる。

ドレイン電極の電位はソース電極、すなわち、各画素の
透明画素電極の電位を決めるが、多色表示する場合この
電位はいくつかの階調に分けられる。液晶に加わる電圧
に対する液晶の光透過率の依存性によってこの階調電圧
は決められる。液晶に加わる電圧は映像信号線と共通電
極信号線との電位差によって決まり、共通電極信号線は
すへての画素について共通であるから、映像信号線の電
位を変えることにより階調が分けられる。第１９図はそ
の一例であり、映像信号線と共通電極信号線との電位差
は８階調に分けられている。共通電極信号線の電圧によ
って映像信号線の電位設定が決まる。特に、第１９図で
は第４階調以下が共通電極信号線と同位相である。この
ように、少なくとも１階調以上の電位を共通電極信号線
と同位相とすることにより、ゲートのＯＮ電圧と書き込
み電圧との差が階調によらず同程度となり、飛込み電圧
の映像信号電位に対する依存性が低減される。

第２０図は、本発明の他の実施例の駆動波形を説明する
ものである。第２０図の波形（ａ）はゲート電極の電圧
波形、波形（ｂ）、（ｃ）、（ｄ）は従来の駆動方法に
よる波形であって、（ｂ）は全面同一輝度の場合のドレ
イン電極波形、（ｃ）は共通電極波形、（ｄ）は面内で
輝度が異なる場合のドレイン電極波形である。また、（
ｅ）、（ｆ　）、（ｇ）は本発明の駆動方法による波形
であって、（ｅ）は全面同一輝度の場合のドレイン電極
波形、（ｆ）は共通電極波形、（ｇ）は面内で輝度が異
なる場合のドレイン電極波形である。本実施例では共通
電極のパルス幅はゲート電極の波形パルス幅（１走査信
号線選択時間）の２倍となっている。すなわち、従来は
走査信号線毎に正極性、負極性、正極性、負極性の順で
書き込んでいたのに対し、本実施例では走査信号線毎に
正極性、正極性、負極性、負極性の順で書き込む。こう
すると、駆動周波数が半分になるため開動回路の低消費
電力化が可能になる。

ドレイン電極は（ｅ）に示したように全面同一輝度の場
合駆動周波数が半分になるが、通常は面内で輝度が異な
るため駆動周波数は従来と同様である。

ただし、特に高精細の液晶表示装置の場合、隣あう画素
同志で階調が大きく異なることは少ないため、（ｇ）に
−例を示すように実質的に駆動周波数が半分になるため
駆動回路の低消費電力化が可能になる。本実施例では共
通電極のパルス幅はゲート電極の波形パルス幅（１走査
信号線選択時間）の２倍としているが、走査信号線総数
の約数ｎであれば他の値としても構わない。なお、本実
施例の方法を前出の共通電極の電位の非同期化と組み合
わせても構わない。

次に、配線間ショートやウォーターマークを低減し歩留
まりを向上させるのに好適な完全保持容量素子の構成の
実施例を示す。

第２１図は本発明の一実施例を示すものである。

完全保持容量素子５４０，５４１が横方向の画素ピッチ
で繰返し配置されている。共通電極信号線５４２は横方
向に延伸しており、各画素の完全保持容量素子の一方の
電極となっている。共通電極信号線５４２の画素間の接
続部５４３は、完全保持容量素子の電極となっている部
分より細く、完全保持容量素子の左右方向端部の縦方向
中央位置に接続されている。また、共通電極信号線５４
２と走査信号線電極はほぼ同一の間隔で交互に配置され
ている。共通電極信号線５４２の接続部５４３等が完全
保持容量素子の左右方向端部の縦方向中央部に配置され
ているため、共通電極信号線５４２の段差による谷部５
４４，５４５の長さが平均され短い。このためＴＰＴ作
成工程での洗浄やエツチング用の液体が凹部に滞留する
確率が低く、これによる不良が起こりにくい。このよう
に。

本発明の完全保持容量素子の配置方法によれば配線間シ
ョートやウォーターマークが低減され、歩留まりが向上
する。

第２２図は本発明の他の実施例を示している。

完全保持容量素子５４６，５４７は隣接する画素で画素
の上側及び下側に互い違いにずらして配置されている。

共通電極信号線５４８の接続部５４９の上端及び下端は
完全保持容量素子５４６の上端及び完全保持容量素子５
４７の下端と一致している。このため、接続部５４９に
は共通電極５４８の段差による谷部が存在しないため、
ＴＰＴ工程でのエツチング液などの滞留が起こりにくく
、これによる不良が発生しにくい。このように、本発明
の完全保持容量素子の配置方法によればウォーターマー
クが低減され、歩留まりが向上する。

また、本実施例では完全保持容量素子が上下に互い違い
にずらして配置されているため、開口部が完全保持容量
素子によって分断されてみえにくく、このため解像度の
低下が避けられる。

次に、表示部の不連続性を避け、解像度の劣化を＠避す
るのに好適な完全保持容量素子の構成の実施例を示す。

第２３図は本発明の詳細な説明するものである。破線で
示した各画素においては開口部（光が透過する部分）５
５０，５５１等のみを示している。開口部は各画素で２
箇所あり、これらは隣あう画素も含めてほぼ等間隔に配
置されている。逆に述べると遮光部となる薄膜トランジ
スタ部、完全保持容量素子部の幅はほぼ同程度になって
いる。

このため、表示が分断される部分の幅が狭く解像度が低
下しにくい。

以上の実施例では、保持容量素子の絶縁膜は窒化シリコ
ン膜、あるいは、窒化シリコン膜とＡＱを陽極酸化した
Ａｎ２０．膜との複合膜としているが、この他にも、Ａ
Ｑ、Ｏ，膜、酸化シリコン膜、酸化シリコン膜とＡＱを
陽極酸化したＡＱ２０．膜との複合膜、Ｔａの陽極酸化
膜、窒化シリコン膜とＴａの陽極酸化膜との複合膜、酸
化シリコン膜とＴａの陽極酸化膜との複合膜、あるいは
、３層以上の複合膜などどんな膜でも本発明の有効性は
変わらない。また、共通電極信号線はＡＱのほかにＴａ
、Ｃｒ、ＩＴＯ，あるいはこれらのうち少なくとも２層
以上からなる複合膜であっても構わない。特に、ＩＴＯ
と他の金属との複合膜ではＩＴＯが透明電極のため開口
率が向上するという利点がある。但し、共通電極信号線
の電位を信号電位と同じ周波数で変動させる駆動方式と
する場合、基板内での信号の遅延による表示むらを防ぐ
ため共通電極信号線の抵抗値は１画素あたり２Ω以下と
するのが望ましい。従って、保持容量素子の設計に当た
っては、特に共通電極信号線の接続部の寸法を共通電極
信号線のシート抵抗を考慮して適宜設定し、抵抗値が１
画素あたり２Ω以下となるように注意する必要がある。

さらに、高精細化によって１画素のサイズが小さくなる
と、開口部、すなわち、光が透過する表示部分が小さく
なるためその形状についても注意する必要がある。一般
に配向膜をこする（ラビング）際、段差部の近傍ではラ
ビングのむらがおきやすく、これによって液晶の配向異
常（ドメイン）を生じやすい。このため、開口部が小さ
くなると配線部の段差によって小さい表示部全体に亘っ
てドメインを生じる恐れがあった。そこで、完全保持容
量素子は、前記画素の開口部の最小幅が２５μｍ以上と
なるように配置される。画素の開口部の最小幅が２５μ
ｍ以上となるように配置すると、開口部のほとんどは配
線などの段差部から十分層れた位置に形成されることと
なり、ラビングむらが生じにくくドメインなどの配向異
常を生じることがない。

さらに、共通電極信号線は表示パネル内の全画素につい
て共通となるため表示パネルの端部の引出部は共通電極
信号線の信号波形を歪ませないように注意する必要があ
る。すなわち、共通電極信号線の引出部の最小幅は表示
パネル内の最小幅より大きくする。共通電極信号線の引
出部の最小幅は表示パネル内の最小幅より大きくすると
、引出部での配線抵抗による信号の遅延が小さいため、
信号波形の歪が生じにくい。

次に、本発明の完全保持容量素子が搭載される液晶表示
装置の全体構成について説明する。

第２４図に本発明による液晶デイスプレィシステムの構
成例を示す。システムは、ワークステーション、パーソ
ナルコンピュータ、ワードプロセッサ等の情報処理シス
テム２２０とデイスプレィシステム２００により構成さ
れている。

デイスプレィシステム２００は、液晶デイスプレィパネ
ル２０２、光源２０１、光源調整回路２０３、画像デー
タ発生回路２０４Ａとタイミング信号発生回路２０４Ｂ
で構成されたコントロール回路２０４、液晶の明るさ、
コントラスト調整回路２４０、蓄積容量駆動電圧発生回
路２０５、共通電極駆動電圧発生回路２０６、により構
成されている。

液晶デイスプレィパネル２０２は、液晶パネル２１７、
信号電圧及び走査電圧を発生する信号回路２０７及び走
査回路２０８で構成されている。

液晶パネル２１７は、ａ−５ｉ、ｐ−５ｉ等で構成され
た、ＴＦＴ２１１、完全保持容量素子２１２、液晶容量
２１４、前記ＴＰＴを駆動するための映像信号線２１０
及び走査信号線２０９、により構成されている。完全保
持容量２１２及び液晶容量２１４の一方の電極はＴＦＴ
２１１の一方のドレイン／ソース電極に接続され、完全
保持容量素子２１２の他方の電極は蓄積容量共通線２１
５に接続されている。液晶容量２１４の他方の電極は共
通電極端子２１３に接続されている。

蓄積容量駆動電圧発生回路２０５で発生するＶｓｔｇ電
圧及び、共通電極電圧発生回路２０６で発生するＶｃｏ
ｍ電圧は、蓄積容量共通線２１５及び、共通電極端子２
１３にそれぞれ印加されるが、これらは、同一の電圧レ
ベル、位相でもよく特に限定するものではない。ＴＦＴ
２１１のドレイン／ソース電極の他方は、映像信号線２
１０に接続されている。

また、完全保持容量素子２１２と、蓄積容量共通線２１
５との接続方法は、第２５図に記載した接続例でもよく
、特に限定するものでない。さらに、映像信号４９（２
１０と信号回路２０７との接続方法は、第２６図に記載
した接続例のように映像信号線を上下方向に交互に引き
出してそれぞれの映像信号線を信号回路２０７Ａと信号
回路２０７Ｂに接続してもよく特に限定するものでない
。第２４図では、省略しであるが、走査信号線２０９と
走査回路２０８との接続方法についても特に限定するも
のでない。

第２４図において、信号回路２０７及び走査回路２０８
の一部または、すべての回路を液晶パネルと一体にする
と装置が簡素化でき、接続等の信頼性が向上し、低価格
化に有利である。この時の、信号回路及び走査回路の構
成手段は、 （１）液晶パネル２１７上に前記回路をａ−８ｉ。

ｐ　−Ｓ　ｉ等のＴＰＴで構成する手段、（２）前記回
路を形成した単結晶Ｓｉ基板を液晶パネル２１７に取り
付ける手段、 （３）前記２つの手段を組み合わせた手段の各構成手段
を取ることができるが特に限定するものでない。

第２７図に、液晶デイスプレィパネル２０２の１実施例
を示す。液晶デイスプレィパネル２０２は、液晶パネル
２１８、信号回路基板２２７〜２３４、走査回路基板２
２２〜２２４、共通電極電圧Ｖ　ｃｏｗ及び完全保持容
量電圧Ｖｓｔｇの引出基板２２５．２２６，２３５，２
３６．信号供給基板２２０により構成されている。

前記信号供給基板２２０には、信号ケーブル２２１を経
由して画像データ信号、電源電圧等が供給される。

信号回路基板２２７〜２３４及び、走査回路基板２２２
〜２２４の１実施例を第２８図に示す。

回路基板は、パターン配線を施した有機フィルム等に信
号回路又は、走査回路を形成した集積回路２３７Ａを取
り付けたものである。パターン配線２３７Ｂは走査電圧
又は、信号電圧の出力端子、パターン配線２３７Ｃは、
集積回路２３７Ａを動作させるための画像データ信号、
及び電源電圧の入力端子である。

共通電極電圧Ｖｃｏｍは、共通電極端子２３８に加えら
れ、さらに蓄積容量電圧Ｖｓｔｇは、蓄積容量共通１２
１５に加えられる。

なお、引出基板２２５，２２６，２３５，２３６を有機
フィルム等の弾力性のある基板で構成すると、実装上都
合がよい。

第２９Ａ図、第２９Ｂ図に本発明に係る液晶デイスプレ
ィを応用したシステム例を示す。

第２９Ａ図は、液晶デイスプレィを卓上型コンピュータ
の表示部に応用した例で、コンピュータ本体１、キーボ
ード２及び液晶デイスプレィ３により構成される。従来
の陰極線管（以下ＣＲＴと略す）によるデイスプレィと
比較すると、軽くしかも少ない面積で設置できる特徴を
有している。

特に、１台のコンピュータ本体１に対して複数のキーボ
ード２及び液晶デイスプレィ３により複数の操作者が同
時に作業できるシステムや、さらに軽量化が要求される
膝乗せ型のコンピュータに適用することによりその特徴
が十分に発揮される。

したがって、液晶デイスプレィをコンピュータの表示部
に用いることにより、ノートブック型を始めとする軽量
、省スペースの個人用途向けのコンピュータを実現でき
る。

第２９Ｂ図は液晶デイスプレィの他の応用例で、投射型
のデイスプレィの光シヤツタ一部に液晶デイスプレィを
用いた例である。システムの構成は、液晶デイスプレィ
及び光学系を含む投射部４．スクリーン５および図示し
ていないビデオ信号処理部から成る。外部から入力され
たビデオ信号は、ビデオ信号処理部により液晶デイスプ
レィの表示に必要な信号形式、たとえばノンインターレ
ースのＲＧＢデジタル信号等に変換され液晶デイスプレ
ィ上に画像が表示される。この表示画像は光学系を通し
てスクリーン上に結像される。これらの構成要素の内、
光シヤツタ一部は光学系の寸法を決定する主要因で、多
数の画素を小面積のパネルに納めることが可能な液晶デ
イスプレィを用いることにより光シヤツタ一部の小型化
が図れ、光学系全体も小さくすることができる。

この他にも、液晶デイスプレィの小型あるいは軽量とい
う特徴を用いることにより、カラーの小型モニターや大
型の壁かけテレビを実現することができる。

〔発明の効果〕

以上、本発明によれば、最適共通電位の面内でのばらつ
きが低減され、最適共通電位の変動やしきい値の変動が
低減される。また、配線間ショートやウォーターマーク
が低減され、歩留まりが向上する。また、表示部の不連
続性が避けられ、解像度の劣化が回避される。

【図面の簡単な説明】

第１図は本発明に係る完全保持容量素子の構成例を示す
平面図、第２図は本発明の実施例である一画素の平面図
、第３図は本発明の実施例である画素を複数配置した液
晶表示部の要部を示す平面図、第４図は本発明の実施例
に係る画素を複数配置した液晶表示部の要部の上部透明
ガラス基板のカラーフィルターパターンを示す平面図、
第５図は、本発明の実施例の下部透明ガラス基板上の画
素パターンと上部透明ガラス基板上のカラーフィルター
パターンを同時に示した平面図、第６Ａ。 ６０図は本発明に係る液晶表示装置端部の断面図、第６
Ｂ図は第２図のＶＩＢ−ＶＩＢ線矢視断面図、第７．８
，９．１０図は画素形成工程の途中工程の平面図、第１
１図は１画素の等価回路図、第１２図は完全保持容量素
子の容量値と最適共通電位の関係を示す概念図、第１３
図は容量部面積と容量部周縁長の関係を示す概念図、第
１４．１５゜２１．２２図は完全保持容量素子の構成の
他の実施例を示す平面図、第１６．１８．２０図は本発
明の実施例である完全保持容量素子の駆動波形を示す波
形図、第１７図は従来技術による駆動波形の波形図、第
１９図は８階調に分けた映像信号線と共通電極信号線の
駆動波形を示す波形図、第２３図は本発明に係る、完全
保持容量素子の配置例を示す平面図、第２４．２５．２
６図は本発明の実施例に係る液晶デイスプレィシステム
の構成例を示す平面図、第２７図は本発明に係る液晶デ
イスプレィパネルの例を示す平面図、第２８図は信号回
路基板及び走査回路基板の例を示す平面図、第２９Ａ、
２９Ｂ図は本発明に係る液晶デイスプレィを応用したシ
ステム例を示す斜視図である。 ２１１・・・ＴＰＴ、２１２・・・完全保持容量素子。 ２１４・・・液晶容量、３０１・・・走査信号線、３０
２・・・映像信号線、３０３・・・共通電極信号１ＩＸ
（第３゜第４の電極）、３０４・・・薄膜トランジスタ
（ＴＰＴ）、３０７，３０８・・・ドレイン／ソース電
極、３０９・・・透明画素電極（液晶容量素子）、３１
０・・・完全保持容量素子、５２６・・・共通電極信号
線、５２７・・・透明画素電極、５２８，５２９・・・
凹部、５３０・・・完全保持容量素子、５３４・・・透
明画製電゛極、５３６・・・共通電極信号線、５４０，
５４１゜５４６．５４７・・・完全保持容量素子、５４
８，５４９・・・共通電極信号線接続部。

Claims (1)

1. 【特許請求の範囲】 １、走査信号線をなす第１の配線と、前記第１の配線に
   ゲート電極が接続された薄膜トランジスタと、前記薄膜
   トランジスタのドレイン／ソース電極の一方に接続され
   て映像信号線をなす第２の配線と、前記薄膜トランジス
   タのドレイン／ソース電極の他方に一方の電極が接続さ
   れた完全保持容量素子と、前記薄膜トランジスタの前記
   ドレイン／ソース電極の他方に一方の電極が接続された
   液晶容量素子と、前記完全保持容量素子の他方の電極に
   接続された第３の電極と、前記液晶容量素子の他方の電
   極に接続され、前記第３の電極と実質的に接続された第
   ４の電極とを含んでなる画素を複数個配置してなる薄膜
   トランジスタ駆動方式液晶表示装置において、前記各完
   全保持容量素子の容量部の周縁長μｍが、該容量部の面
   積μｍ＾２を当該薄膜トランジスタ駆動方式液晶表示装
   置の画素が配置されている領域の対角長吋で除して得ら
   れる値の１．３３倍以下であり、前記第３及び第４の電
   極は、共通電極信号線に接続されていることを特徴とす
   る薄膜トランジスタ駆動方式液晶表示装置。 ２、完全保持容量素子の容量部は、互いに対向しかつ幅
   及び長さの異なる電極の重なり部分で形成されているこ
   とを特徴とする請求項１に記載の薄膜トランジスタ駆動
   方式液晶表示装置。 ３、映像信号線はほぼ等間隔に縦方向に互いに平行に配
   置され、走査信号線は前記映像信号線にほぼ直交する横
   方向にほぼ等間隔に互いに平行に配置され、共通電極信
   号線は、前記走査信号線にほぼ平行にかつ該走査信号線
   と交互に配置されていることを特徴とする請求項１もし
   くは２に記載の薄膜トランジスタ駆動方式液晶表示装置
   。 ４、完全保持容量素子の容量部は、映像信号線の間の共
   通電極信号線とこれに対向して同じく映像信号線の間に
   配置された透明画素電極との重なり部分で形成され、該
   共通電極信号線の重なり部分の縦方向の幅は、前記完全
   保持容量素子の容量部の面積を前記透明画素電極の横方
   向の幅で除して得られる値であることと、共通電極信号
   線の完全保持容量素子間の接続部は、完全保持容量素子
   の横方向端部の縦方向ほぼ中央部に配置されていること
   を特徴とする請求項３に記載の薄膜トランジスタ駆動方
   式液晶表示装置。 ５、薄膜トランジスタ部の光が透過せず表示部とならな
   い部分の縦方行の幅と、完全保持容量素子部の光が透過
   せず表示部とならない部分の縦方行の幅は、ほぼ同一で
   あり、これらの表示部とならない前記薄膜トランジスタ
   部は前記完全保持容量素子部から分離され、その間隔は
   、各画素とも実質的に同一であることを特徴とする請求
   項１〜４のいずれかに記載の薄膜トランジスタ駆動方式
   液晶表示装置。 ６、完全保持容量素子の一方の電極を形成する共通電極
   信号線の互いに対向する縦方向端部は平行線をなし、該
   完全保持容量素子の他方の電極を形成する透明画素電極
   の互いに対向する横方向端部も平行線をなしていること
   をを特徴とする請求項１〜５のいずれかに記載の薄膜ト
   ランジスタ駆動方式液晶表示装置。 ７、完全保持容量素子の一方の電極を形成する共通電極
   信号線の縦方向端部の少なくとも一方の、該共通電極信
   号線上に積層される膜で覆われる部分に、該共通電極信
   号線の縦方向の幅を他の部分より小さくした凹部が設け
   られていることを特徴とする請求項６に記載の薄膜トラ
   ンジスタ駆動方式液晶表示装置。 ８、完全保持容量素子が、画素のほぼ中央部に配置され
   ていることを特徴とする請求項１〜７のいずれかに記載
   の薄膜トランジスタ駆動方式液晶表示装置。 ９、少なくとも３００万個の画素を持ち、かつ該画素が
   配置されている領域の対角長が少なくとも２５．４ｃｍ
   であることを特徴とする請求項１〜８のいずれかに記載
   の薄膜トランジスタ駆動方式液晶表示装置。 １０、共通電極信号線の電位が変化し始めるタイミング
   は、映像信号線の電位が変化し始めるタイミングに対し
   、１走査信号線選択時間から映像信号線の電位の走査信
   号線の電位に対する遅れ時間、及び、前記共通電極信号
   線の電位の最大遅れ時間を引いた時間以下でかつ０より
   大なる時間遅らせることを特徴とする請求項１もしくは
   ２に記載された薄膜トランジスタ駆動方式液晶表示装置
   の駆動方法。 １１、共通電極信号線のパルス幅（１周期の１／２）を
   １走査信号線選択時間のｎ倍としたことを特徴とする請
   求項１もしくは２に記載された薄膜トランジスタ駆動方
   式液晶表示装置の駆動方法。