JPH0383299A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0383299A JPH0383299A JP1219973A JP21997389A JPH0383299A JP H0383299 A JPH0383299 A JP H0383299A JP 1219973 A JP1219973 A JP 1219973A JP 21997389 A JP21997389 A JP 21997389A JP H0383299 A JPH0383299 A JP H0383299A
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000003860 storage Methods 0.000 title claims description 7
- 230000002950 deficient Effects 0.000 claims description 11
- 238000001514 detection method Methods 0.000 claims description 10
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000002459 sustained effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/842—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by introducing a delay in a signal path
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体記憶装置に関し、
十分なリセット時間を確保して高速かつ確実にアクセス
しうる半導体記憶装置を提供することを目的とし、 入力アドレス信号の変化を検出して所要の時間幅を有す
るアドレス変化検出信号を出力するアドレス変化検出回
路と、前記アドレス変化検出信号に基づいて動作する、
スペアメモリセルを含むセルアレイおよびその周辺回路
からなる記憶回路と、前記セルアレイ内の不良メモリセ
ルをスペアメモリセルに置き換えるための冗長回路と、
を備えた半導体記憶装置において、前記冗長回路の動作
時に少なくとも前記アドレス変化信号と同一もしくはそ
れ以上の時間幅を有するシフトパルスを前記記憶回路に
出力するシフトパルス発生回路を備えて構成する。
しうる半導体記憶装置を提供することを目的とし、 入力アドレス信号の変化を検出して所要の時間幅を有す
るアドレス変化検出信号を出力するアドレス変化検出回
路と、前記アドレス変化検出信号に基づいて動作する、
スペアメモリセルを含むセルアレイおよびその周辺回路
からなる記憶回路と、前記セルアレイ内の不良メモリセ
ルをスペアメモリセルに置き換えるための冗長回路と、
を備えた半導体記憶装置において、前記冗長回路の動作
時に少なくとも前記アドレス変化信号と同一もしくはそ
れ以上の時間幅を有するシフトパルスを前記記憶回路に
出力するシフトパルス発生回路を備えて構成する。
本発明は半導体記憶装置に関する。
近年、半導体記憶装置においては、記憶容量の大容量化
が要請され、１つのＩＣチップ内に含まれる素子数が巨
大化しつつある。記憶容量の大容量化に際しては、単な
る大容量化のみでは十分な性能をひき出すことはできな
い。ここに、動作速度の高速化や歩留りの向上等が問題
となる。大容量化に伴なって素子の微細加工技術の進歩
がみられるが、製造過程で発生する欠陥セルは歩留りを
向上するうえでのひとつの課題であり、かかる欠陥を救
済するための冗長回路技術が採用されている。また、動
作速度の面ではアドレス信号の変化を検出してクロック
パルスを発生させるアドレストランジションディテクタ
（以下、ＡＴＤという。）の採用により高速化を図って
いる。本発明は、このＡＴＤ機能および冗長回路を備え
た半導体記憶装置における内部タイミングの適正化に関
するものである。
が要請され、１つのＩＣチップ内に含まれる素子数が巨
大化しつつある。記憶容量の大容量化に際しては、単な
る大容量化のみでは十分な性能をひき出すことはできな
い。ここに、動作速度の高速化や歩留りの向上等が問題
となる。大容量化に伴なって素子の微細加工技術の進歩
がみられるが、製造過程で発生する欠陥セルは歩留りを
向上するうえでのひとつの課題であり、かかる欠陥を救
済するための冗長回路技術が採用されている。また、動
作速度の面ではアドレス信号の変化を検出してクロック
パルスを発生させるアドレストランジションディテクタ
（以下、ＡＴＤという。）の採用により高速化を図って
いる。本発明は、このＡＴＤ機能および冗長回路を備え
た半導体記憶装置における内部タイミングの適正化に関
するものである。
第３図の従来の半導体記憶装置の概要を示す。
第３図において、外部から入力アドレス信号Ａが入力さ
れると、入力アドレス信号Ａはアドレスノくッファ１に
与えられる。アドレスバッファ工は入力アドレス信号Ａ
に対応するアドレスバッファ出力信号Ｂをデコーダ２、
ＡＴＤパルス発生回路６、冗長回路７にそれぞれ出力す
る。
れると、入力アドレス信号Ａはアドレスノくッファ１に
与えられる。アドレスバッファ工は入力アドレス信号Ａ
に対応するアドレスバッファ出力信号Ｂをデコーダ２、
ＡＴＤパルス発生回路６、冗長回路７にそれぞれ出力す
る。
デコーダ２はアドレスバッファ出力信号Ｂをデコードし
、アドレス指定される特定のワード線およびビット線を
選択するデコード出力信号Ｃをセルアレイ３に出力し、
セルアレイ３内のいずれか１つのメモリセルを選択する
。
、アドレス指定される特定のワード線およびビット線を
選択するデコード出力信号Ｃをセルアレイ３に出力し、
セルアレイ３内のいずれか１つのメモリセルを選択する
。
同時に、ＡＴＤパルス発生回路６はアドレスバッファ出
力信号Ｂを受け、そのアドレス変化を検出し、所要の時
間幅（以下、リセット時間という。）ｔｌを有するＡＴ
Ｄパルス信号りを出力し、セルアレイ３、センスアップ
４、データ出力バッファ５に与える。このリセット時間
ｔｌの間に、セルアレイ３中のビット線、センスアップ
４およびデータ出力バッファ５等をデータ読出し可能状
態にリセットする。
力信号Ｂを受け、そのアドレス変化を検出し、所要の時
間幅（以下、リセット時間という。）ｔｌを有するＡＴ
Ｄパルス信号りを出力し、セルアレイ３、センスアップ
４、データ出力バッファ５に与える。このリセット時間
ｔｌの間に、セルアレイ３中のビット線、センスアップ
４およびデータ出力バッファ５等をデータ読出し可能状
態にリセットする。
一方、もし、入力アドレス信号Ａがセルアレイ３内の不
良メモリセルを選択する内容の場合、その不良メモリセ
ルのデータは不良アドレス記憶回路８内に予め記憶され
ており、両者を比較した結果一致したとすると、冗長回
路７は冗長信号Ｅをデコーダ２に出力する。冗長信号Ｅ
を受けたデコーダ２は改めてデコードを行ない、冗長信
号Ｅにより指定されるスペアメモリセルを選択するデコ
ード出力信号Ｃをセルアレイ３に出力し、当該スペアメ
モリセルを選択する。これで、不良メモリセルはスペア
メモリセルに置換えられる。
良メモリセルを選択する内容の場合、その不良メモリセ
ルのデータは不良アドレス記憶回路８内に予め記憶され
ており、両者を比較した結果一致したとすると、冗長回
路７は冗長信号Ｅをデコーダ２に出力する。冗長信号Ｅ
を受けたデコーダ２は改めてデコードを行ない、冗長信
号Ｅにより指定されるスペアメモリセルを選択するデコ
ード出力信号Ｃをセルアレイ３に出力し、当該スペアメ
モリセルを選択する。これで、不良メモリセルはスペア
メモリセルに置換えられる。
上記従来の半導体記憶装置の問題点は、冗長回路７の動
作に伴なってアクセス速度の遅れが生じるという点にあ
る。
作に伴なってアクセス速度の遅れが生じるという点にあ
る。
すなわち、第４図に示すように、入力アドレス信号Ａの
変化時点１０で、ＡＴＤパルス信号りが発生し、このＡ
ＴＤパルス信号りはｔｌだけ持続されてセルアレイ３、
センスアップ４、データ出力バッファ５等のリセット動
作が実行されるのであるが、冗長回路７においてはある
一定の動作の遅れがあるため、冗長信号Ｅは変化時点ｔ
。
変化時点１０で、ＡＴＤパルス信号りが発生し、このＡ
ＴＤパルス信号りはｔｌだけ持続されてセルアレイ３、
センスアップ４、データ出力バッファ５等のリセット動
作が実行されるのであるが、冗長回路７においてはある
一定の動作の遅れがあるため、冗長信号Ｅは変化時点ｔ
。
から遅れ時間ｔ２を経たのち立上ることになる。
そうすると、リセット時間ｔ１は実際には１２分だけ減
った時間１ （１＝１ −１２）になる３ ３
１ ことになる。ｔｌはリセットに要する時間であり、これ
よりも短い時間ｔ３になることは十分にリセットできな
くなることとなり、アクセス時間が大幅に遅れるおそれ
がある。この問題はｔｌがｔ。
った時間１ （１＝１ −１２）になる３ ３
１ ことになる。ｔｌはリセットに要する時間であり、これ
よりも短い時間ｔ３になることは十分にリセットできな
くなることとなり、アクセス時間が大幅に遅れるおそれ
がある。この問題はｔｌがｔ。
を基準として設定されていることに起因する。
そこで、本発明は、十分なリセット時間を確保して高速
か′つ確実にアクセスしうる半導体記憶装置を提供する
ことを目的とする。
か′つ確実にアクセスしうる半導体記憶装置を提供する
ことを目的とする。
上記課題を解決するために、本発明は入力アドレス信号
（Ａ）の変化を検出して所要の時間幅（ｔｌ）を有する
アドレス変化検出信号（Ｄ）を出力するアドレス変化検
出回路（６）と、前記アドレス変化検出信号（Ｄ）に基
づいて動作する、スペアメモリセルを含むセルアレイ（
３）およびその周辺回路（４，５）からなる記憶回路と
、前記セルアレイ（３）内の不良メモリセルをスペアメ
モリセルに置き換えるための冗長回路（７）と、を備え
た半導体記憶装置において、前記冗長回路（７）の動作
時に少なくとも前記アドレス変化信号（Ｄ）と同一もし
くはそれ以上の時間幅（ｔｌ）を有するシフトパルス（
Ｅ）を前記記憶回路（３，４，５）に出力するシフトパ
ルス発生回路（９）を備えて構成する。
（Ａ）の変化を検出して所要の時間幅（ｔｌ）を有する
アドレス変化検出信号（Ｄ）を出力するアドレス変化検
出回路（６）と、前記アドレス変化検出信号（Ｄ）に基
づいて動作する、スペアメモリセルを含むセルアレイ（
３）およびその周辺回路（４，５）からなる記憶回路と
、前記セルアレイ（３）内の不良メモリセルをスペアメ
モリセルに置き換えるための冗長回路（７）と、を備え
た半導体記憶装置において、前記冗長回路（７）の動作
時に少なくとも前記アドレス変化信号（Ｄ）と同一もし
くはそれ以上の時間幅（ｔｌ）を有するシフトパルス（
Ｅ）を前記記憶回路（３，４，５）に出力するシフトパ
ルス発生回路（９）を備えて構成する。
本発明によれば、シフトパルス発生回路（９）は冗長回
路（７）の動作時点（冗長信号の出力時点）において、
少なくともアドレス変化検出信号（Ｄ）と同一もしくは
それ以上の時間幅（ｔｌ）を有する冗長信号（Ｅ）をセ
ルアレイ（３）、センスアップ（４）、データ出力バッ
ファ（５）に出力するため、冗長回路（７）の動作遅れ
があっでも確実にリセットに必要な時間が確保される。
路（７）の動作時点（冗長信号の出力時点）において、
少なくともアドレス変化検出信号（Ｄ）と同一もしくは
それ以上の時間幅（ｔｌ）を有する冗長信号（Ｅ）をセ
ルアレイ（３）、センスアップ（４）、データ出力バッ
ファ（５）に出力するため、冗長回路（７）の動作遅れ
があっでも確実にリセットに必要な時間が確保される。
次に、本発明を図面に基づいて説明する。
第１図に本発明の実施例を示す。第１図において、第３
図の従来例と重複する部分には同一の符号を附してその
詳細な説明は省略する。
図の従来例と重複する部分には同一の符号を附してその
詳細な説明は省略する。
第１図において、第３図と異なる部分は、冗長回路７と
セルアレイ３、センスアップ４データ出カバツフア５と
の間にシフトパルス発生回路９およびＯＲゲート１０を
介在させた点である。
セルアレイ３、センスアップ４データ出カバツフア５と
の間にシフトパルス発生回路９およびＯＲゲート１０を
介在させた点である。
シフトパルス発生回路９は冗長回路７からの冗長信号Ｅ
を受けた時点で時間幅１．（すなわちｔｌと同一もしく
はそれ以上の時間）を有するシフトパルス信号ＦをＯＲ
ゲート１０に出力する。
を受けた時点で時間幅１．（すなわちｔｌと同一もしく
はそれ以上の時間）を有するシフトパルス信号ＦをＯＲ
ゲート１０に出力する。
ＯＲゲート１０はＡＴＤパルス発生回路６からのＡＴＤ
パルス信号りとシフトパルス発生回路９からのシフトパ
ルス信号Ｆとの論理和をとり、いずれか早く立上る入力
信号（ＡＴＤパルス信号Ｄ）の入力時点（１ｏ）からい
ずれか遅く立下る入力信号（シフトパルス信号Ｆ）の入
力時点まで持続するＯＲ出力信号Ｇをセルアレイ３、セ
ンスアップ４、データ出力バッファ５に出力する。
パルス信号りとシフトパルス発生回路９からのシフトパ
ルス信号Ｆとの論理和をとり、いずれか早く立上る入力
信号（ＡＴＤパルス信号Ｄ）の入力時点（１ｏ）からい
ずれか遅く立下る入力信号（シフトパルス信号Ｆ）の入
力時点まで持続するＯＲ出力信号Ｇをセルアレイ３、セ
ンスアップ４、データ出力バッファ５に出力する。
次に、一連の概略動作を説明する。
第２図において、いま、時刻ｔｏで入力アドレス信号Ａ
が変化したとすると、その変化はＡＴＤパルス発生回路
６により検出され、ＡＴＤパルス発生回路６はＡＴＤパ
ルス信号りを出力する。このＡＴＤパルス信号りはＯＲ
アゲ−１０の一方の入力端に送られる。このとき、入力
アドレス信号Ａが不良メモリ七ノνに対応するものでは
ない場合には、ＡＴＤパルス信号りはＯＲゲート１０を
介してセルアレイ３、センスアップ４、データ出力バッ
ファ５に送られ、セルアレイ３、センスアップ４、デー
タ出力バッフ７５には十分なリセット時間ｔ１が与えら
れるので、高速読出しのための準備が完了する。
が変化したとすると、その変化はＡＴＤパルス発生回路
６により検出され、ＡＴＤパルス発生回路６はＡＴＤパ
ルス信号りを出力する。このＡＴＤパルス信号りはＯＲ
アゲ−１０の一方の入力端に送られる。このとき、入力
アドレス信号Ａが不良メモリ七ノνに対応するものでは
ない場合には、ＡＴＤパルス信号りはＯＲゲート１０を
介してセルアレイ３、センスアップ４、データ出力バッ
ファ５に送られ、セルアレイ３、センスアップ４、デー
タ出力バッフ７５には十分なリセット時間ｔ１が与えら
れるので、高速読出しのための準備が完了する。
しかし、もし、入力アドレス信号Ａが不良メモリセルに
対応するものである場合、冗長回路７は遅れ時間ｔ２経
過後に冗長信号Ｅを出力する。この冗長信号Ｅおよびシ
フトパルス発生回路９に与えらえる。デコーダ２はこの
冗長信号Ｅに基づいてスペアメモリセルの選択動作を開
始する。一方、シフトパルス発生回路９は冗長信号Ｅに
よりシフトパルス信号Ｆを生成し、このシフトパルス信
号ＦをＯＲゲート１０の他方の入力端に出力する。
対応するものである場合、冗長回路７は遅れ時間ｔ２経
過後に冗長信号Ｅを出力する。この冗長信号Ｅおよびシ
フトパルス発生回路９に与えらえる。デコーダ２はこの
冗長信号Ｅに基づいてスペアメモリセルの選択動作を開
始する。一方、シフトパルス発生回路９は冗長信号Ｅに
よりシフトパルス信号Ｆを生成し、このシフトパルス信
号ＦをＯＲゲート１０の他方の入力端に出力する。
このとき、ＯＲゲート１０の一方の入力端にはすでにＡ
ＴＤパルス信号りが与えられている。シフトパルス信号
ＦはＤと同一の時間幅Ｊを有する。
ＴＤパルス信号りが与えられている。シフトパルス信号
ＦはＤと同一の時間幅Ｊを有する。
その結果、ＯＲゲート１０から出力されるＯＲ出力信号
Ｇはｔ とｔ との和（Ｇ＝ｔ、＋ｔ２）１ の時間幅を有することになる。このＯＲ出力信号Ｇはセ
ルアレイ３、センスアップ４、データ出力バッファ５に
与えられ、これらはリセットに必要なリセット時間ｔ１
を受けるので、確実にリセットされることになる。また
、アクセス動作としては時間ｔ２分だけ遅れることにな
るが、従来のような不完全なリセットによる動作遅延に
比べて確実なリセットが行えるので、全体として高速性
の妨げとはならない。
Ｇはｔ とｔ との和（Ｇ＝ｔ、＋ｔ２）１ の時間幅を有することになる。このＯＲ出力信号Ｇはセ
ルアレイ３、センスアップ４、データ出力バッファ５に
与えられ、これらはリセットに必要なリセット時間ｔ１
を受けるので、確実にリセットされることになる。また
、アクセス動作としては時間ｔ２分だけ遅れることにな
るが、従来のような不完全なリセットによる動作遅延に
比べて確実なリセットが行えるので、全体として高速性
の妨げとはならない。
以上の通り、本発明によれば、冗長回路の動作時におい
て記憶回路のリセット動作の遅れが生じても、シフトパ
ルス発生回路はＡＴＤパルス信号と同様の時間幅を有す
る冗長信号を記憶回路に与えることができるため、内部
タイミングの適正化が可能であり、確実なデータアクセ
スが可能となる。
て記憶回路のリセット動作の遅れが生じても、シフトパ
ルス発生回路はＡＴＤパルス信号と同様の時間幅を有す
る冗長信号を記憶回路に与えることができるため、内部
タイミングの適正化が可能であり、確実なデータアクセ
スが可能となる。
第１図は本発明の実施例のブロック図、第２図は本発明
の実施例の動作タイムチャート、第３図は従来例のブロ
ック図、 第４図は従来例の動作タイムチャートである。 １・・・アドレスバッファ ２・・・デコーダ ３・・・セルアレイ ４・・・センスアップ ５・・・データ出力バッフ７ ６・・・ＡＴＤパルス発生回路 ７・・・冗長回路 ８・・・不良アドレス記憶回路 ９・・・シフトパルス発生回路 １０・・・ＯＲゲート Ａ・・・入力アドレス信号 Ｂ・・・アドレスバッファ出力信号 Ｃ・・・デコード出力信号 Ｄ・・・ＡＴＤパルス信号 Ｅ・・・冗長信号 Ｆ・・・シフトパルス信号 Ｇ・・・ＯＲ出力信号
の実施例の動作タイムチャート、第３図は従来例のブロ
ック図、 第４図は従来例の動作タイムチャートである。 １・・・アドレスバッファ ２・・・デコーダ ３・・・セルアレイ ４・・・センスアップ ５・・・データ出力バッフ７ ６・・・ＡＴＤパルス発生回路 ７・・・冗長回路 ８・・・不良アドレス記憶回路 ９・・・シフトパルス発生回路 １０・・・ＯＲゲート Ａ・・・入力アドレス信号 Ｂ・・・アドレスバッファ出力信号 Ｃ・・・デコード出力信号 Ｄ・・・ＡＴＤパルス信号 Ｅ・・・冗長信号 Ｆ・・・シフトパルス信号 Ｇ・・・ＯＲ出力信号
Claims (1)
- 入力アドレス信号（Ａ）の変化を検出して所要の時間
幅（ｔ＿１）を有するアドレス変化検出信号（Ｄ）を出
力するアドレス変化検出回路（６）と、前記アドレス変
化検出信号（Ｄ）に基づいて動作する、スペアメモリセ
ルを含むセルアレイ（３）およびその周辺回路（４、５
）からなる記憶回路と、前記セルアレイ（３）内の不良
メモリセルをスペアメモリセルに置き換えるための冗長
回路（７）と、を備えた半導体記憶装置において、前記
冗長回路（７）の動作時に少なくとも前記アドレス変化
信号（Ｄ）と同一もしくはそれ以上の時間幅（ｔ＿１）
を有するシフトパルス（Ｅ）を前記記憶回路（３、４、
５）に出力するシフトパルス発生回路（９）を備えたこ
とを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1219973A JP2659436B2 (ja) | 1989-08-25 | 1989-08-25 | 半導体記憶装置 |
| US07/570,057 US5197030A (en) | 1989-08-25 | 1990-08-20 | Semiconductor memory device having redundant memory cells |
| EP90309123A EP0414477B1 (en) | 1989-08-25 | 1990-08-21 | Semiconductor memory device having redundant memory cells |
| DE69025516T DE69025516D1 (de) | 1989-08-25 | 1990-08-21 | Halbleiter-Speichergerät mit redundanten Speicherzellen |
| KR1019900013047A KR940005697B1 (ko) | 1989-08-25 | 1990-08-23 | 용장 메모리 셀을 갖는 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1219973A JP2659436B2 (ja) | 1989-08-25 | 1989-08-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0383299A true JPH0383299A (ja) | 1991-04-09 |
| JP2659436B2 JP2659436B2 (ja) | 1997-09-30 |
Family
ID=16743932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1219973A Expired - Lifetime JP2659436B2 (ja) | 1989-08-25 | 1989-08-25 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5197030A (ja) |
| EP (1) | EP0414477B1 (ja) |
| JP (1) | JP2659436B2 (ja) |
| KR (1) | KR940005697B1 (ja) |
| DE (1) | DE69025516D1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258958A (en) * | 1989-06-12 | 1993-11-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| EP0503100B1 (en) * | 1990-10-02 | 1998-05-27 | Kabushiki Kaisha Toshiba | Semiconductor memory |
| JPH06139797A (ja) * | 1992-10-22 | 1994-05-20 | Sanyo Electric Co Ltd | 半導体記憶装置 |
| US5717947A (en) * | 1993-03-31 | 1998-02-10 | Motorola, Inc. | Data processing system and method thereof |
| US5323360A (en) * | 1993-05-03 | 1994-06-21 | Motorola Inc. | Localized ATD summation for a memory |
| KR0172844B1 (ko) * | 1995-12-11 | 1999-03-30 | 문정환 | 반도체 메모리 소자의 리페어 회로 |
| EP0798642B1 (en) * | 1996-03-29 | 2001-11-07 | STMicroelectronics S.r.l. | Redundancy management method and architecture, particularly for non-volatile memories |
| GB9609834D0 (en) * | 1996-05-10 | 1996-07-17 | Memory Corp Plc | Semiconductor device |
| DE19821459A1 (de) * | 1998-05-13 | 1999-11-18 | Siemens Ag | Anordnung zur Redundanzauswertung bei einem Halbleiterspeicherchip |
| US6175936B1 (en) * | 1998-07-17 | 2001-01-16 | Lucent Technologies Inc. | Apparatus for detecting faults in multiple computer memories |
| JP2000243096A (ja) | 1998-12-11 | 2000-09-08 | Toshiba Corp | パルス発生回路及び半導体メモリ |
| US6571348B1 (en) | 1999-04-06 | 2003-05-27 | Genesis Semiconductor, Inc. | Method of and apparatus for providing look ahead column redundancy access within a memory |
| US10127979B2 (en) | 2016-03-11 | 2018-11-13 | Western Digital Technologies, Inc. | Memory cell located pulse generator |
| US10381408B2 (en) | 2016-03-24 | 2019-08-13 | Western Digital Technologies, Inc. | Method to fabricate discrete vertical transistors |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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