JPH0360041A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH0360041A JPH0360041A JP19474589A JP19474589A JPH0360041A JP H0360041 A JPH0360041 A JP H0360041A JP 19474589 A JP19474589 A JP 19474589A JP 19474589 A JP19474589 A JP 19474589A JP H0360041 A JPH0360041 A JP H0360041A
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- JP
- Japan
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- insulating film
- film
- gate insulating
- nitride film
- silicon nitride
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電界効果トランジスタの製造方法に関する。
本発明は、半導体基板表面にシリコン窒化膜、又はその
他の絶縁膜上面がシリコン窒化膜で覆われた構造の絶縁
膜を、ゲート絶縁膜としてパターニングした後、分子層
エピタキシャル成長法を用いることにより、半導体基板
上には単結晶のソース・ドレイン領域を、シリコン窒化
股上には多結晶シリコンのゲート電極を、同時に形成す
ることができるようにしたものである。
他の絶縁膜上面がシリコン窒化膜で覆われた構造の絶縁
膜を、ゲート絶縁膜としてパターニングした後、分子層
エピタキシャル成長法を用いることにより、半導体基板
上には単結晶のソース・ドレイン領域を、シリコン窒化
股上には多結晶シリコンのゲート電極を、同時に形成す
ることができるようにしたものである。
従来、多結晶シリコンゲートのパターニング後イオンイ
ンプラにより、ソース・ドレイン領域を形成していた。
ンプラにより、ソース・ドレイン領域を形成していた。
従来の方法においては、多結晶シリコンの形成と、イオ
ンインプラによるソース・ドレインの形成という２つの
工程がそれぞれ必要であった。
ンインプラによるソース・ドレインの形成という２つの
工程がそれぞれ必要であった。
上記課題を解決するため、本発明においては、ゲート絶
縁膜はシリコン窒化膜か、または他の絶縁膜上面を窒化
膜で覆った構造のもので形成することとし、ゲート％％
Ｈｌｉのパターニング後に分子層エピタキシャル成長法
を用いることとした。
縁膜はシリコン窒化膜か、または他の絶縁膜上面を窒化
膜で覆った構造のもので形成することとし、ゲート％％
Ｈｌｉのパターニング後に分子層エピタキシャル成長法
を用いることとした。
上記手段によれば、半導体基板表面には高濃度にドープ
された単結晶のソース・ドレイン領域がシリコン窒化膜
上には、高濃度にドープされた多結晶シリコンのゲート
電極が同時に形成される。
された単結晶のソース・ドレイン領域がシリコン窒化膜
上には、高濃度にドープされた多結晶シリコンのゲート
電極が同時に形成される。
以下に、本発明の詳細な説明する。
第１図ｆａｌ〜ｔｅｌは、本発明による製造工程を示す
工程断面図である。
工程断面図である。
第１図（ａｌはシリコン基板１上に、ゲート絶縁膜２が
形威されているところを示す、このゲート絶縁膜２はシ
リコン窒化膜か、又は少なくともその上面がシリコン窒
化膜である多層膜である。
形威されているところを示す、このゲート絶縁膜２はシ
リコン窒化膜か、又は少なくともその上面がシリコン窒
化膜である多層膜である。
第１図（ｂｌはゲート絶縁膜２を所望のゲート電極の形
状にパターニングしたところを示す。
状にパターニングしたところを示す。
第１図（Ｃ１は素子分離領域となるシリコン酸化膜３を
形威したところを示す。
形威したところを示す。
第１図ｆｄｌは分子層エピタキシャル成長法により、シ
リコン基［１表面に高不純物濃度の単結晶であるソース
領域４及びドレイン領域５が、またゲート絶縁膜２上に
、高不純物濃度の多結晶であるゲート電極６が形威され
ているところを示す。なお、シリコン酸化膜３表面には
、分子層エピタキシャル成長法の特性から、何も形成さ
れず素子分離領域となる。また、この特性からゲート絶
縁膜２を下層がシリコン酸化膜、上の層がシリコン窒化
膜であるような二Ｎ構造にすれば、ゲート電極６と、ソ
ース領域４及びドレイン領域５とがショートする危険が
より減少する。
リコン基［１表面に高不純物濃度の単結晶であるソース
領域４及びドレイン領域５が、またゲート絶縁膜２上に
、高不純物濃度の多結晶であるゲート電極６が形威され
ているところを示す。なお、シリコン酸化膜３表面には
、分子層エピタキシャル成長法の特性から、何も形成さ
れず素子分離領域となる。また、この特性からゲート絶
縁膜２を下層がシリコン酸化膜、上の層がシリコン窒化
膜であるような二Ｎ構造にすれば、ゲート電極６と、ソ
ース領域４及びドレイン領域５とがショートする危険が
より減少する。
以上のように、分子層エビクキシャル成長法によって、
ソース領域４、ドレイン領域５、ゲート電極６を形成す
る場合には、超高真空装置内で基板温度を８２５℃に設
定した場合、５ｉＨｚＣｌ ！と不純物元素を含むガス
として、例えばＢｔＨｈとを第２図に示すような圧力の
タイムチャートを１サイクルとして導入すれば、Ｓｉｎ
、ＣＩ、の導入時圧力を１．５ Ｘｌ０−’Ｔｏｒｒシ
た場合、ＢＪｈの導入時圧力の５ｉＨｔＣＩ１．導入時
圧力に対する比に従って、第３図に示すような膜厚で、
第４図に示すような不純物濃度の￥１ｊｌｌｌが形威さ
れる０例えば、基板温度８２５℃で５ｉＨ２（： １
＠の導入時圧力を１．５ Ｘ １０−”Ｔｏｒｒとして
、ＢｔＨ＊導入時の５ｉＨ１Ｃ１ｇに対する圧力比を４
ＸｌＯ−’にすれば、５００サイクルのガス導入で、膜
厚１３００人でＢ濃度１．５ ＸＩＯｌｏａｍ−’の単
結晶膜厚がシリコン基板１表面に、ソース領域４又はド
レイン領域５として形威され、ゲート絶縁ＷＡ２表面に
は、ソース領域４又はドレイン領域５の約１．５倍の膜
厚のＰ゛多結晶シリコンよりなるゲート電極６が形成さ
れる。
ソース領域４、ドレイン領域５、ゲート電極６を形成す
る場合には、超高真空装置内で基板温度を８２５℃に設
定した場合、５ｉＨｚＣｌ ！と不純物元素を含むガス
として、例えばＢｔＨｈとを第２図に示すような圧力の
タイムチャートを１サイクルとして導入すれば、Ｓｉｎ
、ＣＩ、の導入時圧力を１．５ Ｘｌ０−’Ｔｏｒｒシ
た場合、ＢＪｈの導入時圧力の５ｉＨｔＣＩ１．導入時
圧力に対する比に従って、第３図に示すような膜厚で、
第４図に示すような不純物濃度の￥１ｊｌｌｌが形威さ
れる０例えば、基板温度８２５℃で５ｉＨ２（： １
＠の導入時圧力を１．５ Ｘ １０−”Ｔｏｒｒとして
、ＢｔＨ＊導入時の５ｉＨ１Ｃ１ｇに対する圧力比を４
ＸｌＯ−’にすれば、５００サイクルのガス導入で、膜
厚１３００人でＢ濃度１．５ ＸＩＯｌｏａｍ−’の単
結晶膜厚がシリコン基板１表面に、ソース領域４又はド
レイン領域５として形威され、ゲート絶縁ＷＡ２表面に
は、ソース領域４又はドレイン領域５の約１．５倍の膜
厚のＰ゛多結晶シリコンよりなるゲート電極６が形成さ
れる。
ここで、８００〜９００℃３０分の熱処理を施して、ソ
ース領域４及びドレイン領域５の下部のシリコン基板ｌ
に拡散Ｎ７，８を形威しく第１図（ｅ））、電界効果ト
ランジスタを得た。
ース領域４及びドレイン領域５の下部のシリコン基板ｌ
に拡散Ｎ７，８を形威しく第１図（ｅ））、電界効果ト
ランジスタを得た。
以上、ＢＪｉを用いてＰチャネルの電界効果トランジス
タを形成する方法を述べたが、８８Ｈ１のかわりに、＾
ＳＨ，又はＰＨ，を用いれば、同様にしてｎチャネルの
電界効果トランジスタを形成できる。
タを形成する方法を述べたが、８８Ｈ１のかわりに、＾
ＳＨ，又はＰＨ，を用いれば、同様にしてｎチャネルの
電界効果トランジスタを形成できる。
以上述べたように、ゲート絶縁膜そのもの又はその上面
を、シリコン窒化膜にして、その後で分子層エピタキシ
ャル成長法を用いることで、プロセスが簡略化するだけ
でなく、分子層レベルでソース・ドレイン領域の膜厚を
制御し、がっ、不純物密度も精密に制御することができ
る。
を、シリコン窒化膜にして、その後で分子層エピタキシ
ャル成長法を用いることで、プロセスが簡略化するだけ
でなく、分子層レベルでソース・ドレイン領域の膜厚を
制御し、がっ、不純物密度も精密に制御することができ
る。
第１図ｔａｌ〜＋８１は本発明による製造工程を示す工
程断面図、第２図は分子層エピタキシャル成長法におけ
るガス導入圧力の一例のタイムチャート、第３図はＢＪ
ｉの導入時圧力のＳｉＨ□ｃ１．ｔに対する比と、１サ
イクルあたり成長＃厚の関係を表す図、第４図はＢ 、
Ｈ，の導入時圧力の５ｉＨｚＣｊ’ Ｚに対する比と、
膜中のＢ濃度の関係を示す図である。 １ ・ ・ ・ ２− ・ ・ ３ ・ ・ ４ ・ ・ ・ ５ ・ ・ ・ シリコン基板 ゲート絶縁膜 シリコノ酸化膜 ソース領域 ドレイン領域 ６ ・ゲート電極 以 上
程断面図、第２図は分子層エピタキシャル成長法におけ
るガス導入圧力の一例のタイムチャート、第３図はＢＪ
ｉの導入時圧力のＳｉＨ□ｃ１．ｔに対する比と、１サ
イクルあたり成長＃厚の関係を表す図、第４図はＢ 、
Ｈ，の導入時圧力の５ｉＨｚＣｊ’ Ｚに対する比と、
膜中のＢ濃度の関係を示す図である。 １ ・ ・ ・ ２− ・ ・ ３ ・ ・ ４ ・ ・ ・ ５ ・ ・ ・ シリコン基板 ゲート絶縁膜 シリコノ酸化膜 ソース領域 ドレイン領域 ６ ・ゲート電極 以 上
Claims (1)
- 半導体基板上に形成した、シリコン窒化膜又はその他の
絶縁膜の上にシリコン窒化膜が重なった構造の絶縁膜を
ゲート絶縁膜としてパターニングし、分子層エピタキシ
ャル成長法を用いることで、半導体基板上には、ソース
及びドレイン領域がシリコン窒化膜上には多結晶シリコ
ンのゲート電極が形成されることを特徴とする電界効果
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19474589A JPH0360041A (ja) | 1989-07-27 | 1989-07-27 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19474589A JPH0360041A (ja) | 1989-07-27 | 1989-07-27 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0360041A true JPH0360041A (ja) | 1991-03-15 |
Family
ID=16329527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19474589A Pending JPH0360041A (ja) | 1989-07-27 | 1989-07-27 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0360041A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2386832A2 (en) | 2010-05-10 | 2011-11-16 | Mitutoyo Corporation | Photoelectric encoder |
-
1989
- 1989-07-27 JP JP19474589A patent/JPH0360041A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2386832A2 (en) | 2010-05-10 | 2011-11-16 | Mitutoyo Corporation | Photoelectric encoder |
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