JPH0350651A - 記憶再配置方法および階層化記憶システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、電子計算機等の記憶装置に関し、特に、その
記憶装置に格納されている情報の再配置に関する。

［従来の技術］ 現在の大型計算機の多くは、絶対アドレスから物理アド
レスへの変換を行うために、ＦＡＲ（Ｆｌｏａｔｉｎｇ
　Ａｄｄｒｅｓｓ　Ｒｅｇｉｓｔｅｒ）と呼ばれる変換
テーブルを備えており、絶対アドレス空間を所定の分割
単位ごとに任意の物理的メモリエレメントに割り付ける
ことができる。この機能はメモリユニットの保守等に有
用であるが、通常、ＦＡＲの変更は、システム稼働中で
ないときに限り可能である。

従来、システム稼働中にＦＡＲの変更を行おうとすると
、誤動作を防止するために、まず、記憶装置へのアクセ
スを一旦停止させ、次に、物理アドレスの変更と、旧物
理アドレスから新物理アドレスへの格納データの移動と
を行い、その後、記憶装置へのアクセスを再開させる、
という手順が必要となる。

なお、類似の技術としては、例えば、特公昭６３−２１
２２２号公報に開示されているものがある。また、後述
するストアインキャッシュの動作原理は周知であり、例
えば、特開昭６１−２９０５５０号公報に記載されてい
る。

［発明が解決しようとする課題］ 上記従来技術は、格納データの移動と物理アドレスの変
更を行っている間、記憶装置へのアクセスを停止させる
必要があり、その間、この記憶装置を利用している装置
の動作が停止することとなる。

装置の種類によっては、この停止による前記装置の応答
速度の低下が問題となる。

本発明の目的は、記憶装置の再配置に伴う記憶装置の停
止時間を短くして、前記応答速度の低下を小さくするこ
とができる記憶再配置方法および階層化記憶システムを
提供することにある。

本発明の他の目的は、ＦＡＲの変更による主記憶の再配
置を、システム稼働中に行うことができる記憶再配置方
法および階層化記憶システムを提供することにある。

［課題を解決するための手段］ 上記目的を達成するために、本発明による記憶再配置方
法は、物理アドレスが付与された記憶装置と、絶対アド
レスで管理され前記記憶装置の一部の写しを保持するキ
ャッシュメモリと、前記絶対アドレスを物理アドレスに
対応付けるアドレス変換手段とを有する記憶システムに
おいて前記物理アドレスが付与された記憶装置を再配置
する記憶再配置方法であって、再配置の対象となる絶対
アドレス領域に対応する前記記憶装置の物理アドレス領
域の内容を前記キャッシュメモリに取り込んだ後、当該
絶対アドレス領域を新たな物理アドレス領域に対応付け
るよう前記アドレス変換手段の対応付けを変更し、その
後、前記キャッシュメモリに取り込まれた内容を、当該
内容の更新の有無にかかわらず、前記アドレス変換手段
によって前記特定の絶対アドレスに新たに対応付けられ
た物理アドレス領域に書き戻すようにしたものである。

本発明による他の記憶再配置方法は、記憶装置の内容の
写しを保持するストアイン方式のキャッシュメモリと、
絶対アドレスを物理アドレスに対応付けるアドレス変換
手段とを利用した記憶装置の記憶再配置方法であって、
再配置元の記憶装置の内容を前記キャッシュメモリに取
り込んだ後、当該キャッシュメモリのブロックの内容が
記憶装置の内容と異なることを示す情報を保持するとと
もに、当該再配置元の記憶装置の物理アドレスに対応す
る絶対アドレスが再配置先の記憶装置の物理アドレスに
対応付けられるように前記アドレス変換手段のアドレス
対応付けを変更するようにしたものである。

本発明によるさらに他の記憶再配置方法は、記憶装置の
内容の写しを保持するストアイン方式のキャッシュメモ
リと、絶対アドレスを物理アドレスに対応付けるアドレ
ス変換手段とを利用して記憶装置の再配置をシステム稼
働中に行う記憶再配置方法であって、上位装置からの再
配置のリクエストに応じて、再配置元の記憶情報を前記
キャッシュメモリへ取り込み、該取り込んだ記憶情報の
書き戻し先を再配置先に変更するよう前記アドレス変換
手段のアドレス対応付けを変更するようにしたものであ
る。

また、本発明による階層化記憶システムは、記憶装置と
、該記憶装置の内容の写しを複数のブロックに保持する
ストアイン方式のキャッシュメモリと、絶対アドレスを
物理アドレスに対応付けるアドレス変換手段とを備えた
階層化記憶システムにおいて、前記記憶装置に対するリ
クエストとして、フェッチリクエストおよびストアリク
エストに加え、再配置リクエストを用意し、該再配置リ
クエストに対しては、再配置先の記憶情報を前記キャッ
シュメモリの１ブロックに取り込むとともに該ブロック
のチェンジビットを“変更″状態とする手段と、該取り
込んだ記憶情報の書き戻し先を再配置先に変更するよう
前記アドレス変換手段のアドレス対応付けを変更する手
段とを設けたものである。

本発明による他の階層化記憶システムは、記憶装置と、
予め定められた記憶分割単位に絶対アドレスと物理アド
レスとを対応付けるアドレス変換手段と、複数のブロッ
クで構成され前記記憶装置に格納されている情報の一部
を蓄えるデータアレイおよび該データアレイの各ブロッ
クに格納されている情報が前記記憶装置の対応する部分
の情報と異なっていることを示すチェンジビットを格納
するチェンジビットアレイを含むストアイン方式のキャ
ッシュメモリとを備えた階層化記憶システムにおいて、
再配置の指示に基づき、指示された絶対アドレスに対応
する物理アドレスで指定される記憶装置の領域の情報を
前記記憶装置から読みだして前記キャッシュメモリの１
ブロックに格納するとともに、当該ブロックに対応する
チェンジビットアレイの内容を、記憶装置と内容が異な
ることを示す状態とする手段と、前記指示された絶対ア
ドレスが再配置先の物理アドレスに対応付けられるよう
前記アドレス変換手段を制御する手段とを設けたもので
ある。

本発明によるさらに他の階層化記憶システムは、記憶装
置と、予め定められた記憶分割単位に絶対アドレスを物
理アドレス情報に対応付けるアドレス変換テーブルと、
複数のブロックで構成され前記記憶装置に格納されてい
る情報の一部を蓄えるデータアレイおよび該データアレ
イの各ブロック対応にチェンジビットを格納するチェン
ジビットアレイを含むストアイン方式のキャッシュメモ
リとを備え、前記記憶単位が前記キャッシュメモリのブ
ロックより大である階層化記憶システムにおいて、再配
置先の物理アドレス情報を保持する第１のアドレス保持
手段と、再配置の対象となる記憶分割単位の絶対アドレ
ス情報を保持する第２のアドレス保持手段と、再配置前
ブロックと再配置済ブロックの境界の絶対アドレスを保
持する第３のアドレス保持手段と、１ブロックの再配置
ごとに前記第３のアドレス保持手段のアドレスを１ブロ
ック分更新する境界アドレス更新手段と、アクセスする
絶対アドレスが前記再配置の対象となる記憶分割単位に
属するか否かを判定する第１の判定手段と、アクセスす
る絶対アドレスと前記境界の絶対アドレスとの大小関係
を判定する第２の判定手段と、前記第１および第２の判
定手段の判定結果に応じて前記アドレス変換テーブルま
たは前記第１のアドレス保持手段の物理アドレス情報を
選択して前記記憶装置に与える選択手段と、記憶分割単
位内の全ブロックの再配置後に、前記第１のアドレス保
持手段の内容を前記アドレス変換テーブルの対応する部
分に書き込む書き込み手段とを設けたものである。

なお、本明細書において、「絶対アドレス」とは、前記
アドレス変換手段により記憶装置の物理アドレスに対応
付けられる′アドレスであり、例えば、大型計算機では
、仮想アドレスを周知の動的アドレス変換機構により変
換して得られた実アドレスに対してさらに周知のプリフ
ィックス変換を施して得られるアドレスである。プリフ
ィックス変換を行わないシステムでは実アドレス自体が
絶対アドレスとなる。

［作　用］ キャッシュメモリは、記憶装置（例えば、主記憶装置）
の一部の写しを保持する小容量高速のメモリであり、上
位装置（例えば、中央処理袋Ｗｌ）からの読出しくフェ
ッチ）および書き込み（ストア）の実効的な速度を向上
させることを目的とするものである。記憶装置のアクセ
ス時にアクセスの対象がキャッシュメモリに存在すれば
、キャッシュメモリにアクセスすることにより記憶装置
をアクセスする必要がなくなる。本発明はこのキャッシ
ュメモリの特徴に着目し、キャッシュメモリを利用して
記憶装置の再配置をシステム稼働中に実行しうろことに
想到した。

すなわち、記憶再配置時には再配置の対象となる物理ア
ドレスの領域の情報をキャッシュメモリのブロックに取
り込み、その後、当該絶対アドレスに対応付ける記憶装
置の物理アドレスを変更する。このアドレス対応付けの
変更のための一手段としては、従来、絶対アドレスを物
理アドレスに対応付けるアドレス変換手段（例えば前記
ＦＡＲ）を利用し、その内容を動的に変更できるように
する。

物理アドレスの変更前に、再配置先の情報ずなわち物理
アドレス変更の対象となるアドレス領域の情報をキャッ
シュメモリ内に取り込むので、物理アドレス変更の処理
を行なっている間も、再配置対象のアドレス領域に含ま
れる情報の読み書きはキャッシュメモリに格納された情
報を用いて行うことができ、その間の読み書きを禁止し
たり。

通常の処理を遅延させる必要はない。

記憶再配置を完結させるには、キャッシュメモリのブロ
ックに取り込まれた再配置対象の情報を記憶装置の再配
置先のアドレス領域に書き戻す必要がある。この書き戻
しは、キャッシュメモリの置き換えアルゴリズムに応じ
て、そのブロックが置き換えの対象となったときに行え
ば十分である。

この意味から、ストアイン方式のキャッシュメモリを利
用することが好ましい。ストアイン方式のキャッシュメ
モリでは、ブロックの内容が記憶装置の内容と異なって
いるか否かの情報（内容が変更されたことを示す情報）
を保持するチェンジビットを各ブロック対応に有してお
り、再配置時には、再配置対象の情報を特定のブロック
に取り込んだとき、そのブロックに対応するチェンジビ
ットを“変更”状態とすることにより、そのブロックが
置き換え対象となったときその内容は、自動的に記憶装
置の新たな物理アドレス領域に書き戻されることになる
。したがって、再配置処理は、実質的には、再配置対象
のアドレス領域の情報をキャッシュメモリに取り込んで
チェンジビットの変更および物理アドレスの更新を行っ
た段階で終了することとなる。すなわち、前記従来技術
で必要であった、旧物理アドレスから新物理アドレスへ
の情報の移動は不要となる。

記憶装置の再配置可能な単位としての記憶分割単位がキ
ャッシュメモリの１ブロックより大きい場合には、記憶
分割単位内の複数のブロックについて順次キャッシュメ
モリへのブロック転送を行う。この再配置動作中、過渡
的に、アクセスアドレスが同一の絶対アドレスの記憶分
割単位に属する場合であっても再配置前のブロックに属
するかまたは再配置済みのブロックに属するかによって
。

対応付けられる物理アドレス領域が異なる状態が生じる
。そこで、ブロックごとの再配置に伴い、再配置前後の
絶対アドレスの境界を順次更新しアクセスアドレスが境
界のいずれの側にあるかを判定して、その判定結果に応
じて新旧の物理アドレスを選択出力する。これにより、
記憶分割単位の大きさがキャッシュメモリのブロック容
量より大きい場合でも、記憶分割単位全体の再配置が可
能となる。

以上のように、本発明によれば、主記憶装置に格納され
た情報の再配置を実行中であっても、キャッシュメモリ
に格納された情報を用いることにより、再配置中の領域
に対する読み書きが可能であるので、走行中のプログラ
ムの動作が再配置のために停止する時間が従来技術に比
べて小さく、また、再配置する情報の移動を階層化記憶
システム内で行なうため、処理時間が短いという効果が
ある。

また、従来技術と比較して、再配置する情報の移動のた
めに、階層化記憶システムを利用する上位装置の機能を
使う程度が小さいので、階層化記憶システムを利用する
上位装置の本来の仕事を妨げない。

また、アドレス割当単位がキャッシュメモリの容量より
大きいアドレスアレイを用いた記憶装置においても、上
記効果をもたらすためのハードウェアが、記憶分割単位
を小さくするためにアドレスアレイの容量を増やすとい
うような方法より、小さくて済む。

（以下、余白） ［実施例］ 以下、本発明の実施例を図面により詳細に説明する。

第１図は本発明の第１の実施例の階層化記憶システムの
ブロック図である。

まず本実施例の構成要素を説明する。以下の説明で、数
値Ｎ、Ｂ、Ｕは自然数である。

本実施例の階層化記憶システムは、アドレスレジスタ１
、ストアフラグ２、再配置フラグ３、ストアデータレジ
スタ４、フェッチデータレジスタ５、ストアインキャッ
シュメモリ２０、アドレス変換装置５０、および主記憶
袋Ｍ８０からなる。

アドレスレジスタ１は、読み書きをしようとする語の絶
対アドレスを設定するＮビットのレジスタである。本階
層化記憶システムは、フェッチリクエスト、ストアリク
エスト、再配置リクエスト、の３種のリクエストが処理
可能であり、ストアフラグ２と再配置フラグ３は上記の
うち１つのリクエストを選択するためのフラグである。

ストアフラグ２はフェッチリクエストおよび再配置リク
エストの場合は“０”とし、ストアリクエストの場合は
“１”とする、また、再配置フラグ３は再配置リクエス
トの場合は１１１１＃としそれ以外はｊＪ　Ｏｎとする
。ストアデータレジスタ４は書き込みしようとする語の
データを設定するレジスタである。

フェッチデータレジスタ５はフェッチされたデータが設
定されるレジスタである。

ストアインキャッシュメモリ２ｏは、それぞれ２のＢ乗
語の大きさの複数のブロックを格納するデータアレイ２
３と、このデータアレイ２３の各々のエントリに対応す
る複数のエントリを持つチェンジビットアレイ２２と、
これらの構成要素への制御信号を発生する制御回路２１
と、ゲート２６〜３０およびセレクタ２４．２５とを含
んでおり、アドレス信号６と再配置信号７とライトデー
タ信号８とを出力し、主記憶装置８０からのリードデー
タ信号９を受ける。

アドレス変換装置５０は、前述したＦＡＲであり、本実
施例ではブロックと同じ大きさの主記憶分割単位毎にア
ドレス変換を行ない、アドレス信号６の絶対アドレスを
物理アドレスに変換してアドレス信号１ｏとして主記憶
装置８０に与える。

また、再配置信号７に応じて該当する主記憶分割単位の
再配置を行う。

主記憶装置８０は２のＮ乗語の記憶容量を持ち、読み出
し時はアドレス信号１０で指定されたブロックのデータ
をリードデータ信号９として出力し。

書き込み時はライトデータ信号８のデータをアドレス信
号１０で指定されたブロックに書き込む。

データアレイ２３において、あるエントリに格納された
ブロックのもつ情報が、対応する主記憶装置８０上のブ
ロックの情報と異なっていれば、チェンジビットアレイ
２２のそのブロックに対応するエントリをＩｔ　Ｉ　Ｐ
＋とし、等しければＩＩ　Ｏ＋７とする。またチェンジ
ビットアレイ２２への書き込みはチェンジビット信号３
７とライト信号３８によって制御され、ライト信号３８
を１１１　Ｉｔとすると、チェンジビット信号３７の値
がエントリ選択信号３１で指定されたエントリに書き込
まれる。

制御回路２１はデータアレイの各々のエントリが格納し
ているブロックの絶対アドレスを保持している。エント
リ選択信号３１はデータアレイ２３とチェンジビットア
レイ２２のエントリを選択する。データアレイ２３は、
エントリ選択信号３１で指定されたエントリに格納され
たブロックに対する、ブロック単位の読み書きと、その
ブロック内の１語に対する語単位の読み書きを行うこと
ができる。セレクタ２４はデータアレイへの書き込みデ
ータを選択する。セレクタ２５はフェッチデータレジス
タの入力データを選択する。ＯＲゲート２６．ＡＮＤゲ
ート２７．ＯＲゲート２８はチェンジビットアレイ２２
の更新を制御する回路を構成している。

ＯＲゲート２９とＡＮＤゲート３０は、アドレス変換装
置５０における再配置動作を制御する。

ストアインキャッシュメモリ２０の、本実施例の説明に
必要でない構成要素は省略しである。

アドレス変換装置５０はアドレスアレイ５１と物理アド
レスレジスタ５２を含む。アドレスアレイ５１は、絶対
アドレスの上位（Ｎ−Ｂ）ビットをアドレスとし、各エ
ントリにアドレス割当情報を格納するＲＡＭである。物
理アドレスレジスタ５２は、再配置しようとする主記憶
分割単位が再配置後に与えられるべきアドレス割当情報
を格納する。すなわち、主記憶分割単位とは、アドレス
変換装置５０により再配置が可能な主記憶の最小単位で
ある。

アドレス割当情報は物理アドレスの上位（Ｎ−Ｂ）ビッ
トであり、物理アドレスは（Ｎ−Ｂ）ビットのアドレス
割当情報と、絶対アドレスの下位Ｂビットをつなぎ合わ
せることで求められる。

また、再配置信号７の値をＩＩ　１７１とすると、アド
レス信号６で指定されるアドレスアレイ５１のエントリ
に物理アドレスレジスタ５２の内容が書き込まれ、対応
する主記憶分割単位の配置を変更することができる。こ
のアドレス変換動作そのものは、従来からＦＡＲとして
知られているものであるが、アドレス変換装置５ｏでは
、エントリをダイナミックに書き換えるために、物理ア
ドレスレジスタ５２と再配置信号７によるエントリ更新
機能が付加されているのが特徴である。

本実施例におけるデータアレイ２３、主記憶分割単位、
アドレスアレイ５、主記憶装置８０等の関係を第３Ａ図
に示す。この例では、図示の都合上、データアレイ２３
のエントリ数が１１３１７の場合を示しているが実際に
はさらに多数である。この図において、例えば、データ
アレイ２３の１ブロック９１は絶対アドレス空間の１ブ
ロックに対応付けられ、このブロック９１はアドレス変
換装置５０により主記憶装置８０のブロック９５に対応
付けられている。絶対アドレス空間のブロック９３を主
記憶装置８０のブロック９５からブロック９７へ再配置
する場合、ブロック９５をキャッシュメモリ２０の１ブ
ロック９１に読み込んで対応するチェンジビットをＩＩ
　Ｉ　ＩＩにするとともに、絶対アドレスのブロック９
３に対応する、アドレス変換装置５０内のアドレスアレ
イ５１のエントリ９４の内容を、新たなブロック９７に
対応する物理アドレスに書き換えることにより再配置が
達成される。その後、キャッシュメモリ２０のブロック
９１が置き換えの対象となったとき主記憶装置８０のブ
ロック９５ではなく、ブロック９７に書き戻される。

次に、フェッチリクエスト、ストアリクエスト、再配置
リクエストの各処理の具体例を説明する。

まず、上記３つのリクエストの処理で共通して行なわれ
るブロック取り込み処理を説明し、続いてフェッチ処理
、ストア処理、再配置処理の説明をする。ブロック取り
込み処理、フェッチ処理。

ストア処理、の３処理は、いわゆるストアイソキャッシ
ュのアルゴリズムを構成している。

（１）ブロック取り込み処理 第４Ａ図にブロック取り込み処理のフロチャートを示す
。

ブロック取り込みの必要が生じると、まず、制御回路２
１は、取り込もうとしているブロックを格納するための
、データアレイ２３のエントリを適当に選択しく５ｌｌ
）、選択されたエントリに対応するチェンジビットアレ
イ２２のエントリがパ１′″であるか否か調べる（Ｓｉ
２）、エントリが“１”であった場合は、そのエントリ
に格納されていたブロックのデータ゛を保存するために
ブロック書き戻し動作を行なう、ブロック書き戻し動作
は、上記ブロックに対応する絶対アドレスをセレクタ３
４経由でアドレス変換装置５０に送り、その絶対アドレ
スをアドレス変換装置５０で物理アドレスに変換して主
記憶装置８ｏに送出しく５１３）、上記ブロックのデー
タをデータアレイ２３から読み出してライトデータ信号
８として主記憶装置８０に送出した後、主記憶装置８０
に書き込み指示を与えることによって、上記ブロックを
主記憶装置８０に書き戻す（Ｓ　１４）。

次に、セレクタ３４がアドレスレジスタ１の出力を選択
してアドレス信号６として出力し、制御回路２１が主記
憶装置８０にブロックの読み出しを指示すると、アドレ
スレジスタ１に格納された絶対アドレスに対応する、ア
ドレスアレイ５１野エントリが読みだされ、その絶対ア
ドレスの下位Ｂビットとともにアドレス信号１０として
出力される（Ｓ１５）。このアドレス信号１０で指定さ
れた主記憶装置８０上のブロックはり一ドデータ都市手
読みだされる（Ｓ１６）。主記憶装置８゜の動作でリー
ドデータ信号９として得られたデータは、セレクタ２４
を経て、データアレイ２３の選択されたエントリに書き
込まれる（Ｓ１７）。

前記ブロックの全てのデータが選択されたエントリに書
き込まれたとき、制御回路２１は取り込み完了信号３６
を“１″とする。ＯＲゲート２８の働きによりライト信
号３８が“１′″となり、チェンジビットアレイ２２は
チェンジビット信号３７の値を、エントリ選択信号３１
で指定されるエントリに格納する（８１８）。チェンジ
ビット信号３７の値は処理しようとしているリクエスト
によって異なる。以上がブロック取り込み処理である。

（２）フェッチ処理 フェッチ処理のフローチャートを第４Ｂ図に示す。

フェッチリクエストの処理は、アドレスレジスタ１に読
み出したい語の絶対アドレスを設定し、ストアフラグ２
と再配置フラグ３に共に“０”を設定した後、動作指示
を与えることによって開始される（Ｓ２１）。

そこで、アドレスレジスタ１で指定された語のデータが
ストアインキャッシュメモリ２ｏに格納されているか否
かを調べ（Ｓ２２）、格納されていた場合は、制御回路
２１がそのデータの入ったエントリを指定する信号をエ
ントリ選択信号３１に出力し、ヒツト信号３５にＮ　Ｉ
　１１を出力する。

データアレイ２３はエントリ選択信号３１で指定された
ブロックのデータをブロックデータ信号３２に出力する
（Ｓ２３）。セレクタ２５はブロックデータ信号３２か
らアドレスレジスタ１で指定された語のデータを選択し
、そのデータはフェッチデータレジスタ５に格納される
（８２４）。

以上でフェッチ処理が完了する。

なお、アドレスレジスタ１で指定された語のデータがス
トアインキャッシュメモリ２０に格納されていなかった
場合は、前述のブロック取り込み処理が行なわれる（Ｓ
２５）、セレクタ２５は、ブロック取り込み動作でリー
ドデータ信号９に得られたブロックデータの中からアド
レスレジスタ１で指定された語のデータを選択し、その
データはフェッチデータレジスタ５に格納される（Ｓ２
６）。また、ストアフラグ２と再配置フラグ３が共にＩ
Ｉ　Ｏｎであるので、チェンジビット信号３７はＯ′″
となっている。従って、前述のブロック取り込み処理の
結果、チェンジビットアレイ２２のストアが行なわれた
エントリには“０″が書き込まれ、ストアインキャッシ
ュメモリ２０に格納されたブロックの内容と主記憶に格
納されたブロックの内容が一致していることを記憶する
。

以上でフェッチ処理が完了する。

（３）ストア処理 ストア処理のフローチャートを第４Ｃ図に示す。

ストアリクエストの処理は、アドレスレジスタ１に、書
き込みをしたい語の絶対アドレスを設定し、ストアデー
タレジスタ４に書き込みデータを設定し、ストアフラグ
２に１１１７１を、再配置フラグ３に′″０７１を設定
した後、動作指示を与えることによって開始される（Ｓ
３１）。

そこでまず、アドレスレジスタ１で指定された語のデー
タがストアインキャッシュメモリ２０に格納されている
か否かを調べる（８３２）。格納されていた場合は、制
御回路２１がそのデータの入ったエントリを指定する信
号をエントリ選択信号３１に出力し、ヒツト信号３５に
１′１　＃ｊを出力する。セレクタ２４はストアデータ
レジスタ４の出力の方を選択してデータアレイ２３に送
る。前述のように、エントリ選択信号３１で指定された
エントリに格納されたブロックにはアドレスレジスタ１
で指定した語のデータが含まれており、データアレイ２
３はそのデータをセレクタ２４が出力したデータで置き
換える（Ｓ３４）、一方、ＯＲゲート２６の働きでチェ
ンジビット信号３７がａｔＩＪｔとなッテおり、ＡＮＤ
ゲート２７とＯＲゲート２８の働きでライト信号３８が
ＩＩ　Ｉ　ＩＩとなるため、チェンジビットアレイ２２
のエントリ選択信号３１で指定されたエントリには“１
”が書き込まれる（Ｓ３５）。以上でストア処理が完了
する。

なお、上記ステップＳ３２において、アドレスレジスタ
１で指定された語のデータがストアインキャッシュメモ
リ２０に格納されていなかった場合は、まず、前述のブ
ロック取り込み処理が行なわれる（Ｓ３３）。このとき
、ストアフラグ２の内容は１″″であるので、ＯＲゲー
ト２６の働きにより、チェンジビット信号３７の値は′
１″である。

従って、前述のブロック取り込み処理の結果、チェンジ
ビットアレイ２２のストアが行なわれたエントリにはＩ
ｔ　Ｉ　Ｎが書き込まれる。その後は指定された後がス
トアインキャッシュメモリ２ｏに格納されていた場合と
同じ処理が行われ、ストア処理が完了する。

（４）再配置処理 第４Ｄ図に再配置処理のフローチャートを示す。

再配置リクエストの処理は、アドレスレジスタ１に再配
置したいブロックの先頭の絶対アドレスを設定し、スト
アフラグ２にｉｔ　Ｏ”を、再配置フラグ３にｔｌ　Ｉ
　ＩＩを設定した後、動作指示を与えることによって開
始される（Ｓ４１）。

続いて、アドレスレジスタ１で指定された語のデータが
ストアインキャッシュメモリ２０に格納されているか否
かを調べる（８４２）。格納されていた場合は、制御回
路２１がそのデータの入ったエントリを指定する信号を
エントリ選択信号３１に出力し、ヒツト信号３５に“１
”を出力する。また、再配置フラグの内容が“１″であ
るので、ＯＲゲート２６の働きでチェンジビット信号３
７の値は′１″′となる。一方、ヒツト信号３５とチェ
ンジビット信号３７の値が共に１”であるため、ＡＮＤ
ゲート２７とＯＲゲート２８の働きでライト信号３８が
ｕ　１　ｐｔとなり、チェンジビットアレイ２２のエン
トリ選択信号３１で指定されたエントリには、１”が書
き込まれる（Ｓ４６）。このとき、ＯＲゲート２９とＡ
ＮＤゲート３０の働きで再配置信号７に′１″が出力さ
れる（３４４）、再配置信号７がＪ（１１１になると、
アドレスアレイ５１はアドレス信号６で指定されるアド
レスアレイ５１のエントリに物理アドレスレジスタ５２
の内容を書き込む（Ｓ４５）。

以上゛でアドレスレジスタ１で指定されたブロックが再
配置される。

一方、上記ステップ４２において、アドレスレジスタ１
で指定された語のデータがストアインキャッシュメモリ
２０に格納されていなかった場合は、前述のブロック取
り込み処理が行なわれる（Ｓ４３）。このとき、再配置
フラグ３の内容が“１″であるので、ＯＲゲート２６の
働きにより。

チェンジビット信号３７の値はＬＬ　Ｉ　ＩＩである。

従って、前述のブロック取り込み処理の結果、チェンジ
ビットアレイ２２のエントリ選択信号３１で指定された
エントリには′１″が書き込まれる。

また、前述のブロック取り込み処理で取り込み完了信号
３６が′１″となるため、ＯＲゲート２９とＡＮＤゲー
ト３０の働きで再配置信号７に“１”が出力される（Ｓ
４４）、再配置信号７がパ１”になると、アドレスアレ
イ５１はアドレス信号６で指定されるアドレスアレイ５
１のエントリに物環アドレスレジスタ５２の内容を書き
込む（Ｓ４５）、以上でアドレスレジスタ１で指定され
たブロックが再配置される。前述の第３Ａ図の斜線部は
再配置信号７がｕ　１　ｎとなった時点での再配置対象
のブロックを表わしている。

以上の再配置処理では、再配置されたブロックの主記憶
装置８０への格納は行なわれておらず。

主記憶装置８０上の対応するブロックには無意味なデー
タが格納されたままである。しかし、そのブロックに対
応するチェンジビットが“１”となっているため、スト
アインキャッシュのアルゴリズムによって、ストアイン
キャッシュメモリに格納されているブロックが唯一の正
しいデータとして扱われ、主記憶装置８０上のデータは
無視されるので、矛盾は生じない。

なお、変更前の配置と変更後の配置との関係には何も制
限はなく、オーバーラツプしていても差支えない。

（以下、余白） 次に、本発明の第２の実施例を第２図により説明する。

第２図は本実施例の階層化記憶システムのブロック図で
ある。

本実施例と第１の実施例との構成上の差異はアドレス変
換装置５ｏのみであり、その他の要素は第１の実施例と
同一である。

アドレス変換装置５０を構成する各要素について以下に
述べる６本実施例では、主記憶分割単位の大きさは２の
Ｕ乗語であり、Ｕ＞Ｂである。従って、主記憶分割単位
は２の（Ｕ　−Ｂ　）東側のブロックを含む。また、本
実施例では、アドレス割当情報は物理アドレスの上位（
Ｎ−Ｕ）ビットであり、物理アドレスは（Ｎ−Ｕ）ビッ
トのアドレス割当情報と、絶対アドレスの下位Ｕビット
をつなぎ合わせることで求められる。

アドレスアレイ５１は絶対アドレスの上位（Ｎ−Ｕ）ビ
ットをアドレスとし、各エントリにアドレス割当情報を
格納するＲＡＭであり、第１の実施例と同様、従来のＦ
ＡＲとして知られているものに相当する。再配置領域レ
ジスタ５６は、再配置しようとする主記憶分割単位の先
頭の絶対アドレスの上位（Ｎ−Ｕ）ビットを格納する。

物理アドレスレジスタ５２は、再配置領域レジスタ５６
で指定される主記憶分割単位が再配置後に与えられるべ
きアドレス割当情報、即ち物理アドレスの上位Ｎ−Ｕビ
ットを格納する。境界アドレスレジスタ５７はＮビット
の境界アドレスを格納し、再配置信号７の指示があった
場合は境界アドレス加算器６ｏの出力が設定される。比
較器５８はアドレスレジスタ１の内容の上位Ｎ−Ｕビッ
トを再配置領域レジスタ５６と比較し、同じ値である場
合はａ　１　ｐｐを出力、異なる場合は１１０　ＩＩを
出力する。

比較器５９はアドレスレジスタ１の内容を境界アドレス
レジスタ５７の内容と比較し、アクセスアドレスが境界
アドレスより小さい場合はｎ　１　ｕを、そうでなけれ
ば（＃　ＯＩＩを出力する。境界アドレス加算器６０は
境界アドレスに２のＢ乗を加えた絶対アドレスを出力す
る。セレクタ６２はＡＮＤゲート６１の出力が“０″の
ときアドレスアレイ５１の出力を選択し、１１１　ＩＩ
のときは物理アドレスレジスタ５２の出力を選択する選
択回路である。

バリッドビット５５はアドレス変換装置５０が再配置実
行モードであることを示すフラグであり、その内容が１
１１　ｎなら再配置モードであり　Ｉｔ　Ｑ　ＩＩなら
そうではない。

また、ライト信号１１はアドレスアレイ５１への書き込
みを指示する信号であり、その値をＬＬ　Ｉ　ＩＩとす
ることにより、物理アドレスレジスタ５２の内容がアド
レス信号６で指定されるアドレスアレイ５１のエントリ
に書き込まれる。

以上が、アドレス変換装置５０の構成である。

第２の実施例におけるデータアレイ、主記憶分割単位、
アドレスアレイ、記憶装置８０等の関係を第３図Ｂに示
す。この図においても、便宜上、データアレイ２３のエ
ントリ数が′″３″の場合を示している。本実施例は、
図から分かるように、キャッシュメモリ２ｏの１ブロッ
ク（２Ｂｆｆｉ）は主記憶分割単位（２υｍ）より小さ
い場合を想定しているが、キャッシュメモリ２０による
再配置はブロック単位にしか行えないので、主記憶装置
８０の１分割単位は一度に再配置することができない、
従って、主記憶装置８０の１分割単位の再配置の際には
、その分割単位が内包する複数のブロックについてブロ
ック単位に順次再配置を行うことになる。そこで、この
再配置中は、同一の主記憶分割単位内に再配置前のブロ
ックと再配置済のブロックとが一時的に混在することと
なる。

すなわち、同じ絶対アドレス領域でも再配置前のブロッ
クについては元の物理アドレスを適用し。

再配置済のブロックについては新たな物理アドレスを適
用する必要がある。この要請に対処するための構成が第
２図のアドレス変換装置５０の構成であり、以下に、そ
の動作を説明する。

まず、再配置を行なわないときは、バリッドビット５５
が’ｏ”であるたａ？）、ＡＮＤゲート６１とセレクタ
６２により、アドレスアレイ５１から出力されたアドレ
ス割当情報のみがアドレス変換に用いられる。

次に、再配置実行中は、バリッドビット５５がＩＩ　Ｉ
　ＩＩであるため、比較器５８と比較器５９とＡＮＤゲ
ート６１とセレクタ６２の動作により、アドレスレジス
タ１の内容が再配置領域レジスタ５６で指定された主記
憶分割単位に含まれ、かつ、境界アドレスより小さい場
合は、物理アドレスレジスタ５２の出力がアドレス変換
に用いられ、そうでない場合はアドレスアレイ５１の出
力がアドレス変換に用いられる。このように、バリッド
ビットを１１１　ＩＰとすれば、アドレス割当単位は境
界アドレスを境にして二つの部分に分割され、それぞれ
に異なる物理アドレスを割り当てることができる。

また、再配置信号７を′１″とすれば、境界アドレスレ
ジスタの内容がブロックの大きさ分増加され、増加前に
境界アドレスが指していたブロックの物理アドレスが、
アドレスアレイ５１で指定されるものから物理アドレス
レジスタ５２で指定されるものに変更されることになる
。この物理アドレスの変更は、第１の実施例の再配置処
理において再配置信号７がもたらした物理アドレスの変
更に対応するものである。主記憶分割単位の配置は、境
界アドレスが主記憶分割単位の先頭である場合は全てア
ドレスアレイ５１の出力に従い、境界アドレスが主記憶
分割単位の最大の絶対アドレスより大きければ全て物理
アドレスレジスタ５２の出力に従う。

以上がアドレス変換装置５０の動作である。

本実施例の階層化記憶システムは、第１の実施例と同様
に、フェッチ、ストア、再配置の３つのリクエストが実
行可能である。フェッチおよびストアについては、ブロ
ック取り込み動作以外は第１の実施例と同じなので、説
明を省略する。再配置リクエストは第１の実施例と同様
に１つのブロックの再配置を行うものであるが、後述す
る主記憶分割単位の再配置動作の一つのステップとして
のみ使用するので、その説明の中で再配置リクエストの
動作を説明する。

まず、ブロック取り込み動作の概略フローチャートを第
５Ａ図に示す。

ブロック取り込み処理では、最初に、指定された語を含
むブロックを格納するために、データアレイ２３のエン
トリを適当に選択する（Ｓ５１）。

そこで、この選択されたエントリに対応するチェンジビ
ットアレイ２２のエントリがＩＩ　１７１であるか否か
を調べる（Ｓ　５２）　、　　”１”であれば、内容が
変更されているので主記憶装置に書き戻す必要がある。

そこで、選択されたエントリに格納されたブロックの絶
対アドレスの上位（Ｎ−Ｕ）ビットが再配置領域レジス
タ５６の内容と等しく、その絶対アドレスが境界レジス
タ５７より小さいか否かを調べる（Ｓ５３）。このステ
ップは当該ブロックが、再配置済の方に属するか否かを
調べることに対応する。結果が肯であれば。再配置済み
の方に属するので物理アドレスレジスタ５２の内容を絶
対アドレスの下位Ｕビットとともにアドレス信号１０と
して出力しく５５４）、否であれば、当該絶対アドレス
に対応するアドレスアレイ５１のエントリを読出し、こ
れをその絶対アドレスの下位Ｕビットとともにアドレス
信号１０として出力する（Ｓ６１）。そこでアドレス信
号１０で指令される主記憶装置８ｏのアドレスに、当該
ブロックのデータが書き戻される（８５５）、ステップ
５２でチェンジビットアレイ２２のエントリが０″′の
場合には当該ブロックの内容は変化していないので、書
き戻しのためのステップ８５２〜Ｓ５５およびＳ６１は
省略される。

次に、アドレスレジスタ１に格納された絶対アドレスの
上位（Ｎ−Ｕ）ビットが再配置領域レジスタ５６の内容
と等しく、その絶対アドレスが境界レジスタ５７より小
さいか否かを調べる（８５６）、このステップは前記ス
テップ８５３に対応する。結果が肯であれば、物理アド
レスレジスタ５２の内容が前記絶対アドレスの下位Ｕビ
ットとともにアドレス信号１０として出力され（Ｓ５７
）、否であれば、前記絶対アドレスに対応するアドレス
アレイ５１のエントリが読出され、その絶対アドレスの
下位Ｕビットとともにアドレス信号１ｏとして出力され
る。そこで、アドレス信号１０で指定された主記憶装置
８０上のブロックがリードデータ信号９として読みださ
れる（３５８）。このリードデータ信号９のデータはデ
ータアレイの選択されたエントリに書き込まれ（Ｓ５９
）、チェンジビットアレイ２２の選択されたエントリに
チェンジビット信号３７の値が格納される（Ｓ６０）。

以上でブロック取り込み処理が完了する。

次に１本実施例における主記憶分割単位の再配置動作を
説明する。主記憶分割単位の再配置動作は、階層化記憶
システムを利用する処理装置が以下の処理１）から７）
までを順に実行することによって行なわれる。そのフロ
ーチャートを第５Ｂ図に示す。

この再配置処理は、再配置リクエストによるブロック単
位の再配置を繰り返して、複数のブロックからなる主記
憶分割単位の再配置を行うものである。

１）　再配置しようとする主記憶分割単位の絶対アドレ
スの上位（Ｎ−Ｕ）ビットを、再配置領域レジスタ５６
に設定する。

２）　上記主記憶分割単位を新たに配置しようとする物
理アドレスの上位（Ｎ−Ｕ）ビットを、物理アドレスレ
ジスタ５２に設定する。

３）　再配置しようとする主記憶分割単位の先頭の絶対
アドレスを、境界アドレスレジスタ５７に設定する。

４）　バリッドビット５５を“１″とする。（以上、５
７１） ５）　以下の再配置リクエスト動作を（２の（Ｕ−Ｂ）
乗）回繰り返す（Ｓ７２〜Ｓ７７．５８１）。

境界アドレスレジスタに保持されたものと等しい絶対ア
ドレスをアドレスレジスタ１に設定し、ストアフラグ２
を“０″に設定し、再配置フラグ３をＩＩ　Ｉ　１１に
設定し、階層化記憶システムを起動する。

６）　ライト信号１１を“１”とする（５７８）。

これに応じて、アドレスレジスタ１で指定されたエント
リに物理アドレスレジスタ５２の内容が書き込まれる（
Ｓ７９）。

７）　バリッドビットを″０”とする（Ｓ８０）。

上記処理のうち１）から４）までの処理は再配置に使用
するレジスタの初期化である。処理５）は、再配置領域
レジスタ５６で指定される主記憶分割単位を構成するブ
ロックに対して、第１の実施例で説明した再配置処理を
繰り返し、その主記憶分割単位内の全てのブロックを、
物理アドレスレジスタ５２で指定される物理アドレスに
再配置する。　各々のブロックの再配置処理で、ストア
インキャッシュメモリ２０は第１の実施例で説明した再
配置リクエストの処理と同じ動作を行うが、再配置信号
７はアドレスアレイ５１のエントリを書き換える代わり
に境界アドレスレジスタ５７の内容を増加させる。しか
し、その効果は第１の実施例と同じである。

処理６）は、物理アドレスレジスタ５２の内容を、アド
レス信号６で指定されるアドレスアレイ５１のエントリ
に書き込み、処理５）で達成された再配置をアドレスア
レイ５１に反映する。この処理によりアドレスアレイ５
１と物理アドレスレジスタの内容が一致したので、バリ
ッドビット５５を“Ｏｎにすることができる。

処理７）はアドレス変換装置５０に含まれる再配置用の
レジスタ群を解放し、別の主記憶分割単位の再配置が行
えるようにする。

なお、第１の実施例では主記憶分割単位の大きさがキャ
ッシュのブロックの大きさと同じである場合を説明した
が、本発明はこの場合に限定されるものではなく、第２
の実施例のように主記憶分割単位の大きさがブロックの
大きさの整数倍でストアインキャッシュメモリの容量よ
り小さいという条件を満たせば、適用可能である。

また、第１及び第２実施例ではアドレス割当情報が物理
アドレスの上位ビットそのものである場合を説明したが
、主記憶分割単位内の絶対アドレスと主記憶装置の物理
アドレスを１対１に対応させる情報であればよい。例え
ば、主記憶分割単位が主記憶装置上でインターリーブし
ている場合に、インターリーブパターンを指定する情報
を含んでいてもよい。

第１及び第２実施例では主記憶分割単位の大きさが一定
である場合を説明したが、一定していない場合でも、本
発明の適用は可能である。

また、第２の実施例では主記憶分割単位内のブロックを
キャッシュメモリに格納する順番が、アドレスの昇順で
ある場合を説明したが、これと異なる順番であっても、
比較器５９及び境界アドレス加算器６０がその順番に対
応したものであれば、アドレスの昇順である必要はない
。

同じく第２の実施例ではバリッドビットを設けたが、再
配置領域レジスタ５６と境界レジスタ５７を０”とすれ
ば、バリッドビット＝０と同じ効果をもつので必須の要
素ではない。

以上、本発明を２つの実施例にもとづき具体的に説明し
たが、本発明は前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更が可能であ
ることは言うまでもない。

［発明の効果］ 本発明によれば、記憶装置に格納された情報の再配置を
実行中であっても、キャッシュメモリに格納された情報
を用いることにより、再配置中の領域に対する読み書き
が可能であるので、走行中のプログラムの動作を再配置
のために停止させる必要がなく、システム稼働中に記憶
装置の再配置を行うことができる。

【図面の簡単な説明】

第１図は第１の実施例の階層化記憶システムのブロック
図、第２図は第２の実施例の階層化記憶システムのブロ
ック図、第３Ａ図は第１の実施例における絶対アドレス
空間と主記憶装置の物理アドレス空間の対応関係を示す
説明図、第３Ｂ図は第２の実施例における絶対アドレス
空間と主記憶装置の物理アドレス空間の対応関係を示す
説明図、第４Ａ図〜第４Ｄ図は第１の実施例の各処理の
フローチャート、第５Ａ図および第５Ｂ図は第２の実施
例の各処理のフローチャートである。 ２０・・・ストアインキャッシュメモリ、２１・・・制
御回路、２２・・・チェンジビットアレイ、２３・・・
データアレイ、２４，２５，３４・・・セレクタ、５０
・・・アドレス変換装置、５１・・・アドレスアレイ。 ５２・・・物理アドレスレジスタ、５５・・・バリッド
ビット、５６・・・再配置領域レジスタ、５７・・・境
界アドレスレジスタ、５８．５９・・・比較器、６ｏ山
境界アドレス加算器、８０・・・主記憶装置。

Claims (1)

1. 【特許請求の範囲】 １、物理アドレスが付与された記憶装置と、絶対アドレ
   スで管理され前記記憶装置の一部の写しを保持するキャ
   ッシュメモリと、前記絶対アドレスを物理アドレスに対
   応付けるアドレス変換手段とを有する記憶システムにお
   いて前記物理アドレスが付与された記憶装置を再配置す
   る記憶再配置方法であって、 再配置の対象となる絶対アドレス領域に対応する前記記
   憶装置の物理アドレス領域の内容を前記キャッシュメモ
   リに取り込んだ後、当該絶対アドレス領域を新たな物理
   アドレス領域に対応付けるよう前記アドレス変換手段の
   対応付けを変更し、その後、前記キャッシュメモリに取
   り込まれた内容を、当該内容の更新の有無にかかわらず
   、前記アドレス変換手段によって前記特定の絶対アドレ
   スに新たに対応付けられた物理アドレス領域に書き戻す
   ことを特徴とする記憶再配置方法。 ２、記憶装置の内容の写しを保持するストアイン方式の
   キャッシュメモリと、絶対アドレスを物理アドレスに対
   応付けるアドレス変換手段とを利用した記憶装置の記憶
   再配置方法であって、再配置元の記憶装置の内容を前記
   キャッシュメモリに取り込んだ後、当該キャッシュメモ
   リのブロックの内容が記憶装置の内容と異なることを示
   す情報を保持するとともに、当該再配置元の記憶装置の
   物理アドレスに対応する絶対アドレスが再配置先の記憶
   装置の物理アドレスに対応付けられるように前記アドレ
   ス変換手段のアドレス対応付けを変更することを特徴と
   する記憶再配置方法。 ３、記憶装置の内容の写しを保持するストアイン方式の
   キャッシュメモリと、絶対アドレスを物理アドレスに対
   応付けるアドレス変換手段とを利用して記憶装置の再配
   置をシステム稼働中に行う記憶再配置方法であって、 上位装置からの再配置のリクエストに応じて、再配置元
   の記憶情報を前記キャッシュメモリへ取り込み、該取り
   込んだ記憶情報の書き戻し先を再配置先に変更するよう
   前記アドレス変換手段のアドレス対応付けを変更するこ
   とを特徴とする記憶再配置方法。 ４、記憶装置と、該記憶装置の内容の写しを複数のブロ
   ックに保持するストアイン方式のキャッシュメモリと、
   絶対アドレスを物理アドレスに対応付けるアドレス変換
   手段とを備えた階層化記憶システムにおいて、 前記記憶装置に対するリクエストとして、フェッチリク
   エストおよびストアリクエストに加え、再配置リクエス
   トを用意し、該再配置リクエストに対しては、再配置元
   の記憶情報を前記キャッシュメモリの１ブロックに取り
   込むとともに該ブロックのチェンジビットを“変更”状
   態とする手段と、該取り込んだ記憶情報の書き戻し先を
   再配置先に変更するよう前記アドレス変換手段のアドレ
   ス対応付けを変更する手段とを設けたことを特徴とする
   階層化記憶システム。 ５、記憶装置と、予め定められた記憶分割単位に絶対ア
   ドレスと物理アドレスとを対応付けるアドレス変換手段
   と、複数のブロックで構成され前記記憶装置に格納され
   ている情報の一部を蓄えるデータアレイおよび該データ
   アレイの各ブロックに格納されている情報が前記記憶装
   置の対応する部分の情報と異なっていることを示すチェ
   ンジビットを格納するチェンジビットアレイを含むスト
   アイン方式のキャッシュメモリとを備えた階層化記憶シ
   ステムにおいて、 再配置の指示に基づき、指示された絶対アドレスに対応
   する物理アドレスで指定される記憶装置の領域の情報を
   前記記憶装置から読みだして前記キャッシュメモリの１
   ブロックに格納するとともに、当該ブロックに対応する
   チェンジビットアレイの内容を、記憶装置と内容が異な
   ることを示す状態とする手段と、 前記指示された絶対アドレスが再配置先の物理アドレス
   に対応付けられるよう前記アドレス変換手段を制御する
   手段と を設けたことを特徴とする階層化記憶システム。 ６、記憶装置と、予め定められた記憶分割単位に絶対ア
   ドレスを物理アドレス情報に対応付けるアドレス変換テ
   ーブルと、複数のブロックで構成され前記記憶装置に格
   納されている情報の一部を蓄えるデータアレイおよび該
   データアレイの各ブロック対応にチェンジビットを格納
   するチェンジビットアレイを含むストアイン方式のキャ
   ッシュメモリとを備え、前記記憶単位が前記キャッシュ
   メモリのブロックより大である階層化記憶システムにお
   いて、 再配置先の物理アドレス情報を保持する第１のアドレス
   保持手段と、 再配置の対象となる記憶分割単位の絶対アドレス情報を
   保持する第２のアドレス保持手段と、再配置前ブロック
   と再配置済ブロックの境界の絶対アドレスを保持する第
   ３のアドレス保持手段と、 １ブロックの再配置ごとに前記第３のアドレス保持手段
   のアドレスを１ブロック分更新する境界アドレス更新手
   段と、 アクセスする絶対アドレスが前記再配置の対象となる記
   憶分割単位に属するか否かを判定する第１の判定手段と
   、 アクセスする絶対アドレスと前記境界の絶対アドレスと
   の大小関係を判定する第２の判定手段と、 前記第１および第２の判定手段の判定結果に応じて前記
   アドレス変換テーブルまたは前記第１のアドレス保持手
   段の物理アドレス情報を選択して前記記憶装置に与える
   選択手段と、 記憶分割単位内の全ブロックの再配置後に、前記第１の
   アドレス保持手段の内容を前記アドレス変換テーブルの
   対応する部分に書き込む書き込み手段と を設けたことを特徴とする階層化記憶システム。