JPH0350313B2 - - Google Patents
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- JPH0350313B2 JPH0350313B2 JP54054140A JP5414079A JPH0350313B2 JP H0350313 B2 JPH0350313 B2 JP H0350313B2 JP 54054140 A JP54054140 A JP 54054140A JP 5414079 A JP5414079 A JP 5414079A JP H0350313 B2 JPH0350313 B2 JP H0350313B2
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- resistors
- transistor
- terminal
- resistor
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/163—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using a variable impedance controlled by one of the input signals, variable amplification or transfer function
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- Computer Hardware Design (AREA)
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- Electronic Switches (AREA)
- Calculators And Similar Devices (AREA)
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子乗算回路に関するものである。
本願出願人が1977年に出願した係属中の英国特
許出願No.205664／７には活線と中性線すなわち基
準線より成る配電回路に接続される、可変相互コ
ンダクタンス乗算器を用いる電子式積算電力計が
開示されている。
許出願No.205664／７には活線と中性線すなわち基
準線より成る配電回路に接続される、可変相互コ
ンダクタンス乗算器を用いる電子式積算電力計が
開示されている。
この乗算器は活線を流れている電流を表わす第
１の入力信号と、線間電圧を表わす第２の入力信
号とを受けるように接続され、両者を掛け合わせ
てそれら２つの入力信号の積に依存する信号を発
生するものであり、大規模集積回路（LSI）技術
を用いて作られる集積回路の一部をなす。この乗
算器により発生された２つの乗算入力信号の積に
関係する信号はデイジタル化され、このデイジタ
ル化された信号は累積されて積算電力計れの出力
信号を発生する。
１の入力信号と、線間電圧を表わす第２の入力信
号とを受けるように接続され、両者を掛け合わせ
てそれら２つの入力信号の積に依存する信号を発
生するものであり、大規模集積回路（LSI）技術
を用いて作られる集積回路の一部をなす。この乗
算器により発生された２つの乗算入力信号の積に
関係する信号はデイジタル化され、このデイジタ
ル化された信号は累積されて積算電力計れの出力
信号を発生する。
可変相互コンダクタンス乗算器には、通常、信
号のドリフトに伴うオフセツト誤差が発生すると
いう問題がある。
号のドリフトに伴うオフセツト誤差が発生すると
いう問題がある。
このような乗算器のオフセツト誤差を減少させ
るために、入力量の一方について周期的な極性反
転を行うことが知られている。例えば、いわゆる
マークスペース増幅すなわちパルス幅変調を用い
る乗算器が知られており、その１つはドイツ特許
DE2704076として知られている。
るために、入力量の一方について周期的な極性反
転を行うことが知られている。例えば、いわゆる
マークスペース増幅すなわちパルス幅変調を用い
る乗算器が知られており、その１つはドイツ特許
DE2704076として知られている。
しかし、このような方式にもとづく従来例にお
ける電子乗算回路は振動や騒音を発生しやすいと
いう問題があつた。
ける電子乗算回路は振動や騒音を発生しやすいと
いう問題があつた。
本発明はこのような問題を解決するためになさ
れたもので、振動や騒音などを発生することのな
い電子乗算器を提供することを目的とする。
れたもので、振動や騒音などを発生することのな
い電子乗算器を提供することを目的とする。
本発明によれば、第１および第２の入力信号を
それぞれ受ける第１および第２の入力点３０，３
４および前記第１および第２の入力信号の積に関
連した信号を供給する出力点５２，５４とを有す
る２重平衡型差動増幅器と、前記出力点で得られ
る前記積に関連した信号を積分してパルスに変換
する周波数変換回路２６と、該パルスをカウント
するカウンタ２８とを備え、前記第２の入力信号
を周期的に極性反転させるとともに該カウンタの
カウント方向を反転させることにより２重平衡型
差動増幅器における信号ドリフトによるオフセツ
ト誤差を減少させた電子乗算回路において、前記
２重平衡型差動増幅器は、前記第２の入力信号を
前記第２の入力点から分岐したチヨツパをなす第
１の経路および第２の経路を介して第１および第
２の差動入力としており、前記第１の経路は、直
列接続された第１、第２および第３の抵抗Ｒ１
０，Ｒ１２，Ｒ１４よりなる第１の抵抗アレイ
と、前記第１および第２の抵抗の接続中点と基準
電位間に接続された第１のトランジスタスイツチ
TR５と、前記第２および第３の抵抗の接続中点
から取り出されて前記第１の差動入力を発生する
第１の端子４８と、前記第３の抵抗と前記基準電
位間に接続された第２のトランジスタスイツチ
TR６とを備え、前記第２の経路は、直列接続さ
れた第４、第５および第６の抵抗Ｒ１１，Ｒ１
３，Ｒ１５よりなる第２の抵抗アレイと、前記第
４および第５の抵抗の接続中点と前記基準電位間
に接続された第３のトランジスタスイツチTR８
と、前記第５および第６の抵抗の接続中点から取
り出されて前記第２の差動入力を発生する第２の
端子５０と、前記第６の抵抗と前記基準電位間に
接続された第４のトランジスタスイツチTR７と
を備え、前記第１および第４のトランジスタスイ
ツチの組と前記第２および第３のトランジスタス
イツチの組とは交互にオンオフされて前記第１の
差動入力と前記第２の差動入力の極性が所定時間
ごとに交互に反転するようになつており、前記第
１、第２、第４および第５の抵抗は同じ第１の抵
抗値を有し、前記第３および第６の抵抗値は前記
各トランジスタスイツチの状態にかかわらず前記
２重平衡型差動増幅器から見た入力インピーダン
スが一定となる第２の抵抗値に選択されているこ
とを特徴としている。
それぞれ受ける第１および第２の入力点３０，３
４および前記第１および第２の入力信号の積に関
連した信号を供給する出力点５２，５４とを有す
る２重平衡型差動増幅器と、前記出力点で得られ
る前記積に関連した信号を積分してパルスに変換
する周波数変換回路２６と、該パルスをカウント
するカウンタ２８とを備え、前記第２の入力信号
を周期的に極性反転させるとともに該カウンタの
カウント方向を反転させることにより２重平衡型
差動増幅器における信号ドリフトによるオフセツ
ト誤差を減少させた電子乗算回路において、前記
２重平衡型差動増幅器は、前記第２の入力信号を
前記第２の入力点から分岐したチヨツパをなす第
１の経路および第２の経路を介して第１および第
２の差動入力としており、前記第１の経路は、直
列接続された第１、第２および第３の抵抗Ｒ１
０，Ｒ１２，Ｒ１４よりなる第１の抵抗アレイ
と、前記第１および第２の抵抗の接続中点と基準
電位間に接続された第１のトランジスタスイツチ
TR５と、前記第２および第３の抵抗の接続中点
から取り出されて前記第１の差動入力を発生する
第１の端子４８と、前記第３の抵抗と前記基準電
位間に接続された第２のトランジスタスイツチ
TR６とを備え、前記第２の経路は、直列接続さ
れた第４、第５および第６の抵抗Ｒ１１，Ｒ１
３，Ｒ１５よりなる第２の抵抗アレイと、前記第
４および第５の抵抗の接続中点と前記基準電位間
に接続された第３のトランジスタスイツチTR８
と、前記第５および第６の抵抗の接続中点から取
り出されて前記第２の差動入力を発生する第２の
端子５０と、前記第６の抵抗と前記基準電位間に
接続された第４のトランジスタスイツチTR７と
を備え、前記第１および第４のトランジスタスイ
ツチの組と前記第２および第３のトランジスタス
イツチの組とは交互にオンオフされて前記第１の
差動入力と前記第２の差動入力の極性が所定時間
ごとに交互に反転するようになつており、前記第
１、第２、第４および第５の抵抗は同じ第１の抵
抗値を有し、前記第３および第６の抵抗値は前記
各トランジスタスイツチの状態にかかわらず前記
２重平衡型差動増幅器から見た入力インピーダン
スが一定となる第２の抵抗値に選択されているこ
とを特徴としている。
本発明の全体としての構造は、トランジスタ
TR５からTR８および抵抗Ｒ１０からＲ１５よ
りなるチヨツパと、対称的なトランジスタ対
（TR１１およびTR１２）を含んでいる。チヨツ
パの機能は同じ信号を同じデユレーシヨンの時間
間隔の間、互いに重ならないように回路の２つの
異なる点、すなわちトランジスタTR１１および
TR１２のベース、に与えることである。
TR５からTR８および抵抗Ｒ１０からＲ１５よ
りなるチヨツパと、対称的なトランジスタ対
（TR１１およびTR１２）を含んでいる。チヨツ
パの機能は同じ信号を同じデユレーシヨンの時間
間隔の間、互いに重ならないように回路の２つの
異なる点、すなわちトランジスタTR１１および
TR１２のベース、に与えることである。
例としてTR５とTR７がオフでTR６とTR８
がオンであるとき、点４８に接続されたトランジ
スタ１１のベースにおける電位は点３４における
電圧および、一方では抵抗Ｒ１０とＲ１２により
構成されるドライバブリツジにより、他方では点
４０の電位０に接続された抵抗１４により画定さ
れる。その間にTR１２のベースはトランジスタ
TR８を介した抵抗Ｒ１３により同じ電位０に接
続される。
がオンであるとき、点４８に接続されたトランジ
スタ１１のベースにおける電位は点３４における
電圧および、一方では抵抗Ｒ１０とＲ１２により
構成されるドライバブリツジにより、他方では点
４０の電位０に接続された抵抗１４により画定さ
れる。その間にTR１２のベースはトランジスタ
TR８を介した抵抗Ｒ１３により同じ電位０に接
続される。
しかし、トランジスタTR６およびTR８がオ
フでTR５とTR７がオフであるときには、点５
０に接続されたTR１２のベースにおける電位は
点３４および、一方では抵抗Ｒ１１とＲ１３によ
り構成されるドライバブリツジにより、他方では
点４０の電位０に接続された抵抗１５により画定
される。その間にTR１１のベースはトランジス
タTR５を介した抵抗Ｒ１２により同じ電位０に
接続される。
フでTR５とTR７がオフであるときには、点５
０に接続されたTR１２のベースにおける電位は
点３４および、一方では抵抗Ｒ１１とＲ１３によ
り構成されるドライバブリツジにより、他方では
点４０の電位０に接続された抵抗１５により画定
される。その間にTR１１のベースはトランジス
タTR５を介した抵抗Ｒ１２により同じ電位０に
接続される。
R10＋R12＝R11＋R13であるので、点３４に
おいて見出だされるインピーダンスはトランジス
タTR５およびTR８の状態がどうであろうと同
じである。
おいて見出だされるインピーダンスはトランジス
タTR５およびTR８の状態がどうであろうと同
じである。
トランジスタTR１１はTR１２と共に差動増
幅器を構成するので、有用な信号のこれらのトラ
ンジスタのベースへの交互的な接続は定期的な極
性反転に帰着する。
幅器を構成するので、有用な信号のこれらのトラ
ンジスタのベースへの交互的な接続は定期的な極
性反転に帰着する。
このような構成の基本的な効果は、点３４にお
けるインピーダンスが時間によつて変化しないた
め、振動や騒音などの副次的な問題なしに極性反
転制御ができる点にある。
けるインピーダンスが時間によつて変化しないた
め、振動や騒音などの副次的な問題なしに極性反
転制御ができる点にある。
以下、図面を参照して本発明を詳細に説明す
る。
る。
第１図の電子式積算電力計は番号１０で全体的
に示され、この積算電力計１０が含まれている集
積回路は番号１２で全体的に示されている。積算
電力計１０は、活線Ｌと中性線すなわち基準線Ｎ
とより成る２線式配電回路に接続されている様子
が示されている。積算電力計１０は２つの電流端
子１４，１６と第３の端子１８を含むプラスチツ
ク製のケース（図示せず）を有する。これらの電
流端子１４，１６は活線Ｌに直列に接続され、第
３の端子１８は中性線Ｎに接続される。電流端子
１４，１６の間に電流シヤント２０が直列に接続
される。この電流シヤント２０はそれらの端子１
４，１６の間に電圧Vxを発生する。この電圧Vx
の瞬時値は活線Ｌを流れる電流Ｉの瞬時値に比例
する。端子１８は比較的低い抵抗Ｒ１を介して端
子１８′に接続される。この端子１８′はZnO型の
サージ制限バリスタ２２を介して端子１６へ接続
されてサージから保護される。端子１８′は抵抗
Ｒ２，Ｒ３で構成されている分圧器を介して端子
１６に接続されるから、活線Ｌと中性線Ｎとの間
の電圧Ｖに比例する電圧Vyが抵抗Ｒ２とＲ３の
間の接続点２３に発生される。
に示され、この積算電力計１０が含まれている集
積回路は番号１２で全体的に示されている。積算
電力計１０は、活線Ｌと中性線すなわち基準線Ｎ
とより成る２線式配電回路に接続されている様子
が示されている。積算電力計１０は２つの電流端
子１４，１６と第３の端子１８を含むプラスチツ
ク製のケース（図示せず）を有する。これらの電
流端子１４，１６は活線Ｌに直列に接続され、第
３の端子１８は中性線Ｎに接続される。電流端子
１４，１６の間に電流シヤント２０が直列に接続
される。この電流シヤント２０はそれらの端子１
４，１６の間に電圧Vxを発生する。この電圧Vx
の瞬時値は活線Ｌを流れる電流Ｉの瞬時値に比例
する。端子１８は比較的低い抵抗Ｒ１を介して端
子１８′に接続される。この端子１８′はZnO型の
サージ制限バリスタ２２を介して端子１６へ接続
されてサージから保護される。端子１８′は抵抗
Ｒ２，Ｒ３で構成されている分圧器を介して端子
１６に接続されるから、活線Ｌと中性線Ｎとの間
の電圧Ｖに比例する電圧Vyが抵抗Ｒ２とＲ３の
間の接続点２３に発生される。
集積回路１２は、電圧VxとVyとの瞬時値の積
に依存する瞬時値を有する出力電圧を発生するよ
うに構成されている可変相互コンダクタンス乗算
器２４と、この積に依存する電圧をその電圧に依
存して瞬時周波数を変えるパルス列に変換する電
圧−周波数変換器２６と、このパルス列のパルス
をカウントする可逆カウンタ２８とを基本的に備
える。
に依存する瞬時値を有する出力電圧を発生するよ
うに構成されている可変相互コンダクタンス乗算
器２４と、この積に依存する電圧をその電圧に依
存して瞬時周波数を変えるパルス列に変換する電
圧−周波数変換器２６と、このパルス列のパルス
をカウントする可逆カウンタ２８とを基本的に備
える。
集積回路１２は電圧Vxを受けるために端子１
４，１６にそれぞれ接続される入力端子３０，３
２と、電圧Vyに比例する信号を受けるために可
変抵抗RV１を介して抵抗Ｒ２とＲ３の接続点２
３に接続される入力端子３４とを有する。入力端
子３０は端子１４に直結され、入力端子３２は非
常に抵抗値の小さい抵抗Ｒ４を介して端子１６に
結合される。入力端子３２と３４の間に抵抗Ｒ５
が接続される。抵抗Ｒ４，Ｒ５の目的については
後で明らかにする。
４，１６にそれぞれ接続される入力端子３０，３
２と、電圧Vyに比例する信号を受けるために可
変抵抗RV１を介して抵抗Ｒ２とＲ３の接続点２
３に接続される入力端子３４とを有する。入力端
子３０は端子１４に直結され、入力端子３２は非
常に抵抗値の小さい抵抗Ｒ４を介して端子１６に
結合される。入力端子３２と３４の間に抵抗Ｒ５
が接続される。抵抗Ｒ４，Ｒ５の目的については
後で明らかにする。
集積回路１２は正電源端子３８と負電源端子４
２も有する。これらの電源端子３８，４２は、端
子１６に接続されている零ボルト電源入力端子に
対してそれぞれ正と負の直流電源電圧を受けるよ
うに接続される。それらの電源電圧を発生するや
り方は前記未決の英国特許出願に詳しく記述され
ている。
２も有する。これらの電源端子３８，４２は、端
子１６に接続されている零ボルト電源入力端子に
対してそれぞれ正と負の直流電源電圧を受けるよ
うに接続される。それらの電源電圧を発生するや
り方は前記未決の英国特許出願に詳しく記述され
ている。
可変相互コンダクタンス乗算器２４はTR１と
TR２、TR３とTR４から成る２つのエミツタ結
合トランジスタ対を有する。トランジスタTR
１，TR３のベースは集積回路１２の入力端子３
０に共通に接続され、トランジスタTR２，TR
４のベースは入力端子３２に共通に接続される。
TR２、TR３とTR４から成る２つのエミツタ結
合トランジスタ対を有する。トランジスタTR
１，TR３のベースは集積回路１２の入力端子３
０に共通に接続され、トランジスタTR２，TR
４のベースは入力端子３２に共通に接続される。
乗算器２４は４個のNPNトランジスタTR５
〜TR８を含むトランジスタ・スイツチング（ま
たはチヨツパ）回路も含む。各トランジスタTR
５〜TR８のコレクタは零ボルト電源入力端子４
０に接続される。トランジスタTR５，TR７の
ベースは抵抗Ｒ６，Ｒ７をそれぞれ介して共通制
御入力点４４へ接続され、トランジスタTR６，
TR８のベースは抵抗Ｒ８，Ｒ９をそれぞれ介し
て共通の制御入力点４６に接続される。入力点４
４，４６は互いに逆位相の8KHz方形波制御信号
を受けるように接続される。トランジスタTR
５，TR８のエミツタは等しい値の抵抗Ｒ１０，
Ｒ１１をそれぞれ介して集積回路１２の入力端子
３４へ接続されるとともに、抵抗Ｒ１０，Ｒ１１
の抵抗値と等しい抵抗値を有する抵抗Ｒ１２，Ｒ
１３をそれぞれ介してチヨツパ出力点４８，５０
にそれぞれ接続される。トランジスタTR６，
TR７のエミツタは等しい抵抗値の抵抗Ｒ１４，
Ｒ１５をそれぞれ介してチヨツパ出力点４８，５
０へそれぞれ接続される。抵抗Ｒ１４，Ｒ１５の
抵抗値は抵抗Ｒ１０〜Ｒ１３の抵抗値の1.5倍で
ある。
〜TR８を含むトランジスタ・スイツチング（ま
たはチヨツパ）回路も含む。各トランジスタTR
５〜TR８のコレクタは零ボルト電源入力端子４
０に接続される。トランジスタTR５，TR７の
ベースは抵抗Ｒ６，Ｒ７をそれぞれ介して共通制
御入力点４４へ接続され、トランジスタTR６，
TR８のベースは抵抗Ｒ８，Ｒ９をそれぞれ介し
て共通の制御入力点４６に接続される。入力点４
４，４６は互いに逆位相の8KHz方形波制御信号
を受けるように接続される。トランジスタTR
５，TR８のエミツタは等しい値の抵抗Ｒ１０，
Ｒ１１をそれぞれ介して集積回路１２の入力端子
３４へ接続されるとともに、抵抗Ｒ１０，Ｒ１１
の抵抗値と等しい抵抗値を有する抵抗Ｒ１２，Ｒ
１３をそれぞれ介してチヨツパ出力点４８，５０
にそれぞれ接続される。トランジスタTR６，
TR７のエミツタは等しい抵抗値の抵抗Ｒ１４，
Ｒ１５をそれぞれ介してチヨツパ出力点４８，５
０へそれぞれ接続される。抵抗Ｒ１４，Ｒ１５の
抵抗値は抵抗Ｒ１０〜Ｒ１３の抵抗値の1.5倍で
ある。
チヨツパ出力点４８，５０はNPNトランジス
タTR９，TR１０のベースへそれぞれ接続され、
これらのトランジスタのコレクタは正電源入力端
子３８へ接続される。トランジスタTR９，TR
１０のエミツタはNPNトランジスタTR１１，
TR１２のベースへそれぞれ接続される。このよ
うにしてトランジスタTR９とTR１１、TR１０
とTR１２は超アルフア−トランジスタ対を構成
する。トランジスタTR１１のコレクタはトラン
ジスタTR１，TR２の共通接続エミツタへ接続
され、トランジスタTR１２のコレクタはトラン
ジスタTR３，TR４の共通接続エミツタへ接続
される。トランジスタTR１１，TR１２のエミ
ツタは抵抗Ｒ１６，Ｒ１７をそれぞれ介して
NPNトランジスタTR１３のコレクタへ接続さ
れる。抵抗Ｒ１６，Ｒ１７の抵抗値は抵抗Ｒ１０
〜Ｒ１３の抵抗値に等しい。トランジスタTR１
３のエミツタは負の基準電源５１に接続され、そ
のベースと零ボルト電源入力端子４０との間に接
続されている抵抗Ｒ１８と、トランジスタTR１
３のベースとエミツタの間にダイオード接続とし
て接続されているNPNトランジスタTR１４と
により、トランジスタTR１３は定電流源として
動作するように構成される。
タTR９，TR１０のベースへそれぞれ接続され、
これらのトランジスタのコレクタは正電源入力端
子３８へ接続される。トランジスタTR９，TR
１０のエミツタはNPNトランジスタTR１１，
TR１２のベースへそれぞれ接続される。このよ
うにしてトランジスタTR９とTR１１、TR１０
とTR１２は超アルフア−トランジスタ対を構成
する。トランジスタTR１１のコレクタはトラン
ジスタTR１，TR２の共通接続エミツタへ接続
され、トランジスタTR１２のコレクタはトラン
ジスタTR３，TR４の共通接続エミツタへ接続
される。トランジスタTR１１，TR１２のエミ
ツタは抵抗Ｒ１６，Ｒ１７をそれぞれ介して
NPNトランジスタTR１３のコレクタへ接続さ
れる。抵抗Ｒ１６，Ｒ１７の抵抗値は抵抗Ｒ１０
〜Ｒ１３の抵抗値に等しい。トランジスタTR１
３のエミツタは負の基準電源５１に接続され、そ
のベースと零ボルト電源入力端子４０との間に接
続されている抵抗Ｒ１８と、トランジスタTR１
３のベースとエミツタの間にダイオード接続とし
て接続されているNPNトランジスタTR１４と
により、トランジスタTR１３は定電流源として
動作するように構成される。
トランジスタTR１，TR４のコレクタは回路
点５２に共通に接続され、トランジスタTR２，
TR３は回路点５４に共通に接続され、回路点５
２，５４は等しい抵抗値の抵抗Ｒ１９，Ｒ２０を
それぞれ介して正の電源入力端子３８に接続され
るとともに、等しい抵抗値の抵抗Ｒ２１，Ｒ２２
をそれぞれ介して零ボルト電源入力端子４０へ接
続される。回路点５２，５４も乗算器２４の出力
端子を構成する。
点５２に共通に接続され、トランジスタTR２，
TR３は回路点５４に共通に接続され、回路点５
２，５４は等しい抵抗値の抵抗Ｒ１９，Ｒ２０を
それぞれ介して正の電源入力端子３８に接続され
るとともに、等しい抵抗値の抵抗Ｒ２１，Ｒ２２
をそれぞれ介して零ボルト電源入力端子４０へ接
続される。回路点５２，５４も乗算器２４の出力
端子を構成する。
回路点５２，５４は差動増幅器５６の反転入力
端子と非反転入力端子へそれぞれ接続される。こ
の差動増幅器５６の入力端子は電圧−周波数変換
器２６の入力端子を構成する。この差動増幅器５
６の出力端子はコンデンサＣ１を介してその反転
入力端子へ負帰還接続されて、この差動増幅器５
６は積分器を構成する。この差動増幅器５６の出
力端子を抵抗Ｒ２３を介して電圧レベル検出器５
８の入力端子にも接続される。この電圧レベル検
出器５８の入力端子はコンデンサＣ２を介して負
の電源入力端子４２へ接続され、検出器５８の出
力端子は双安定回路６０のセツト入力端子へ接続
される。この双安定回路６０のＱ出力端子はクロ
ツク制御される双安定回路６２のセツト入力端子
へ接続され、双安定回路６２のＱ出力端子は２入
力アンドゲート６４の１つの入力端子へ接続され
る。双安定回路６２のクロツク入力端子と双安定
回路６０のリセツト入力端子は、クロツク・パル
ス発生器６６により発生されるクロツク信号CL
１，CL２をそれぞれ受けるために接続され、ア
ンドゲート６４の他の入力端子は縦続接続された
２つのインバータ６８，６９を介してクロツク信
号CL１を受けるために接続される。クロツク・
パルス発生器６６は発振周波数が32768Hzである
水晶発振器（図示せず）と、共通周波数（通常は
8192Hz）のクロツク信号CL１，CL２を発生する
ように構成される双安定分周回路とゲート回路
（いずれも図示せず）とを含む。これらのクロツ
ク信号CL１，CL２の波形を第２図に示す。
端子と非反転入力端子へそれぞれ接続される。こ
の差動増幅器５６の入力端子は電圧−周波数変換
器２６の入力端子を構成する。この差動増幅器５
６の出力端子はコンデンサＣ１を介してその反転
入力端子へ負帰還接続されて、この差動増幅器５
６は積分器を構成する。この差動増幅器５６の出
力端子を抵抗Ｒ２３を介して電圧レベル検出器５
８の入力端子にも接続される。この電圧レベル検
出器５８の入力端子はコンデンサＣ２を介して負
の電源入力端子４２へ接続され、検出器５８の出
力端子は双安定回路６０のセツト入力端子へ接続
される。この双安定回路６０のＱ出力端子はクロ
ツク制御される双安定回路６２のセツト入力端子
へ接続され、双安定回路６２のＱ出力端子は２入
力アンドゲート６４の１つの入力端子へ接続され
る。双安定回路６２のクロツク入力端子と双安定
回路６０のリセツト入力端子は、クロツク・パル
ス発生器６６により発生されるクロツク信号CL
１，CL２をそれぞれ受けるために接続され、ア
ンドゲート６４の他の入力端子は縦続接続された
２つのインバータ６８，６９を介してクロツク信
号CL１を受けるために接続される。クロツク・
パルス発生器６６は発振周波数が32768Hzである
水晶発振器（図示せず）と、共通周波数（通常は
8192Hz）のクロツク信号CL１，CL２を発生する
ように構成される双安定分周回路とゲート回路
（いずれも図示せず）とを含む。これらのクロツ
ク信号CL１，CL２の波形を第２図に示す。
アンドゲート６４の出力端子はNPNトランジ
スタTR１５のベースに接続される。このトラン
ジスタTR１５のエミツタは負の基準電圧源５１
に接続され、コレクタは抵抗Ｒ２４を介して
NPNトランジスタTR１６のベースに接続され
る。トランジスタTR１６のベースは抵抗Ｒ２５
を介して零ボルト電源入力端子４０へ接続され
る。トランジスタTR１６のエミツタはNPNト
ランジスタTR１７のエミツタへ接続されて更に
別のエミツタ結合トランジスタ対を構成する。こ
れらのトランジスタのエミツタ共通接続点は精密
な抵抗Ｒ２６を介して負の基準電源５１に接続さ
れる。トランジスタTR１７のベースは抵抗Ｒ２
７を介して零ボルト電源入力端子４０に接続され
るとともに、直列の抵抗Ｒ２８と可変抵抗RV２
を介して負の基準電圧源５１に接続される。トラ
ンジスタTR１６，TR１７のコレクタは差動増
幅器５６の反転入力端子と非反転入力端子にそれ
ぞれ接続される。
スタTR１５のベースに接続される。このトラン
ジスタTR１５のエミツタは負の基準電圧源５１
に接続され、コレクタは抵抗Ｒ２４を介して
NPNトランジスタTR１６のベースに接続され
る。トランジスタTR１６のベースは抵抗Ｒ２５
を介して零ボルト電源入力端子４０へ接続され
る。トランジスタTR１６のエミツタはNPNト
ランジスタTR１７のエミツタへ接続されて更に
別のエミツタ結合トランジスタ対を構成する。こ
れらのトランジスタのエミツタ共通接続点は精密
な抵抗Ｒ２６を介して負の基準電源５１に接続さ
れる。トランジスタTR１７のベースは抵抗Ｒ２
７を介して零ボルト電源入力端子４０に接続され
るとともに、直列の抵抗Ｒ２８と可変抵抗RV２
を介して負の基準電圧源５１に接続される。トラ
ンジスタTR１６，TR１７のコレクタは差動増
幅器５６の反転入力端子と非反転入力端子にそれ
ぞれ接続される。
基準電圧源５１は公知のバンド・ギヤツプ基準
型で、たとえば英国特許出願No.46868／74に開示
されている双極性電源を用いて容易に構成でき
る。
型で、たとえば英国特許出願No.46868／74に開示
されている双極性電源を用いて容易に構成でき
る。
アンドゲート６４の出力端子は電圧−周波数変
換器２６の出力端子を構成し、バツフア増幅器７
０を介して可逆カウンタ２８のカウント入力端子
７２に接続される。カウンタ２８は12ビツトのプ
リセツト・カウンタで、アツプ／ダウン制御入力
端子７４と、プリセツト入力端子７６と、希望の
プリセツトできるカウントを表すデジタル信号が
常に与えられる１組の入力端子とを有する。カウ
ンタ２８は１組のカウント出力端子８０も有す
る。これらのカウント出力端子は所定カウントに
達した時に出力パルスを発生するように構成され
ているデコーダ８２に接続される。デコーダ２８
の出力端子は双安定回路８４のセツト入力端子へ
接続される。この双安定回路のリセツト入力端子
はインバータ６８の出力端子に接続されて反転さ
れたクロツク信号CL１を受ける。双安定回路８
４のＱ出力端子はカウンタ２８のプリセツト入力
端子に接続されるとともに、バツフア増幅器８６
を介して、集積回路１２の出力端子を構成する端
子９０に接続される。
換器２６の出力端子を構成し、バツフア増幅器７
０を介して可逆カウンタ２８のカウント入力端子
７２に接続される。カウンタ２８は12ビツトのプ
リセツト・カウンタで、アツプ／ダウン制御入力
端子７４と、プリセツト入力端子７６と、希望の
プリセツトできるカウントを表すデジタル信号が
常に与えられる１組の入力端子とを有する。カウ
ンタ２８は１組のカウント出力端子８０も有す
る。これらのカウント出力端子は所定カウントに
達した時に出力パルスを発生するように構成され
ているデコーダ８２に接続される。デコーダ２８
の出力端子は双安定回路８４のセツト入力端子へ
接続される。この双安定回路のリセツト入力端子
はインバータ６８の出力端子に接続されて反転さ
れたクロツク信号CL１を受ける。双安定回路８
４のＱ出力端子はカウンタ２８のプリセツト入力
端子に接続されるとともに、バツフア増幅器８６
を介して、集積回路１２の出力端子を構成する端
子９０に接続される。
乗算器２４の入力点４４，４６へ与えられる前
記８Hzの互いに逆位相の方形波制御信号は、クロ
ツク信号CL１を512分の１に分周する分周器９２
で分周して得られる。この分周器９２の出力端子
はクロツク制御される双安定回路９４のクロツク
入力端子に接続される。この双安定回路９４のＱ
出力端子は入力点４４とカウンタ２８のアツプ／
ダウン制御入力端子７４とに接続され、出力端
子はそのセツト入力端子と入力点４６に接続され
る。
記８Hzの互いに逆位相の方形波制御信号は、クロ
ツク信号CL１を512分の１に分周する分周器９２
で分周して得られる。この分周器９２の出力端子
はクロツク制御される双安定回路９４のクロツク
入力端子に接続される。この双安定回路９４のＱ
出力端子は入力点４４とカウンタ２８のアツプ／
ダウン制御入力端子７４とに接続され、出力端
子はそのセツト入力端子と入力点４６に接続され
る。
積算電力計１０を完成するために、出力端子９
０はある種の電料金記録器に使用されているよう
なソレノイドで動作させられる集計カウンタ９８
のソレノイド・コイル９６の一方の端子へ接続さ
れる。ソレノイド・コイル９６の他方の端子は集
積回路１２の正電源入力端子３８へ接続される。
０はある種の電料金記録器に使用されているよう
なソレノイドで動作させられる集計カウンタ９８
のソレノイド・コイル９６の一方の端子へ接続さ
れる。ソレノイド・コイル９６の他方の端子は集
積回路１２の正電源入力端子３８へ接続される。
次に、この乗算回路の動作を説明する。電流シ
ヤント２０により発生された前記電圧Vxはトラ
ンジスタTR１とTR３のベースに接続されてい
る入力端子３０と、トランジスタTR２とTR４
のベースに接続されている入力端子３２との間に
与えられる。また、前記電圧Vyが可変抵抗RV１
を介して乗算器２４の入力端子３４へ与えられ
る。
ヤント２０により発生された前記電圧Vxはトラ
ンジスタTR１とTR３のベースに接続されてい
る入力端子３０と、トランジスタTR２とTR４
のベースに接続されている入力端子３２との間に
与えられる。また、前記電圧Vyが可変抵抗RV１
を介して乗算器２４の入力端子３４へ与えられ
る。
クロツク・パルス発生器６６により発生された
8192Hzのクロツク信号CL１は分周器９２により
512分の１に分周されて16Hzのクロツク信号とな
り、更にこの16Hzのクロツク信号は双安定回路９
４により分周されて、この回路９４のＱ出力端子
と出力端子に前記した互いに逆位相の８Hz方形
波制御信号となつて現われる。これら２つの逆相
信号は乗算器２４の入力点４４，４６へ与えられ
る。そして、一方の８Hz制御信号はトランジスタ
TR５，TR７を交互に同時に導通状態としたり、
非導通状態としたりし、他方の８Hz制御信号はト
ランジスタTR６，TR８を、トランジスタTR
５，TR７とは逆位相で、交互に同時に導通状態
にしたり、非導通状態にする。その結果、等しく
減衰された電圧Vyが乗算器２４のチヨツパ出力
点４８，５０に交互に現われ、かつスーパーアル
フア・トランジスタ対TR９とTR１１、TR１０
とTR１２へそれぞれ与えられる。
8192Hzのクロツク信号CL１は分周器９２により
512分の１に分周されて16Hzのクロツク信号とな
り、更にこの16Hzのクロツク信号は双安定回路９
４により分周されて、この回路９４のＱ出力端子
と出力端子に前記した互いに逆位相の８Hz方形
波制御信号となつて現われる。これら２つの逆相
信号は乗算器２４の入力点４４，４６へ与えられ
る。そして、一方の８Hz制御信号はトランジスタ
TR５，TR７を交互に同時に導通状態としたり、
非導通状態としたりし、他方の８Hz制御信号はト
ランジスタTR６，TR８を、トランジスタTR
５，TR７とは逆位相で、交互に同時に導通状態
にしたり、非導通状態にする。その結果、等しく
減衰された電圧Vyが乗算器２４のチヨツパ出力
点４８，５０に交互に現われ、かつスーパーアル
フア・トランジスタ対TR９とTR１１、TR１０
とTR１２へそれぞれ与えられる。
スーパーアルフア・トランジスタ対TR９と
TR１１、TR１０とTR１２は差動増幅器を構成
し、この差動増幅器は、８Hzの逆相制御信号の１
つの半サイクルの間は、トランジスタTR１，
TR２のエミツタ電流を増加させ、トランジスタ
TR３，TR４のエミツタ電流をそれに対応して
減少させ、また、８Hzの逆相制御信号の他の半サ
イクルの間はトランジスタTR１，TR２エミツ
タ電流を減少させ、トランジスタTR３，TR４
のエミツタ電流をそれに対応して減少させる。各
場合における電流の増加と減少のそれぞれの大き
さはほぼ等しく、かつ電圧Vyの大きさに関係す
る。
TR１１、TR１０とTR１２は差動増幅器を構成
し、この差動増幅器は、８Hzの逆相制御信号の１
つの半サイクルの間は、トランジスタTR１，
TR２のエミツタ電流を増加させ、トランジスタ
TR３，TR４のエミツタ電流をそれに対応して
減少させ、また、８Hzの逆相制御信号の他の半サ
イクルの間はトランジスタTR１，TR２エミツ
タ電流を減少させ、トランジスタTR３，TR４
のエミツタ電流をそれに対応して減少させる。各
場合における電流の増加と減少のそれぞれの大き
さはほぼ等しく、かつ電圧Vyの大きさに関係す
る。
トランジスタ対TR１とTR２、TR３とTR４
のエミツタ電流のこれらの変化によりそれらのト
ランジスタのそれぞれの相互コンダクタンスが変
化するから、それらのトランジスタTR２とTR
３、TR１とTR４とを共通コレクタすなわち回
路点５２と５４の間に電圧の積VxVy、したがつ
て積VIに比例する出力電圧Vpを発生する。しか
し、電圧Vpの極性は８Hz逆相制御信号の各半サ
イクルの終りに変化する。
のエミツタ電流のこれらの変化によりそれらのト
ランジスタのそれぞれの相互コンダクタンスが変
化するから、それらのトランジスタTR２とTR
３、TR１とTR４とを共通コレクタすなわち回
路点５２と５４の間に電圧の積VxVy、したがつ
て積VIに比例する出力電圧Vpを発生する。しか
し、電圧Vpの極性は８Hz逆相制御信号の各半サ
イクルの終りに変化する。
電圧Vpは回路点５２，５４において、トラン
ジスタTR１５が非導通状態の時に電圧−周波数
変換器２６のトランジスタTR１６，TR１７が
発生するオフセツト電圧に代数的に加え合わされ
る。このオフセツト電圧は可変抵抗RV２により
正常なフルスケール正電圧の値Ｖよりも絶対値が
大きい負の値となるように調節されるから、トラ
ンジスタTR５が導通状態でない時に、増幅器５
６を用いて構成されている積分器（すなわち、電
圧−周波数変換器２６の入力端子）へ与えられる
差電圧は常に負である。したがつて、この差電圧
は増幅器５６の出力を、その大きさに依存する速
さで正方向へ上昇させて電圧レベル検出器５８を
トリガする。
ジスタTR１５が非導通状態の時に電圧−周波数
変換器２６のトランジスタTR１６，TR１７が
発生するオフセツト電圧に代数的に加え合わされ
る。このオフセツト電圧は可変抵抗RV２により
正常なフルスケール正電圧の値Ｖよりも絶対値が
大きい負の値となるように調節されるから、トラ
ンジスタTR５が導通状態でない時に、増幅器５
６を用いて構成されている積分器（すなわち、電
圧−周波数変換器２６の入力端子）へ与えられる
差電圧は常に負である。したがつて、この差電圧
は増幅器５６の出力を、その大きさに依存する速
さで正方向へ上昇させて電圧レベル検出器５８を
トリガする。
電圧レベル検出器５８はトリガされると双安定
回路６０をセツトする。そうすると、双安定回路
６２がクロツク信号CL１の次の前縁部（第２図
のＡ）によりセツトされるように、双安定回路６
０は双安定回路６２をリセツトする。クロツク信
号CL１の次の前縁部でセツトされた双安定回路
６２はアンドゲート６４を開くから、トランジス
タTR１５はクロツク信号CL１の同じ前縁部によ
つて導通状態とされることになる。クロツク信号
CL２の次の前縁部（第２図のＢ）は双安定回路
６０をリセツトして、クロツク信号CL１の次の
前縁部で双安定回路６２がリセツトされるように
する。双安定回路６２がリセツトされるとアンド
ゲート６４は閉じられるから、トランジスタTR
１５は再び非導通状態にされる。このようにし
て、トランジスタTR１５はクロツク信号CL１の
半周期に等しい正確に定められた時間だけ導通状
態となる。
回路６０をセツトする。そうすると、双安定回路
６２がクロツク信号CL１の次の前縁部（第２図
のＡ）によりセツトされるように、双安定回路６
０は双安定回路６２をリセツトする。クロツク信
号CL１の次の前縁部でセツトされた双安定回路
６２はアンドゲート６４を開くから、トランジス
タTR１５はクロツク信号CL１の同じ前縁部によ
つて導通状態とされることになる。クロツク信号
CL２の次の前縁部（第２図のＢ）は双安定回路
６０をリセツトして、クロツク信号CL１の次の
前縁部で双安定回路６２がリセツトされるように
する。双安定回路６２がリセツトされるとアンド
ゲート６４は閉じられるから、トランジスタTR
１５は再び非導通状態にされる。このようにし
て、トランジスタTR１５はクロツク信号CL１の
半周期に等しい正確に定められた時間だけ導通状
態となる。
トランジスタTR１５が導通状態にされると、
このトランジスタTR１５は、トランジスタTR
１６，TR１７により発生された前記オフセツト
電圧を、前記差電圧を正にするのに十分な正確に
定められた量だけ変化させ、それにより増幅器５
６の出力を電圧レベル検出器５８の検出レベル以
下のレベルまで負へ向つて変化させる。トランジ
スタTR１５が再び非導通状態にされると、以上
説明した動作が反復される。
このトランジスタTR１５は、トランジスタTR
１６，TR１７により発生された前記オフセツト
電圧を、前記差電圧を正にするのに十分な正確に
定められた量だけ変化させ、それにより増幅器５
６の出力を電圧レベル検出器５８の検出レベル以
下のレベルまで負へ向つて変化させる。トランジ
スタTR１５が再び非導通状態にされると、以上
説明した動作が反復される。
トランジスタTR１５を導通状態にできる最高
周波数、すなわち、電圧−周波数変換器２６の最
高出力周波数は8192Hzであることがわかるであろ
う。シヤント２０を流れる電流が零の時は電圧−
周波数変換器２６の出力周波数が最高周波数の約
半分すなわち4096Hzとなるように可変抵抗RV２
が調節される。それから、シヤント２０を流れる
電流が零でない時は、トランジスタTR１，TR
２が発生する電圧は前記差電圧を対応する量だけ
変化させるから、トランジスタTR１５の動作周
波数は電圧Vpが負または正であるかに応じて、
積VIの大きさに関係する量だけ高くなり、また
は低くなる。したがつて、電圧−周波数変換器２
６は積VIの大きさに関係する周波数を有するパ
ルス信号を出力端子（したがつてアンドゲート６
４の出力端子）に発生する。
周波数、すなわち、電圧−周波数変換器２６の最
高出力周波数は8192Hzであることがわかるであろ
う。シヤント２０を流れる電流が零の時は電圧−
周波数変換器２６の出力周波数が最高周波数の約
半分すなわち4096Hzとなるように可変抵抗RV２
が調節される。それから、シヤント２０を流れる
電流が零でない時は、トランジスタTR１，TR
２が発生する電圧は前記差電圧を対応する量だけ
変化させるから、トランジスタTR１５の動作周
波数は電圧Vpが負または正であるかに応じて、
積VIの大きさに関係する量だけ高くなり、また
は低くなる。したがつて、電圧−周波数変換器２
６は積VIの大きさに関係する周波数を有するパ
ルス信号を出力端子（したがつてアンドゲート６
４の出力端子）に発生する。
電圧−周波数変換器２６により発生されたパル
ス信号のパルスは可逆カウンタ２８に与えられ
る。乗算器２４の入力点４４へ与えられる８Hzの
方形波制御信号は、カウンタ２８のカウントする
向きも制御するから、トランジスタTR５，TR
７が導通状態の時にカウンタ２８はアツプカウン
トし、トランジスタTR６，TR８が導通状態の
時にカウンタ２８はダウンカウントすることを思
い出すであろう。したがつて、８Hzの逆相制御信
号は比Vp／Ｖの極性を変えるから、時刻t1から始
まる８Hz方形波信号の１周期の間にカウンタ２８
へ与えられるパルスの数Ｎは次式で与えられる。
ス信号のパルスは可逆カウンタ２８に与えられ
る。乗算器２４の入力点４４へ与えられる８Hzの
方形波制御信号は、カウンタ２８のカウントする
向きも制御するから、トランジスタTR５，TR
７が導通状態の時にカウンタ２８はアツプカウン
トし、トランジスタTR６，TR８が導通状態の
時にカウンタ２８はダウンカウントすることを思
い出すであろう。したがつて、８Hzの逆相制御信
号は比Vp／Ｖの極性を変えるから、時刻t1から始
まる８Hz方形波信号の１周期の間にカウンタ２８
へ与えられるパルスの数Ｎは次式で与えられる。
Ｎ＝〔f0＋k∫t1 t1 +T/2VIdt〕Ｔ／２−〔f0−k∫
t1 t1 +TVIdt〕Ｔ／２(1) この(1)式を簡単にして Ｎ＝KT／２∫t1 t1 +T/2VIdt (2) となる。ここに、f0はＩ＝０の時のパルスの周波
数、Ｔは８Hz方形波信号の周期、ｋは比例定数で
ある。したがつて、カウンタ２８によりカウント
されるパルス数は積VIの時間積分に比例する。
t1 t1 +TVIdt〕Ｔ／２(1) この(1)式を簡単にして Ｎ＝KT／２∫t1 t1 +T/2VIdt (2) となる。ここに、f0はＩ＝０の時のパルスの周波
数、Ｔは８Hz方形波信号の周期、ｋは比例定数で
ある。したがつて、カウンタ２８によりカウント
されるパルス数は積VIの時間積分に比例する。
カウンタ２８のカウント容量は212すなわち
4096カウントであるが、カウンタ２８が所定のカ
ウント値、通常はカウント容量の約7/8（すなわ
ち3584カウント）、までカウントするたびデコー
ダ８２が出力パルスを発生する。この出力パルス
は双安定回路８４を介してカウンタ２８のプリセ
ツト入力端子７６へ与えられ、カウンタ２８をそ
のプリセツト・カウント（通常はそのカウント容
量の約1/8である512カウント）ヘリセツトする。
したがつて、カウンタ２８はアツプカウントとダ
ウンカウントの２つの向きにカウントするが、所
定のカウントまでアツプカウントできるだけであ
り、このカウンタはデコーダ８２と双安定回路８
４を介して出力端子９０に出力パルスを発生す
る。すなわち、カウンタ２８が3584カウントまで
アツプカウントして出力パルスを発生したとする
と、プリセツト・カウント512から直ちにダウン
カウントする。これにより出力端子９０にスプリ
アス出力信号が現われることが避けられる。
4096カウントであるが、カウンタ２８が所定のカ
ウント値、通常はカウント容量の約7/8（すなわ
ち3584カウント）、までカウントするたびデコー
ダ８２が出力パルスを発生する。この出力パルス
は双安定回路８４を介してカウンタ２８のプリセ
ツト入力端子７６へ与えられ、カウンタ２８をそ
のプリセツト・カウント（通常はそのカウント容
量の約1/8である512カウント）ヘリセツトする。
したがつて、カウンタ２８はアツプカウントとダ
ウンカウントの２つの向きにカウントするが、所
定のカウントまでアツプカウントできるだけであ
り、このカウンタはデコーダ８２と双安定回路８
４を介して出力端子９０に出力パルスを発生す
る。すなわち、カウンタ２８が3584カウントまで
アツプカウントして出力パルスを発生したとする
と、プリセツト・カウント512から直ちにダウン
カウントする。これにより出力端子９０にスプリ
アス出力信号が現われることが避けられる。
出力端子９０に現われるパルスはソレノイドに
より動作させられる集計カウンタ９８によりカウ
ントされ、このカウンタによりカウントされた総
カウントは活線Ｌと中性線Ｎを経て供給された電
力量を表す。
より動作させられる集計カウンタ９８によりカウ
ントされ、このカウンタによりカウントされた総
カウントは活線Ｌと中性線Ｎを経て供給された電
力量を表す。
集積回路１２の可変相互コンダクタンス乗算器
２４は集積回路１２の利点に加えて、前記英国特
許出願No.20564／77に開示されているように、乗
算器２４に固有の温度によるドリフトとオフセツ
トを打ち消すことができるというような、いくつ
かの利点を有する。とくに、抵抗Ｒ１０〜Ｒ１７
のそれぞれの抵抗値を選択することにより、 (a) 乗算器２４の入力端子３４における入力イン
ピーダンスRINは、トランジスタTR５〜TR８
の状態の可能な組合わせのいずれに対してもほ
ぼ同じにされ、 (b) 更に重要なことは、チヨツパ出力点４８，５
０によりトランジスタTR９，TR１０のそれ
ぞれのベースへ与えられる出力インピーダンス
ROURも、トランジスタTR５〜TR８の状態の
可能な組合わせのいずれに対してもほぼ同じに
される。したがつて、抵抗Ｒ１０〜Ｒ１３，Ｒ
１６，Ｒ１７の抵抗値がｒとすると（したがつ
て、抵抗Ｒ１４，Ｒ１５の抵抗値は1.5r）、ト
ランジスタTR５，TR７が導通状態になつた
時に入力インピーダンスは次式で与えられ、 １／RIN＝１／R10＋１／（R11＋R13＋R15） ＝１／ｒ＋１／3.5r トランジスタTR６，TR８が導通状態になつ
た時には入力インピーダンスRINは次式で与えら
れる。
２４は集積回路１２の利点に加えて、前記英国特
許出願No.20564／77に開示されているように、乗
算器２４に固有の温度によるドリフトとオフセツ
トを打ち消すことができるというような、いくつ
かの利点を有する。とくに、抵抗Ｒ１０〜Ｒ１７
のそれぞれの抵抗値を選択することにより、 (a) 乗算器２４の入力端子３４における入力イン
ピーダンスRINは、トランジスタTR５〜TR８
の状態の可能な組合わせのいずれに対してもほ
ぼ同じにされ、 (b) 更に重要なことは、チヨツパ出力点４８，５
０によりトランジスタTR９，TR１０のそれ
ぞれのベースへ与えられる出力インピーダンス
ROURも、トランジスタTR５〜TR８の状態の
可能な組合わせのいずれに対してもほぼ同じに
される。したがつて、抵抗Ｒ１０〜Ｒ１３，Ｒ
１６，Ｒ１７の抵抗値がｒとすると（したがつ
て、抵抗Ｒ１４，Ｒ１５の抵抗値は1.5r）、ト
ランジスタTR５，TR７が導通状態になつた
時に入力インピーダンスは次式で与えられ、 １／RIN＝１／R10＋１／（R11＋R13＋R15） ＝１／ｒ＋１／3.5r トランジスタTR６，TR８が導通状態になつ
た時には入力インピーダンスRINは次式で与えら
れる。
１／RIN＝１／R11＋１／（R10＋R12＋R14）
＝１／ｒ＋１／3.5r
同様に、トランジスタTR５，TR７が導通状
態の時に、たとえばチヨツパ出力点４８における
出力インピーダンスROUTは次式で与えられ、 ROUT＝R12＝ｒ トランジスタTR６，TR８が導通状態の時に
は次式で与えられる。
態の時に、たとえばチヨツパ出力点４８における
出力インピーダンスROUTは次式で与えられ、 ROUT＝R12＝ｒ トランジスタTR６，TR８が導通状態の時に
は次式で与えられる。
１／ROUT＝１／R14＋１／(R10+R11+R12)
＝１／1.5r＋１／3r＝１／ｒ
したがつて、ROUT＝ｒである。
乗算器２４の列の利点は、コレクタが交差結合
されている２つのエミツタ結合トランジスタ対
TR１とTR２、TR３とTR４を用いるばかりで
なく、トランジスタTR５〜TR８を用いるチヨ
ツパ回路と、トランジスタ対TR１とTR２、TR
３とTR４のエミツタ電流を交互に逆向きに変化
させるトランジスタTR９〜TR１２を用いる差
動増幅器を用いることにより、望ましくない共通
モード信号がほぼ減衰させられることである。
されている２つのエミツタ結合トランジスタ対
TR１とTR２、TR３とTR４を用いるばかりで
なく、トランジスタTR５〜TR８を用いるチヨ
ツパ回路と、トランジスタ対TR１とTR２、TR
３とTR４のエミツタ電流を交互に逆向きに変化
させるトランジスタTR９〜TR１２を用いる差
動増幅器を用いることにより、望ましくない共通
モード信号がほぼ減衰させられることである。
抵抗Ｒ１４，Ｒ１５は電流を表わす入力電圧
VXをオフセツトさせるだけであるから、活線Ｌ
と中性線Ｎを介して電力が供給されない場合は、
回路１２は非常に低いレベルの負すなわち逆の電
力を示す入力信号を受ける。したがつて、カウン
タ２８は非常にゆつくりとダウンカウントする。
しかし、カウンタ２８のカウントが所定の小さい
カウント値（たとえば２カウント）になると、デ
コーダ８２はその補助出力端子（図示せず）に別
の出力信号を発生する。その別の出力信号はカウ
ンタ２８も（双安定回路２８に影響を及ぼすこと
なしに）プリセツト・カウントにリセツトする。
これにより、活線Ｌと中性線Ｎを介して電力が長
時間供給されないような場合でも、回路１２が集
計カウンタ９８のカウント値を増す出力パルスを
発生できないようにする。
VXをオフセツトさせるだけであるから、活線Ｌ
と中性線Ｎを介して電力が供給されない場合は、
回路１２は非常に低いレベルの負すなわち逆の電
力を示す入力信号を受ける。したがつて、カウン
タ２８は非常にゆつくりとダウンカウントする。
しかし、カウンタ２８のカウントが所定の小さい
カウント値（たとえば２カウント）になると、デ
コーダ８２はその補助出力端子（図示せず）に別
の出力信号を発生する。その別の出力信号はカウ
ンタ２８も（双安定回路２８に影響を及ぼすこと
なしに）プリセツト・カウントにリセツトする。
これにより、活線Ｌと中性線Ｎを介して電力が長
時間供給されないような場合でも、回路１２が集
計カウンタ９８のカウント値を増す出力パルスを
発生できないようにする。
積算電力計１０の回路１２はいろいろと改める
ことができる。たとえば、トランジスタTR５〜
TR８を用いるチヨツパ回路の動作周波数は８Hz
にする必要はない。また、抵抗Ｒ１６，Ｒ１７の
抵抗値を抵抗Ｒ１０〜Ｒ１３の抵抗に等しくする
必要はなく、ほぼ同程度の大きさとするだけでよ
い。その理由は、温度特性を良く一致させるため
には抵抗値がほぼ同程度であれば十分だからであ
る。更に、トランジスタTR５〜TR８を用いる
チヨツパ回路と、トランジスタTR９〜TR１２
を用いる差動増幅器は、たとえば電圧Vxを増幅
してから入力端子３４へ与え、電圧Vyからとり
出した電圧をトランジスタTR１、TR２とTR
３、TR４のベースの間に与えることにより、ト
ランジスタTR１〜TR４を用いて構成されてい
る相互コンダクタンス乗算器の他の入力信号（た
とえばVx）を反転させるように構成できる。更
にまた、トランジスタTR１〜TR４を用いて構
成されている可変相互コンダクタンス乗算器を、
他の種類の乗算器、たとえばマーク−スペース乗
算器で置き換えることができる。
ことができる。たとえば、トランジスタTR５〜
TR８を用いるチヨツパ回路の動作周波数は８Hz
にする必要はない。また、抵抗Ｒ１６，Ｒ１７の
抵抗値を抵抗Ｒ１０〜Ｒ１３の抵抗に等しくする
必要はなく、ほぼ同程度の大きさとするだけでよ
い。その理由は、温度特性を良く一致させるため
には抵抗値がほぼ同程度であれば十分だからであ
る。更に、トランジスタTR５〜TR８を用いる
チヨツパ回路と、トランジスタTR９〜TR１２
を用いる差動増幅器は、たとえば電圧Vxを増幅
してから入力端子３４へ与え、電圧Vyからとり
出した電圧をトランジスタTR１、TR２とTR
３、TR４のベースの間に与えることにより、ト
ランジスタTR１〜TR４を用いて構成されてい
る相互コンダクタンス乗算器の他の入力信号（た
とえばVx）を反転させるように構成できる。更
にまた、トランジスタTR１〜TR４を用いて構
成されている可変相互コンダクタンス乗算器を、
他の種類の乗算器、たとえばマーク−スペース乗
算器で置き換えることができる。
第１Ａ図と第１Ｂ図より成る第１図は本発明の
相互コンダクタンス乗算回路を含む大規模集積回
路で構成された電子式積算電力計の多少簡略化し
たブロツク回路図、第２図は第１図の回路に現わ
れる信号の波形図である。 １０……積算電力計、１４，１６……電流端
子、１８……端子、２０……電流シヤント、２４
……乗算器、２６……電圧−周波数変換器、２８
……可逆カウンタ、３０，３２，３４……入力端
子、５２，５４……出力端子、５８……電圧レベ
ル検出器、６６……クロツクパルス発生器、８２
……デコーダ。
相互コンダクタンス乗算回路を含む大規模集積回
路で構成された電子式積算電力計の多少簡略化し
たブロツク回路図、第２図は第１図の回路に現わ
れる信号の波形図である。 １０……積算電力計、１４，１６……電流端
子、１８……端子、２０……電流シヤント、２４
……乗算器、２６……電圧−周波数変換器、２８
……可逆カウンタ、３０，３２，３４……入力端
子、５２，５４……出力端子、５８……電圧レベ
ル検出器、６６……クロツクパルス発生器、８２
……デコーダ。
Claims (1)
- 【特許請求の範囲】 １ 第１および第２の入力信号をそれぞれ受ける
第１および第２の入力点３０，３４および前記第
１および第２の入力信号の積に関連した信号を供
給する出力点５２，５４とを有する２重平衡型差
動増幅器と、前記出力点で得られる前記積に関連
した信号を積分してパルスに変換する周波数変換
回路２６と、該パルスをカウントするカウンタ２
８とを備え、前記第２の入力信号を周期的に極性
反転させるとともに該カウンタのカウント方向を
反転させることにより２重平衡型差動増幅器にお
ける信号ドリフトによるオフセツト誤差を減少さ
せた電子乗算回路において、 前記２重平衡型差動増幅器は、前記第２の入力
信号を前記第２の入力点から分岐したチヨツパを
なす第１の経路および第２の経路を介して第１お
よび第２の差動入力としており、 前記第１の経路は、直列接続された第１、第２
および第３の抵抗Ｒ１０，Ｒ１２，Ｒ１４よりな
る第１の抵抗アレイと、前記第１および第２の抵
抗の接続中点と基準電位間に接続された第１のト
ランジスタスイツチTR５と、前記第２および第
３の抵抗の接続中点から取り出されて前記第１の
差動入力を発生する第１の端子４８と、前記第３
の抵抗と前記基準電位間に接続された第２のトラ
ンジスタスイツチTR６とを備え、 前記第２の経路は、直列接続された第４、第５
および第６の抵抗Ｒ１１，Ｒ１３，Ｒ１５よりな
る第２の抵抗アレイと、前記第４および第５の抵
抗の接続中点と前記基準電位間に接続された第３
のトランジスタスイツチTR８と、前記第５およ
び第６の抵抗の接続中点から取り出されて前記第
２の差動入力を発生する第２の端子５０と、前記
第６の抵抗と前記基準電位間に接続された第４の
トランジスタスイツチTR７とを備え、 前記第１および第４のトランジスタスイツチの
組と前記第２および第３のトランジスタスイツチ
の組とは交互にオンオフされて前記第１の差動入
力と前記第２の差動入力の極性が所定時間ごとに
交互に反転するようになつており、 前記第１、第２、第４および第５の抵抗は同じ
第１の抵抗値を有し、前記第３および第６の抵抗
値は前記各トランジスタスイツチの状態にかかわ
らず前記２重平衡型差動増幅器から見た入力イン
ピーダンスが一定となる第２の抵抗値に選択され
ていることを特徴とする電子乗算回路。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB1812978 | 1978-05-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55997A JPS55997A (en) | 1980-01-07 |
| JPH0350313B2 true JPH0350313B2 (ja) | 1991-08-01 |
Family
ID=10107158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5414079A Granted JPS55997A (en) | 1978-05-06 | 1979-05-04 | Product circuit |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4242634A (ja) |
| JP (1) | JPS55997A (ja) |
| DE (1) | DE2917921A1 (ja) |
| FR (1) | FR2425116B1 (ja) |
| IT (1) | IT1113949B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4663587A (en) * | 1985-10-02 | 1987-05-05 | Westinghouse Electric Corp. | Electronic circuit for measuring electrical energy |
| US4906875A (en) * | 1988-05-09 | 1990-03-06 | Hewlett-Packard Company | Digital integtrating mixer |
| US4870303A (en) * | 1988-06-03 | 1989-09-26 | Motorola, Inc. | Phase detector |
| GB2234069B (en) * | 1988-10-28 | 1992-08-12 | Motorola Inc | Sensor arrangement |
| JP2576774B2 (ja) * | 1993-10-29 | 1997-01-29 | 日本電気株式会社 | トリプラおよびクァドルプラ |
| EP1184971A1 (en) * | 2000-08-17 | 2002-03-06 | Motorola, Inc. | Switching mixer |
| US6594478B1 (en) * | 2000-11-03 | 2003-07-15 | Motorola, Inc. | Self oscillating mixer |
| US8698545B2 (en) * | 2012-04-03 | 2014-04-15 | Texas Instruments Incorporated | Analog multiplier and method for current shunt power measurements |
| US11193711B2 (en) | 2016-04-18 | 2021-12-07 | Sukup Manufacturing Co. | Bridge reducing mixed-flow grain dryer with cross-flow vacuum cool heat recovery system |
| US12107550B2 (en) | 2022-04-29 | 2024-10-01 | Avago Technologies International Sales Pte. Limited | Linearization of differential RF power amplifier by bias control using cross-coupling components |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2661457A (en) * | 1950-03-04 | 1953-12-01 | Iowa State College Res Found | Wattmeter-varmeter |
| US3432650A (en) * | 1964-11-10 | 1969-03-11 | Northern Electric Co | Signal multiplier providing an output signal substantially free of components proportional to the individual input signals |
| GB1129521A (en) * | 1965-03-11 | 1968-10-09 | Solartron Electronic Group | Improvements in multiplicative modulator |
| GB1224162A (en) * | 1967-01-10 | 1971-03-03 | English Electric Co Ltd | Improvements in power meters |
| US3526786A (en) * | 1967-09-19 | 1970-09-01 | Honeywell Inc | Control apparatus |
| JPS5610667B2 (ja) * | 1973-06-20 | 1981-03-10 | ||
| FR2341164A1 (fr) * | 1976-02-11 | 1977-09-09 | Chauvin Arnoux Sa | Dispositif correcteur d'erreur de multiplication analogique notamment pour wattmetre de precision |
| US4053832A (en) * | 1976-05-24 | 1977-10-11 | National Semiconductor Corporation | A.C. power meter |
-
1979
- 1979-04-13 US US06/029,808 patent/US4242634A/en not_active Expired - Lifetime
- 1979-05-03 DE DE19792917921 patent/DE2917921A1/de active Granted
- 1979-05-04 IT IT22384/79A patent/IT1113949B/it active
- 1979-05-04 JP JP5414079A patent/JPS55997A/ja active Granted
- 1979-05-04 FR FR7911235A patent/FR2425116B1/fr not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| IT7922384A0 (it) | 1979-05-04 |
| FR2425116A1 (fr) | 1979-11-30 |
| JPS55997A (en) | 1980-01-07 |
| IT1113949B (it) | 1986-01-27 |
| FR2425116B1 (fr) | 1985-12-13 |
| DE2917921A1 (de) | 1979-11-15 |
| DE2917921C2 (ja) | 1990-05-31 |
| US4242634A (en) | 1980-12-30 |
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