JPH03501912A - 集積可能なフエーズロツクドループ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 この出願に関して提出された明細書は１９８７年１１月１８日に出願された「集 積可能なフェーズロックドループ（Ｉｎｔｅｇｒａｔａｂｌｅ　Ｐｈａｓｅ　Ｌ ｏｃｋｅｄ　Ｌ。

ｏｐ　）　Ｊという名称のオーストラリヤ仮特許出願Ｎｏ。

ＰＩ　５４７７と、１９８８年２月８日に出願された「キャリブレータ（Ｃａ１ ｉｂｒａｔｏｒ　）　Ｊ　という名称のオーストラリヤ仮特許出＠　Ｎｏ、　Ｐ Ｉ　６６３１と、１９８８年４月２２日に出願された「変更した発振器および集 積可能なフェーズロックドループ（ＭｏｄｉｆｉｅｄＯｓｃｉｌｌａｔｏｒ　ａ ｎｄ　Ｉｎｔｅｇｒａｔａｂｌｅ　Ｐｈａｓｅ　ＬｏｃｋｅｄＬＯＯＩ）　）　 Ｊ　という名称のオーストラリヤ仮特許出願Ｎｏ　、　ＰＩ７８７９　とにおけ る開示と同系のものである。上記出願は全て本願出願人の名で提出されている。

発明の分野 本発明は電気回路または電子回路の応用に使用するための集積可能な７エーズロ ツクドルーブ（工ｐ　ＬＬ）に関するものである。更に詳しくいえば本発明は超 大規模集積回路ＶＬＳ　Ｉ実現）に適するフェーズロックドループ（ＰＬＬ）に 関するものでちる。更に具体的にいえば、本発明はほぼ完全に集積可能なＰＬＬ に関するものである。本発明のｌＰＬＬは周波数合成と信号復調にとくに用いら れる。

従来の技術 従来のフェーズロックドループ（ＰＬＬ）は少くとも３つの素子；電圧（または 電流）制御発振器（ＶＣＯ）と、位相検出器すなわち位相比較器（ＰＤ）と、低 域フィルタ（ＬＰＦ）とを有する。それらの素子は環状に接続されることによシ 、外部基準信号と、ｖＣＯの出力との間の位相の差をＰＤが測定し、ＬＰＦによ シ濾波された、その差は、ＶＣＯを基準信号との同期状態に保つように、ＶＣＯ の周波数を調整する。希望によっては、ＶＣＯの出力端子へ分周器を接続できる 。それからそのｖＣｏは基準周波数の倍数で動作し、全体のＰＬＬは周波数増倍 器を構成する。この種の回路が、とくに、ベスト・アール・イー（Ｂｅ５ｔ、　 Ｒ−Ｅ　）著「フエーズロックドループ：セオリイφデザイン・アンド・アプリ ケーションズ（Ｐｈａｓｅ　−Ｌｏｃｋｅｄ　Ｌｏｏｐｓ：　Ｔｈｅｏｒｙ　、 　Ｄｅａｔｇｎ＆　Ａｐｐｌｉｃａｔｉｏｎｓ　Ｊ、マグロ−・ヒル（ＭｃＧｒ ａｗＨｉｌｌ　）、　１９８４年に示されている。第１図は従来のＰＬＬ　を示 す。

他の従来のＰＬＬ回路が米国特許第４，５３８，２８２号においてホックスチャ イルド（Ｈｏｃｈｓｃｈｉｌｄ）　Ｊと、米国特許第４，５７１，７３１号にお いて「クリンコフスキー（Ｋｌｊｎｋｏｖｓｋｙ　）　、セベラン（５ｅｖｅｒ ｉｎ　）　Ｊと、米国特許第４．！５２６，７９８号において「フライド（Ｆｒ ｉｅｄ）　Ｊによシ例示されている。

出願人が知っている従来のＰＬＬは全ての部品ではなくて多くの部品をＶＬＳ　 Ｉチップに集積するから、実際には完全集積化の目標は達成しない。

米国特許第４，６２６，７９８号は完全集積化を達成したＰＬＬ　を開示してい るが、それは極めて高い周波数（１００ＭＨｚ　よシ高いと述べている）で適当 なだけである。よシ低い周波数が一般にめられているばかシでなく、非常に高い 周波数は特殊な回路技術、たとえばエミッタ結合ロジック、を必要とする。その エミッタ結合ロジックは製造に高い費用がかかるばかシ、かつ使用時に大きな電 力を消費する。米国特許第４，６２６，７９８号に開示されている高い周波数に おいては、ＬＰＦを構成するために通常の回路配線の抵抗値を用いている（５ペ 一ジ４５〜５０行）。

これは、そのような抵抗に対してめられる値が非常に高くなる低い周波数では利 用できない。更に、そのような配線抵抗値の電気的な値はほとんどの実際的ｆｉ 　ＶＬＳＩ製造法においては良く制御できない。

そのためにＬＰＦの特性を良く制御できなくなる。

そうすると基準入力信号に変化（たとえば変調）が存在するとそれの動作を予測 できなくなることがある。「ベス）　（Ｂｅｓｔ）　Ｊの前掲書における数学的 解析により、ＬＰＦの特性の非常に小さい変化でも、ある場合には、ＰＬＬが常 にロックすることが阻止され、あるいはロックするために非常に長い時間がかか る。

非常に高い周波数での動作の上記欠点は、非常に高い周波数のＰＬＬを構成して 、出力を分周器に通して中間周波数の出力を得る中間周波数のＰＬＬを実現する 場合にも等しく生ずる。

米国特許第４，５３８，２８２号は、一定の高周波入力を可変分周回路を通すこ とによ、Ｈｖｃｏからの調整可能な周波数を得る、いわゆる［デジタルＶＣＯＪ を利用するＰＬＬを開示している。そうすると、出力周波数は元の高い周波数を 分周回路の分局率で除したものになる。その装置には２つの潜在的な欠点、すな わち、別々の高周波クロックを必要とすることと、分局器の分周率が整数に限ら れるために出力周波数が（偶然を除き）決して完全に正しくはないことである、 とめう欠点がある。したがって、出力周波数は希望の値の上または下を典型的に 漂う。多くの応用（たとえば、通信装置におけるデータ再生）に対しては、この 不正確は許容できる。しかし、ＰＬＬ出力を（たとえば）無線送信機の搬送周波 数に用いるものとすると、純粋な周波数を要求される。

他の従来のＰＬＬ回路はＶＣＯの周波数を制御することと、ＬＰＦの動作を決定 することの少くとも１つを行うために付加外部部品を必要としていた。

知られているＰＤ回路（ＶＬＳＩの実現に適する）はデジタル論理ゲートの各種 の構成から製造されておシ、「ベス）　（Ｂｅｓｔ）　Ｊによる前掲書に記載さ れている。そのような回路は、アナログ位相誤差を表す出力をパルス幅変調され た（ＰＷＭ）デジタル波形として出力する。それはＬＦ’Ｆの積分作用によシア ナログ電圧へ変換される。ループが正しいロックに近づくにつれて、この誤差は 零へ向って減少する。それは、しだいに狭くなる一連のパルスによｊ？　ＰＷＭ 信号で表される。それは、パルス列が、パルスが狭くなるにつれてますます高い 周波数で高くなる電力量を含む１組の正弦波形に等しいように（フーリエ変換を 用いることによシ）数学的に示すことができる請求められているＬＰＦ回路は、 ＶＬＳＩ　チップの外部の抵抗とコンデンサから一般に製造される。

その理由は、低い周波数と中間の周波数においては、それらの部品は実際的なＶ ＬＳＩ実現のためには大きすぎる値を必要とするからである。

ＶＬＳ　Ｉ　実現に適するＬＰＦＯ別の態様がいわゆる切換えられるコンデンサ フィルタ（ＳＣＦ）でちる。

この種の回路が「スイッチド・キャパシタ・サーキツツ（５ｗ１ｔｈｅｄ　Ｃａ ｐａｃｉｔｏｒ　Ｃｆｒｃｕｉｔｓ　）　Ｊ　（アレン・アンド・サンチェスー シネンテオ（Ａ１１ｅｎ　＆５ａｎｃｈｅｚ　−５ｔｎｅｎｃｉｏ　）、パンφ ノストランド（Ｖａｎ　Ｎｏ５ｔｒａｎｄ　）　、１９８４　）のような書物に 記載されている。しかし、その回路は処理できる最高信号周波数に本来制限がち る。この制限が「ナイキストの標本化理論」によシ記述される。この理論は、フ ィルタ自体がクロックされる周波数の２分の１より高い周波数において電力成分 を含んでいる信号を処理できないことを述べている。

上の議論は、正確な同期に近づくにつれて、論理グー）ＰＤがしだいに狭くなる 出力パルスを発生し、したがって周波数が高くなるにつれて出力電力がしだいに 増加する出力パルスを発生するから、論理ゲ−）ｍＰ　Ｄ、およびＳＣＦ、は相 互に適合できカー。

終局的には、そのような周波数はＳＣＦの（上記）「ナイキストの限界」を超え るから、前記ＳＣＦからの出力は入力信号をもはや正しく表さない。これの実際 的な結果は、上記「デジタルＶＣＯＪ概念に類似のやシ万で、正しい周波数を中 心として「ノ・ン卜する」出力をそのＰＬＬが発生することでちる。

従来技術のＰＬＬ製品（たとえば、モトローラ（Ｍｏｔｏｒｏｌａ　）　ＭＣ４ ０４６集積化ＰＬＬ　、およびその他）において一般的に採用されている解決策 は、論理ゲ−）ＦＤを保持し、前記のように、チップの外部の、個別部品からＬ ＰＦを製造することである。このことは、集積化、または少くとも完全集積化、 の目標をもちろん損う。

従来のＰＬＬ設計における、外部部品の別の使用が７００回路におけるものでち った。それらの部品のここでの使用の理由は、ＶＬＳＩチップ上に製造された受 動部品（抵抗とコンデンサ）の製造許容誤差が非常に広い（４対１″！で）こと である。〔それらの広い許容誤差は、従来の抵抗／コンデンサＬＦ’Ｆ回路が、 ＳＣＦ回路を必要とする、ＶＬＳＩＦ実現に適さない別の理由でおる。〕これは ｖＣＯの特性に広く翻訳される。これはＰＬＬ回路設計の諸困難に大幅に付加す る。対照的に、許容誤差が１％と小さい個別部品は通常の商業的な供給源から容 易に入手できる。それらの外部部品（それらの部品を回路へ取付ける方法も含む ）は完成品のコストを大幅に上昇させることがらシ、かつ製品の超小型化を大き く制限する。

位相検出回路設計において、ＳＣＦ　をＰＤおよびＬＰＦ　と動作させるために 用いることができる。この原理によるＰＬＬの素子が前記「アレン拳アンド・サ ンチェスーシネンチオ（Ａ１１ｅｎ　＆　５ａｎｃｈｅｚ−５ｉｎｅｎｃｉｏ　 ）　Ｊに開示されているが、そのような回路の実現は開示していない。とくに、 そこに示されている簡単な２コンデンサＳＣＦ　は多くの実際的なＰＬＬ設計に 使用するには不適当である。

この簡単な種類のＰＬＬは、前記製造許容誤差のために、完全集積化実施例には 不適当である。これによってｖＣＯの最初の周波数（基準入力が最初に加えられ た時）が大きく拡がる結果と力る。この周波数が正しい値からｓｔｂに大きくず れたとすると、「誤ったロック」状態が起ることがある。そのような状況の１つ が、ｖＣＯによシクロツクできるＳＣＦに、入力信号の隣接しないサイクルを標 本化させることがおる。その場合には、ＳＣＦ　はいぜんとして定常ＤＣ値を「 見て」、ＰＬＬは安定な動作点に達し、ｖＣＯはそれの意図する周波数の半分で 動作する。実際には、そのような「誤ったロック」状況が２少多くあシ、それは 慎重に避けねばならない。それらの「誤ったロック」の存在は従来の技術におけ るこのＰＬＬ構成の有用性を損っていた。

本発明の目的は、従来技術の欠点のいくらかまたは全てを減少することでちる。

本発明の別の目的は、ＭＣ８（金属−酸化物一半導体）シリコンチップ内に完全 に具体化（集積化）できるＰＬＬ回路を得ることである。

本発明の別の回路は、前記外部部品のいくつかまたは全てに対する必要をなくし 、ＰＬＬ回路全体を１つのＶＬＳＩ　チップ上に製造できるようにする、−緒に 、または別々に用いられる設計を、ＰＤ設計とｖＣＯ設計にそれぞれ関連して得 ることである。

本発明の別の目的は、適度な周波数（数十メガヘルツまで）まで動作させられる ＰＬＬ回路を得ることである。

本発明の更に別の目的は、前記「誤ったロック」の問題がほとんどないＰＬＬ回 路を得ることである。

本発明の説明 本発明は、第１の基準信号を受けるようにされ、その第１の基準信号を標本化し て第２の基準信号を供給する標本化されたデータフィルタ手段と、前記第２の基 準信号を受けるようにされた電圧または電流制御発振器（ＶＣＯ）手段と、を備 え、第２の信号は発振器の発振層Ｊ数を調整し、発振器はデジタル信号を出力と して供給し、そのデジタル信号はフィルタ手段へ帰還されて前記標本化のための クロック信号を供給する、集積可能なフェーズロックドループ（ＩＰＰＬ）を提 供するものでおる。

ＩＰＰＬ　はほぼ完全に集積可能にできる。

本発明は標本化されたデータフィルタの入力端子とｖＣＯの出力端子を相互に結 合するように構成された分周器すなわちカウンタを提供できる。本発明のｌＰＬ Ｌが周波数増位器として機能するように、分周器をプログラムできる、すなわち 予め決定できる。

本発明は、標本化されたデータフィルタの出力端子とｖＣＯの入力端子を相互に 結合するように構成された較正器を提供できる。較正器は、使用している部品の 広い製造許容誤差の影響を補償するように、かつＶＣＯの入力出力特性を決定す るようにＶＣ。

を調整すなわち設定できる。

本発明のｌＰＬＬは知られている任意のｖＣＯと標本化されたデータフィルタの 少くとも−１を含むことができる。使用されるｖｃｏとフィルタの少くとも−１ の種類を特定のＶＬＳＩ　実現またはｌＰＬＬの応用によシ決定できる。標本化 されたデータフィルタは知られている任意のＳＣＦおよび積分器を含むことがで きる。

本発明は、集積可能な標本化されたデータ手段とｖＣｏを含む組合わせを更に提 供できる。そのフィルタは入力信号を受けて、その入力信号を標本化し、ｖＣＯ 制御信号を出力として供給し、かつ、ｖＣＯ出力は標本化クロック信号として使 用するためにフィルタへ帰還される。

次に、本発明の好適な実施例を添附図面を参照して説明する。

第１図は従来のＰＬＬ装置を示す。

第２図は本発明のｌＰＬＬ　を示す。

第３図は標本化フィルタの好適な態様（のみ）を示す。

第４図はＶＣＯの好適な態様（のみ）を示す。

第５図は較正器（オプション）をブロック図の態様で示す。

第６図は較正装置の好適な態様（のみ）を示す。

第７図は較正の別の好適な態様を示す。

第８図は本発明の個別部品試験回路の較正機能のための動作のタイミングを示す 。

第９図は従来技術の電圧−電流変換器を示す。

このｌＰＬＬは通常のＭＯＳ　（金属−酸化物一半導体）シリコン「チップ」上 に、特殊なプロセスまたは方法を必要とせず、かつ最低の費用で製造できる。

このｌＰＬＬ　は、製造の許容誤差のためにＶＬＳＩ「テップ」の製造に一般的 に起る、部品の値の広い変化に本来的に耐える。これは製造コストを最低にする 。

とのＰＬＬ、によ、Ｂ、ｖｃｏおよびＬＰＦの緒特性を良く制御できるから、非 常に良く予測できるＰＬＬ特性を提供する。

とのＰＬＬはスペクトル的にほぼ純粋な出力、すなわち、「正しい」値を中心と して漂うのではなくて、出力周波数がほぼ一定でちる出力を発生できる。

本発明は、ＰＤの主な濾波機能に加えて、ＰＤの任務を実行するＳＣＦ回路の性 能に依存する。このモードにおけるＳＣＦの使用は、標本化される他の全てのデ ータ回路と同様に、ＳＣＦが一定の時刻に入力信号の「スナップショット」をと ９、それからそれらの「スナップショット」を処理することによシ思い起すと、 理解できる。そのような定期的な「スナップショット」が、ある態様の周期的な 運動（たとえば、回転）を記述する物体からとられるもノトスると、周知のスト ロボスコープ、または自動卑エンジンのタイミング灯に類似する状況が起る。

物体の周期的運動の速度に等しい速度２標本（「スナップショット」）がとられ るものとすると、各標本がとられる時に物体は同じ位置にちるから、物体は静止 して見える。更に、前記入力信号がほぼ連続した形（たとえば、正弦波または三 角波、しかし矩形パルスではない）であるとすると、標本化の時刻のどの変化も ＳＣＦによシ見られる［見かけのＪＤＣＤＣ電圧化として現われる。したがって 、この装置は位相感知特性を示す。

これに電気的に類似するのが周期的に変化する電気信号でおる。その電気信号は 一定の間隔で標本化される。その定期的な標本化はＳＣＦの正常な動作の特徴で おるから、ＳＣＦ自体がクロックされるのと同じ速度で変化する入力信号がＳＣ Ｆへ加えられた時に、その作用が起ることが明らかである。入力波形の引続くサ イクルにおける同じ時刻に効果的に標本化するＳＣＦは、したがって、その入力 に一定のＤＣ電圧を「見る」。更に、前記入力信号がほぼ連続した形（たとえば 、正弦波または三角形、しかし矩形パルスではない）でちるとすると、標本化時 刻のどのような変化でも、ＳＣＦによシ見られる［明らかなＪＤＣＤＣ電圧化と して示される。したがって、この装置は位相感知特性を示す。

本発明のＩＰＰＬ　は標本化データフィルタ、またはストロボのように動作する フィルタを含む。標本化データフィルタは入力信号をストロボ的に「見る」よう に動作する。すなわち、このフィルタはクロック信号によシ決定される時点で入 力信号を標本化する。標本化周波数（クロック）が入力信号の周波数にほぼ等し いとすると、フィルタはＤＣ信号を「見ＳＣＦにおいては、２個の（トランジス タ）スイッチの間に存在するコンデンサにより「抵抗」を模すことができる。そ の「抵抗」は、付加コンデンサへ結合された時に、簡単なＬＰＦを構成する。そ のＳＣＦ　の特性は、実際の容量値ではなくて、用いられるコンデンサの寸法の 比に依存する。（トランジスタ）スイッチがサイクルされる周波数はＳＣＦの特 性にとって重要でもある。第３図に示すように、Ｓｌ、Ｓ２、Ｃ１は抵抗を構成 し、かつＣ３とともに前記したようにＬＰＦを構成する。付加コンデンサとスイ ッチ（Ｃ２と８３）はＳＣＦに位相進み特性を持たせる。その位相進みは完全な ＰＬＬのダンピングを改善して、それを（適当な基準信号が加えられた時に）一 層迅速にロックさせる。制御電圧出力は、（通常のＳＣＦの実際に従って）チェ ーンの端、Ｃ３、からではなくて、Ｃ２から得ることができる。入力信号の標本 化はスイッチＳ１、Ｓ２、Ｓ３の任意の１つまたは全てを介して行われる。（Ｓ ｌと８３はほぼ一致して、ただしＳ２とは逆に、動作することが好ましい。更に 、３つのスイッチの全てが同時に閉じられることがないように、スイッチを制御 することが好ましい）。

第２図と第３図を参照して、ｌＰＬＬへの入力は連続した形の信号、すなわち、 アナログ信号とすることができる。入力信号の周波数がＳＣＦクロック周波数に ほぼ等しいとすると、フィルタはほぼ一定のＤＣ電圧を「見る」ことができる（ 前記のように、ストロボスコープに類似のプロセスで）。「見られるＪＤＣＤＣ 電圧力信号が標本化される時点に依存する。このようにして、ＳＣＦは理想的な 標本化されるデータフィルタを形成できる。

フィルタの出力（制御ボルト）は、入力信号、または制御信号をｌＰＬＬのｖＣ Ｏへ供給する。標本化されるデータフィルタにおける標本化を可能にするＣＬＫ 信号をＳＣＦへ供給するために、ｖＣＯの出力信号または発振を使用できる。

上記の「誤ったロック」の問題を軽減するために、新しい基準信号が加えられた 時に「セットアツプ」モードに入るようにＰＬＬを構成できる。このモードにお いては、ＬＰＦ　出力は特定の値にされ、後で詳しく説明するように、粗調整に よ、６、ｖｃｏの周波数がある所定の値にほぼされる。ＰＬＬが最終的なロック をめることを可能にさせられる前に、そのような調整を１回または複数回行うこ とができる。

粗ロック機能を行うために分局器を利用できるから、ＰＬＬが周波数増倍器とし て機能することをめられる場合にこの方法はとくに有効である。

適当な任意の態様のカウンタすなわち分周器ヘクロツク周波数が低くされた標本 化されたデータフィルタを構成するために、希望によってｖＣＯ出力を供給でき る。そうすると、ｌＰＬＬは周波数増倍器として機能できる。増倍された周波数 出力はカウンタによる分周に比例する。第２図のＰＬＬはそのような（希望の） カウンタを含む。

知られている態様のｖＣＯが第４図に示されている。それはソース結合マルチバ イブレータでちる。

（通常のやシ万に従って、この回路は実際には電流で制御されるにもかかわらず 、この回路はＶＣＯＣ電圧制御発振器〕といぜんとして呼ばれる。電流制御発振 器という用語はちま９しばしば用いられない。）第２図に示すようにｌＰＬＬで 較正器を希望に応じて構成できる。較正器は「誤ったクロック」を減少する。次 のものは較正器の２つの好ましい方法と好ましい装置を記述するものである。較 正器：第１の実施例（第５図と第６図参照）。

ＶＣＯ較正プロセスの基礎となる原理は分析的ジオメトリイに見ることができる 。目的はｖＣＯの特性（すなわち、出力周波数対制御電圧／電流のグラフ）を定 めることでちる。較正がないと、上記のように、この特性を非常に広い製造許容 誤差にさらすことができる。

ＶＣＯの特性が直線を多少近似する（少くとも実際的な対象にわたって）ものと すると、線全体を決定するためにはその線上の２点を決定するだけで十分である 。ＶＣＯが動作することをめられる最低周波数と最高周波数の近くでそのような ２点を決定することによシ、較正器は動作する。

較正器と方法は電圧（または電流）制御発振器の性能を調整でき、かつ回路パラ メータの製造許容誤差を補償できる。製造に際してＶＬＳ　Ｉ　の特性が拡がる 可能性があるために、これはｌＰＬＬにおいて有利である。製造によシ拡がるこ とによシ、ＶＣＯ回路の感度（それの周波数、電圧／電流を制御する関数として ）が広く変化する結果となることがある。

これはｌＰＬＬの確度を低くしたシ、上記のように「誤ったロッキング」をひき 起すことがある。

これの原理は、制御電圧を７００回路へ加える前に、その制御電圧を較正段で処 理できることである。

この較正器は１つまたは２つのプログラム可能な、またはセット可能なパラメー タ、すなわち、利得とそれのバイアスすなわちオフセットの少くとも−１を持つ ことができる。それを出力値へ加えることができる。この回路の伝達関数は 式１　ａ　Ｖｏ　＝　Ｂｉａｓ　＋ｖｔｎ　ＸＧａｔｈｎここに、ｖ０＝出力、 ｖｉｎ＝入力である。

この較正プロセスは値を利得とバイアスの少くとも−１へ割当てる。これは（状 態マシン、またはマイクロプログラムされる制御器のような）既知の任意の態様 の順次論理制御器）を供給することにょシ供給できることが好ましい。それはス タート時に較正手続きを行う。実際の設計におめては、他の目的のためにもその 順次制御器が必要なことがらシ、ある余分の「プログラミング」の付加によシ較 正機能をちる既存の回路へ割当てることができるから便利である。（便宜上、実 際の制御器実現についての先入観なしに、制御器の動作アルゴリズムを決定する プロセスを「プログラミング」と呼ぶことにする。

すなわち、プログラミングをハードウェア、ファームウェア、またはソフトウェ ア、あるいはそれらの組合わせで行うことができる）。

この較正回路はフィルタの出力をオーバーライドし、フィルタの出力信号を最大 値または最小値とする手段を提供する。利得入力とバイアス入力を、順次制御器 の制御の下に、カウンタまたはレジスタがらのデジタル信号すなわちデータとし て供給できるから便利であわ、または他の便利な手段を介して供給できる。

希望によってはカウンタ手段（周波数カウンタＦＣ）を設けることができる。そ のカウンタ手段を順次制御器によシ調べることができ、かつ、「プログラムの」 制御の流れの変更と、そのプログラムによるデータとしてのオＵ用と、の少くと も１つを行うことができる。周波数増倍器としてＩ　ＰＬＬが用いられると、Ｆ Ｃを後述するプレスクーリング分周器とすることができるから便利である。

順次制御器は、ＩＰＰＬの「基準」入力信号から（少くとも較正プロセス中は） クロックできる（第２図参照）。これは既知周波数であると仮定する。あるいは 、周波数が既知の別のクロック源を設けることができる。したがって、制御器の 各「命令」を実行することをめられる時間は既知である。

上で概略を述べた一般的な装置と方法が与えられると、較正手続きは次のように できる（順次制御器からの指令によシ実現される）。

フィルタの出力を低い状態、はぼ零ボルト、にすることによって最低周波数を設 定できる。したがって、式１を用いて、較正器の出力を単にバイアス入力の値に できる。バイアス入力は、制御器の指示によシ、カウンタまたは類似の装置から 得ることができる。制御器は、要求に応じて最小値または最大値をとのカウンタ またはレジスタ手段へ予めロードできる。それからそれはＦＣをプリセットでき 、既知の数の制御器「命令」時間（したがって既知期間）の間ＶＣＯがＦＣを増 加することを許すことができる。次に、この時間の後でＦＣに残っているカウン トを制御器によシ試験でき、それから、ＶＣＯの出力周波数が設定点よシ高いか 、低いかをそれは決定する。

たとえば、バイアス制御ピットレジスタへ零をロードすることによシ開始したと すると、ＶＣＯの周波数が低いことを予測できる。周波数が低い間にバイアスレ ジスタの増加を続けることができ、前記ＦＣカウントの試験を繰返えす。設定点 に達すると、ｖＣＯの下限がセットされていることになる。バイアス１／ジスタ を最大値にして開始することを選択したとすると、最初は高いＶＣＯ周波数を予 測でき、次に設定点に達するまでバイアス値を減少できる。

あるいは、よシ速いレジスタピット設定法が、アナログ−デジタル変換器で一般 に用められている「逐次近似」法である。このプロセスは、全てのレジスタピッ トを零に設定する（最低７００周波数を表すと仮定する）ことによシ開始される 。次に、最上位ピットを１にセットして、ｖｃｏの周波数を上記のようにして試 験する。周波数が高すぎたら、レジスタピットを零にリセットする。それから、 最上位の次に低いピットを１にセットする。このように、全てのピットが要求に 応じてセット−ｉたはリセットされるまでこのプロセスを繰返えす。

最高周波数設定は最低周波数設定と類似するが、先に設定されたバイアス値は保 持でき、フィルタ出力を最大値にさせることができる。ＶＣＯの所期の最高周波 数を調べるために、上記に類似するプロセスが利得を調整できる。

ｌＰＬＬの特定の応用に対してｖＣＯの制御スパンの１つまたは２つの動作限界 をセットして、ｖＣＯの感度を決定できる。その理由は、それがほぼ直線状であ ることが知られており、その線上の２点（周波数と電圧で）がちょうど決定され たばかりだからである。いまはフィルタ出力を可能にし、ＰＬＬが最後のロック をめることを許すことができる。

較正器の好適な実施例が添附図面の第５図と第６図に示されている。それらの図 は制御されるバッファ段だけの動作を示す。デジタル回路（順次制御器、カウン タ等）の設計は周知である。詳細は多くの標準的な教科書（ミード（Ｍｅａｄ） とコンウェイ（Ｃｏｎｗａｙ）著ｒイントロダクション拳ツーφＶＬＳ　Ｉ・シ ステムズ（、Ｉｎｔｒｏｄｕｃｔｉｏｎ　ｔｏ　ＶＬＳＩ　Ｓｙｓｔｅｍｓ）、 アジソンーウエズレー　（Ａｄｄｉｓｏｎ　−Ｗｅａｌｅ７）　１９８０のよう な）。図示の実施例はＣＭＯ３製造法を仮定しているが、他のＭＯＳ法（たとえ ば、ＮＭＯ３またはＰＭＯＳ　）も使用できる。

この実施例はいわゆる「電流ミラー回路」を優先して用いる。これは、多数の電 流源（またはシンク）を、与えられた入力電流の正確に既知の倍数として発生す るための周知の装置でちる。標準回路との類似性が仮定されている。

第５図を参照して、較正器は２つのデジタル−アナログ変換器（ＤＡＣ）として 実現されている。それらの回路は、デジタル入力値に比例する出力電流を発生す る特性を有する。Ｄｌはこの種の簡単なりＡＣでちる。実際には、Ｄｌは、固定 された１つの入力を有する「乗算ＤＡＣＪを有することができる。Ｄ２は「乗算 ＤＡＣＪ　とすることができる。このＤＡＣでは出力電流は前記のようにデジタ ル入力と、付加（アナログ）入力との積に比例する。

第２図のフィルタは電圧出力を発生できるから、ＤＡＣを駆動するためには電圧 −電流変換機能をめられる。第６図の回路においては、トランジスタのしきｂ値 電圧Ｖ　と　Ｖｄｄ／２との間の値に対して、Ｍ５を流れる電流はＭｌにおける 電圧に逆比例する。この逆関係のために、２つのＤＡＣの出力は加え合わされる のではなくて、差し引かれる。第６図において、被制御信号を電流ミラー構成の 別のトランジスタのゲートへ供給して、Ｍ５を流れる電流を比例して複製できる 。この回路は乗算ＤＡＣ。

Ｄ２、内で具体化される。

ＤＡＣの好ましい態様が第６図に部分的に示されている。トランジスタＭ９．Ｍ 　１２．ＭＧ　ｎが利得値を供給し、第１、第２、第ｎの利得制御ビットをそれ ぞれ表す。Ｍ８、Ｍｌ３、Ｍ　Ｂ　ｎはバイアス値を供給し、第１、第２、第ｎ のバイアス制御ビットをそれぞれ表す請求められているビットと同数のトランジ スタがちる。ビットが多くなると設定または調整の精度がより高くなるが、較正 時間はビット数に比例する。実際には、３ビツトまたは４ピントで十分な確度と 十分な調整性が得られる。第６図は、例だけのために、３ピツトの制御を示して いる。

ビットの桁はトランジスタの幅／長さ比に依存することがある。たとえば、Ｍｌ ３の寸法がＭ８の寸法の２倍だとすると、Ｍ１３ビットの桁はＭ８ビットの２倍 である、等々である。これと同じことを利得制御にも適用できる。ＭｕがＭ８と ほぼ同じ幅であると仮定し、かつ引続く各トランジスタが先行するトランジスタ の２倍の幅であると仮定すると、工１＝固定バイア電流×バイアス制御ビットの ２進重みづけ値である。

第６図のＤ２回路について考えると、トランジスタＭ９は、それのゲートへバイ アス出力（Ｍ５）から供給された時に、電流ミラーの第２の半分を形成できる。

したがって、電流工２はＭ５を流れる電流の倍数である（倍数はＭ５とＭ９の寸 法比である）。

前記のように、利得入力のいくつかのビットによシ制御される、多数のＭ９スイ ッチ／トランジスタ対が設けられることがある。したがって、電流Ｉ２を、Ｍ５ を流れる電流に利得ビットの２進重みづけ値を乗じたものとすることができる。

これは乗算ＤＡＣを構成する。そのＤＡＣの出力は制御電圧（ｖｌｎ）に逆比例 する。ｖｉｎは標本化フィルタの出力とすることができる（希望によっては、上 記のように、高くしたシ、低くしたシできる）。

他のＤＡＣ，ＤＩ、をＭ８、Ｍｌ３、ＭＢｎ）ランジスタアレイで構成できる。

入力制御電流が固定値を有することを除き、Ｄｌはほぼ同じに動作できる。

したがって、電流工１　は２進バイアス値に比例する。

差ｌｌ−Ｉ２　をとることができ、電流ミラーＭ１０／Ｍｌｌ　を介して発振周 波数制御電流としてＶＣＯ入力端子へ供給される。

Ｄ２における逆比例関係のために、上記較正法を少し変更できる。ＶＣＯは直接 、逆ではない、電流／周波数特性を有すると仮定できる。ｖｉｎ　を最大にでき 、Ｄ２電圧／電流変換回路のこの逆特性のために、バイアス出力信号を零まで減 少できる。したがって、１２はほとんど零である。

上記のようにバイアスを調整すると、工１が調整されてＶＣＯをそれの最高周波 数にする。バイアスが一定に保たれたとすると、ｖｉｎを零にセットして、利得 入力の電流値に関して工２を最大値にできる。このために値ＩＩ　−Ｉ２が減少 し、ＶＣＯ出力をｖａｌｌにできる。そうすると、利得を調整するとＶＣＯを正 しい最低周波数にできる、すなわち、工２を設定できる。いまはＶＣＯはほぼ較 正され、ｌＰＬＬをいまは起動して「ロック」することができる。

較正器：第２の実施例（第７〜９図参照）以後に説明する較正器は第１の実施例 よシも全体として必要回路が少いが、はぼ零周波数まで本質的に直線制御特性の ７００回路を要する。たとえば、前記マルチバイブレータ回路がこの性質を示す 。これは知られている他の多くのものと同様である。これが与えられると、第１ の較正点が零電流／周波数点において暗に与えられ、特性を設定するためにただ １つの較正点をめる。実際に請求められている較正点に特性が交差するまで、零 「点」を中心として特性は振れることを許される。便利なことに、この（信号） 較正点は意図する最後の（すなわちロックされる）ＶＣＯ周波数にできるだけ近 く配置させられる。これは次のようにして榎めて簡単に行われる。

（フィルタからの）制御電圧に定数が乗ぜられ、その後でｖＣＯへ加えられる。

この定数は自己調整プロセス中に調整される。加算でなく乗算を用いることによ シ、調整によってｖＣｏの感度関数（すなわち、それの応答の勾配）も安定させ られる。

この第２の実施例の変型も可能でちる。すなわち、制御電圧（ｔたは電流）に調 整可能な係数を乗することによ、６、ｖｃｏ　回路自体のタイミングコンデンサ が同様に調整される。制御電流とタイミング容量の組合わせによ、りＶＣＯ周波 数が決定されるから、効果は同じである。第４図のｖＣＯにおいては、図示の１ 個のコンデンサの代シに、適当な（トランジスタ）スイッチにおのおの直列の複 数のコンデンサを用い、そのコンデンサ／スイッチ対を元のコンデンサの場所で 並列に接続することによってそれを行うこともできる。それら複数のコンデンサ が寸法が適当に変えられるものでちるとすると、前記したのと同様のやシ方で関 連するスイッチを動作させることができる。

本発明のプロトタイプ個別部品型ＰＰＬを従来の（個別）部品から製作して、前 記回路を試験した。

バイポーラＴＴＬ部品から多数の回路を組立て、アナログスイッチ（ＳＣＦ回路 に用いる）と、それのドライバのために０ＭＯ８を用いた。自己較正器の動作は 逐次近似アナログ−デジタル変換器のそれに類似する。それは１３２ＫＨｚ正弦 波、１０ｖピーク・ツー・ピークの基準信号（ＡＣ−ＩＮ　）を受ける。

正弦一方形波形変換器によ、！：１１３２Ｋ）（ｚ　の論理クロック、ＲＥＦ　 、がこれから発生される。

このプロトタイプＰＬＬは、１１５〜１５０ＫＨｚ（設計周波数は１３２ＫＨｚ ）　の基準周波数範囲にわたって、３００マイクロ秒以内で（較正機能の終了後 ）ロックされた。たった５ビツトの活動で獲得範囲は１３３〜１４８ＫＨｚまで 減少した。

±４５０〜±２０００　Ｈｚの基準入力周波数の偏移に対して、正弦波ＦＭが５ ０〜２５００Ｈｚから回復された。本発明の意図した実施例、すなわち、完全に 集積化されたＰＬＬにおいて性能が向上するとと７’；Ｉ　Ｃｒ（、／　尺Ｅ　 ２　７ｘ−’；１．”ロー７７ドルーフ。

Ｆｌ（−ｒｕＲＥ４　ｙ（＝□ Ｆｌ（ｒＩＪＦ、己占　ＶＣＯ卒炎、正ＦｌｑＵだ６　章起え汰 ＦＫｒベノ尺Ｅ−７ＶＣＯ較コミ Ｆ！ごとりパー巳　２　１シに一−Ｅ−フイミ　〉７゛′補正書の写しく翻訳文 ）提出書（特許法第１８４条の８）平成　年　月　日

Claims (13)

【特許請求の範囲】
1. １．第１の基準信号を受けるようにされ、その第１の基準信号を標本化して第２ の基準信号を供給する標本化されたデータフィルタ手段と、前記第２の基準信号 を受けるようにされた電圧または電流制御発振器（ＶＣＯ）手段と、を備え、第 ２の信号は発振器の発振周波数を調整し、発振器はデジタル信号を出力として供 給し、そのデジタル信号はフィルタ手段へ帰還されて前記標本化のためのクロッ ク信号を供給する、集積可能なフエーズロツクトループ（ＩＰＰＬ）。
2. ２．請求項１記載のＩＰＬＬであつて、フィルタ手段は第１の基準信号をストロ ボスコープ的に標本化するＩＰＬＬ。
3. ３．請求項１記載のＩＰＬＬであつて、フィルタ手段は切換えられるコンデンサ フイルタ（ＳＣＦ）と積分器手段を含むＩＰＬＬ。
4. ４．請求項１または２記載のＩＰＬＬであつて、ほぼ完全に集積可能であるＩＰ ＬＬ。
5. ５．請求項１記載のＩＰＬＬであつて、ＭＯＳ技術を用いて製造されるＩＰＬＬ 。
6. ６．請求項１記載のＩＰＬＬであつて、フィルタ手段とＶＣＯを相互に結合する 較正器を更に含み、その較正器はＶＣＯの出力／入力特性を決定するために利得 またはバイアスを設定するＩＰＬＬ。
7. ７．請求項６記載のＩＰＬＬであつて、較正器は少くとも１つのデジタルーアナ ログ変換器を含み、ＶＣＯの特性はＩＰＬＬの範囲動作周波数にわたつて決定さ れるＩＰＬＬ。
8. ８．請求項７記載のＩＰＬＬであつて、較正器は２つのデジタルーアナログ変換 器を含み、その変換器の一万は利得を設定するようにされ、他方はバイアスを設 定するようにされるＩＰＬＬ。
9. ９．請求項７記載のＩＰＬＬであつて、較正器は第２の基準周波数に定数を乗ず るようにされた抵抗を更に含むＩＰＬＬ。
10. １０．請求項６記載のＩＰＬＬであつて、ＶＣＯの特性に影響を及ぼすためにＶ ＣＯに関連してコンデンサ／スイッチ対が設けられるＩＰＬＬ。
11. １１．請求項１記載のＩＰＬＬであつて、デジタル信号を受けて、分周されたク ロック信号または増倍されたクロック信号をフイルタ手段へ供給するようにされ たカウンタすなわち分周器手段を更に備え、ＩＰＬＬは増倍された周波数出力を ＶＣＯから供給するＩＰＬＬ。
12. １２．請求項１記載のＩＰＬＬであつて、低い周波数または中間周波数で動作す るようにされるＩＰＬＬ。
13. １３．請求項１記載のＩＰＬＬであつて、第２の基準信号はスペクトル的にほぼ 純粋な（単一周波数）出力であるＩＰＬＬ。