JPH03267808A - ディジタル信号処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的１ （産業上の利用分野） 本発明は連続量のアナログ信号を一旦石子化し、そのデ
ィジタル信号を再びアナログ信号に復元するディジタル
信号処理回路に関する。

（従来の技術） 連続量であるアナログ信号をディジタル信号に変換（母
子化）する場合について、第６図で説明する。

第６図（ａ）の破線に示す入力アナログ信号を分解能Ｎ
ビット、サンプリング周期Ｔｓ　　（サンプリング周波
数をｆｓとすると、Ｔｓ　＝１／ｆｓ　）で硝子化した
出力は第６図（ａ）の実線に示すようになる。

この時、第６図（ｂ）に示すように、第６図（ａ）のア
ナログ波形と量子化出力との両波形の差分（第６図（ｂ
）の実線）に基づいて量子化雑音（第６図（ｂ）の破線
）を発生する。この畿子化雑音成分は周波数Ｏ〜ｆｓま
でほぼ均一に存在している。

ところで、連続量のアナログ信号を一旦量子化し、その
ディジタル信号を再びアナログ信号に復元する場合、そ
の復元されたアナログ信号は階段状の波形となり（第５
図（ａ）の入力アナログ波形と第５図（ｂ）の復元アナ
ログ波形参照）。この復元アナログ信号は、量子化前に
は存在しない高周波成分（サンプリング周波数ｆｓ及び
その高調波を中心としたスプリアス及び量子化雑音の高
周波成分）を含んでいる。

そこで、この高周波成分を除去するために、「補間フィ
ルタ」と呼ばれるローパスフィルタ（ＬＰＦ）を用いる
が、量子化前の入力信号の持つ周波数帯域が量子化する
際のサンプリング周波数ｆｓの１／２（即ち、（１／２
）　ｆ　ｓ　）に近い場合、補間フィルタの特性は急峻
なものが必要になる。

しかし、高次のＬＰＦを用いた場合、通過帯域の低域と
高域とで群遅延特性が異なるため、そのＬＰＦ出力には
位相歪みが生じることになる。そこで、この補間フィル
タの負担を軽減する目的で、ディジタルフィルタを使用
することがある。

しかし、ディジタルフィルタは一種の演算回路であるた
め、ディジタルフィルタの使用によって演算誤差や再量
子化ノイズなどを生じ、ディジタルフィルタを使用しな
い場合に比べ出力信号のＳ／Ｎ比は低下してしまう。そ
こで、このディジタル回路部でのＳ／Ｎ比の低下を極力
抑える方法としてオーバーサンプリングフィルタが用い
られる。

オーバーサンプリングフィルタは、１サンプリング周期
Ｔｓ　　（＝１／ｆｓ　）内に新たなデータを補間する
ことにより、サンプリング周波数を見かけ上、数倍（一
般には整数倍）に引き上げるもので、これによって高域
スプリアス成分をさらに高域へと移動させることができ
、アナログ回路部における補間フィルタの負担を低減で
きる。また、ハイビット化することによって再量子化ノ
イズの発生を小さくすることができる。

オーバーサンプリングにより、１サンプリング周期Ｔｓ
内に新たなデータを補間する方法としては、 （１）前置補間フィルタ （２）高次ＦＩＲ（非巡回）型ＬＰＦ の２種類の方法がある。

第７図及び第８図は２倍のオーバーサンプリングフィル
タのブロック図を示す。第７図は前置補間フィルタで、
第８図は高次ＦＩＲ（非巡回）型ＬＰＦを示している。

第７図の前置補間フィルタにおいて、入力端子３１には
、サンプリング周期Ｔｓでサンプリングを行い、Ｎビッ
トで量子化したディジタル信号が入力されており、この
入力ディジタル信号は（Ｔｓ／２）遅延回路３２で（Ｔ
ｓ／２＞遅延され、さらに（Ｔｓ／２）遅延回路３３で
（Ｔｓ／２）遅延される。そして、（Ｔｓ／２＞遅延信
号とＴｓ遅延信号は加算器３４で加算される。出力端子
３５からは、■Ｓ周期のディジタル入力信号を（Ｔｓ／
２＞毎に補間した（Ｔｓ／２＞周期のディジタル信号が
出力される。この場合、加算器３４の演算出力は、Ｎビ
ットである。

第９図（ａ）　、　（ｂ）は第７図の前置補間フィルタ
の入力されるディジタル入力信号とそのフィルタ出力の
関係を示している。第９図（ａ）は、正弦波を４ビツト
、サンプリング周波数ｆｓで団子化して得たディジタル
フィルタ入力信号を示しており、第９図（ｂ）は第９図
（ａ）の信号に対して、２倍のオーバーサンプリングを
行った場合の出力波形をホしている。

以上述べた第７図の前置補間フィルタは、文字通り、前
サンプリング時に取り込んだデータをそのまま補間デー
タとして使用するものである。このため、１サンプリン
グ周期前後のデータにおいて、そのデータ間の変化が大
きい場合、補間されるデータは理想の補間値（入力アナ
ログ信号）に比べ多くの誤差を含むことになり、この誤
差成分の補正をアナログのＬＰＦに依存せざるを得ず、
最終的にアナログＬＰＦの負担はそれほど低減できない
という問題がある。

一方、第８図の高次ＦＩＲ型ＬＰＦにおいて、入力端子
４１には第７図の場合と同様にサンプリング周期Ｔｓで
サンプリングしＮビットで量子化したディジタル信号が
入力されており、この入力ディジタル信号は（Ｔｓ／２
）遅延回路４２，４３．４４．　・−・−・（ｎ個ある
）ｒ（Ｔｓ／２）ｆつ順次に遅延され、各遅延信号は係
数器４５．４６゜４７、・・・・・・（ｎ個ある）で各
係数（ａ＋　、ａ２゜ａ３．・・・・・・ａｎ）を乗ぜ
られ、加算器４８で加算される。出力端子４９からは、
２倍のオーバーサンプリングを行った（Ｔｓ／２）周期
のディジタル信号が出力される。係数器４５．４６．４
７゜・・・・・・の各係数（ａｌ、ａ２．ａ３．・・・
・・・ａｎ）をにビットとすると、乗算器４５，４６．
４７．・・・・・・及び加算器４８における演算結果は
その精度を維持するためにはＮ＋にビット必要である。

第９図（ａ）　、　（Ｃ）に第８図の＾次ＦＩＲ型「Ｐ
Ｆに入力されるディジタル入力信号とそのフィルタ出力
の関係を示している。第９図（ａ）は正弦波を４ビツト
、サンプリング周波数ｆｓ　ｒｆｆ量子化したディジタ
ル入力信号を示し、第９図（Ｃ）は第９図（ａ）の信号
に対して、５ビツト、２倍のオーバーサンプリングを行
った出力波形を示している。

上記の第８図の高次ＦＩＲ型ＬＰＦでは、補間されるデ
ータを含め全てのデータがサンプリング時の幾つかのデ
ータを基にして演算により求められる。このため、フィ
ルタの出力は量子化ｇ、前の信号に近いものが得られ、
アナログＬＰＦの負担はかなり低減することができる。

しかしながら、前述のように全てのデータを演算によっ
て求めるため、その演算結果の精度を維持するためには
複雑な演算が必要になり（例えば、第８図の各遅延デー
タにａ１〜ａ０の定数を掛けた結果の精度を維持するた
めには、ａ１〜ａｎの係数は入力データ並みのビット数
が必要であり、フィルタ全体の演算としては＾いビット
数どうしの乗算及びその結果の加算となる）、その演算
回路の規模は大きくなる。そのため、最終出力端のビッ
ト数に制限を生じ、演算結果の精度を全て生かしきれな
い（下位のビットまるめ込みが生じる）。

（発明が解決しようとする課題） 以上述べたように、前置補間フィルタでは、１サンプリ
ング周期前後のデータ変化が大きい場合、補間されるデ
ータは多くの誤差を含み、その誤差をアナログＬＰＦで
吸収しなければならず、最終的にはアナログＬＰＦの負
担をそれほど軽減できない。また、高次ＦＩＲ型ＬＰＦ
では、全てのデータを演算処理で求めるため、精度を維
持するためには、入力データのビット数が増える程より
複雑な演算処理が必要となり、そのため回路規模が増大
するという問題があった。

そこで、本発明は上記の問題を除去するためのもので、
複雑な演算処理を行わず、入力データの変化にあった補
間データを作成し、そのデータで補間し、ディジタルフ
ィルタとしての出力誤差を小さくできるディジタル信号
処理回路を提供することを目的とするものである。

［発明の構成］ （課題を解決するための手段） 本発明のディジタル信号処理回路は、連続量のアナログ
信号を入力し、分解能Ｎビット、サンプリング周期下Ｓ
でか子化したディジタル信号を得るＡ／Ｄ変換手段と、
このＡ／Ｄ変換手段からの前記ディジタル信号を、１サ
ンプリング周期内で所定時間遅延させる遅延手段と、こ
の遅延手段の人力信号データと出力信号データとを比較
するデータ比較手段と、このデータ比較手段の結果に基
づいて前記入力信号データと前記出力信号データとを選
択的に切り換えて出力するスイッチ手段と、前記データ
比較手段の結果を利用して擬似的に下位ビットデータを
作成する擬似データ作成手段と、前記スイッチ手段の出
力データを上位ビットとし、前記擬似データ作成手段の
出力信号を下位ビットとして合成し、（Ｎ＋１）ビット
の信号データを得るデータ合成手段と、このデータ合成
手段からの（Ｎ＋１）ビットの信号データをアナログ信
号に変換するＤ／Ａ変換手段と、サンプリング周期Ｔｓ
に同期した各種のクロックを発生し、前記Ａ／Ｄ変換手
段、前記遅延手段、前記データ比較手段及び前記Ｄ／Ａ
変換手段に動作クロックとして供給するクロック供給手
段とを具備して構成されている。

（作用） 本発明においては、オーバーサンプリングによるデータ
補間をする場合に、遅延手段で１サンプリング周期Ｔｓ
内で信号データを遅延させ、データ比較手段にて遅延前
のデータと遅延後のデータを比較し１サンプリング毎の
信号データの変化〈即ち、遅延前後でデータ量が増加し
たか又は減少したか）を検出し、その結果、変化量が正
の場合は遅延前のデータを、変化量が負の場合は遅延後
のデータを補間することで、補間データを含むディジタ
ル信号データをスイッチ手段にて作成し、この信号デー
タを上位ビットシフトによって下位ビットが“Ｏ”の７
０−ティングデータとし、また信号データの変化を検出
した際、擬似データ作成手段にてその変化に応じた擬似
下位ビットを作成し、フローティングした信号データの
下位ビットと置き換えることによって、データの変化に
応じた補間データを有したディジタル出力信号をデータ
合成手段より得ることができる。

従って、オーバーサンプリングによるデータ補間をする
際、複雑な演算を行わずにデータの変化に応じたデータ
を補間することができ、ディジタルフィルタとしての出
力誤差を小さくすることができ、後続のアナログフィル
タの負担を低減させることができる。

（実施例） 実施例について図面を参照して説明する。

第１図は本発明の一実施例のディジタル信号処理回路を
示すブロック図である。この実施例では、入力信号を分
解能Ｎビット、サンプリング周期ＴｓでＡ／Ｄ変換した
後、（Ｎ＋１）ビット。

２倍のオーバーサンプリングのディジタル処理を行い、
Ｄ／Ａ変換する回路構成を示している。

第１図において、入力端子１に入力されるアナログ信号
（例えば正弦波信号）ＳｌはＡ／Ｄ変換器２でＮビット
のディジタル信号Ｓ２に変換される。この際のサンプリ
ングクロック（サンプリング周波数ｆｓ（Ｈ２））は入
力端子３から供給されている。変換されたディジタル信
号Ｓ２は２系統の信号に分配され、その内の１系統は（
Ｔｓ／２）遅延回路４にてサンプリング周期Ｔｓの半周
期（Ｔｓ／２＞だけ遅延され、ディジタル信号Ｓ３とな
る。ディジタル信号８２．３３はそれぞれデータホール
ド及び再サンプリング回路５．６に供給される。データ
ホールド及び再サンプリング回路５．６では、ディジタ
ル信号Ｓ２．８３がデータホールドされ、そのホールド
信号がｆｓの２倍の周波数で再サンプリングされ、ディ
ジタル信号Ｓ４　、Ｓ５となる。データホールド及び再
サンプリング回路５，６には、前記サンプリングクロッ
クｆｓを倍周回路７で倍周して得られる２ｆｓの周波数
のクロックが供給される。なお、クロック（ｆｓ　）と
クロック（２ｆＳ）の関係を第２図に示す。ディジタル
信号３４　、Ｓ５はそれぞれデータ比較器８とＮビット
のスイッチ回路９に入力される。データ比較器８は２ｔ
’ｓのクロックで動作し、互いにＴｓ／２ずれた２つの
ディジタル信号Ｓ４．８５を比較し、その比較出力でス
イッチ回路９をコントロールすると共に擬似しＳＢ作成
器１１を動作させている。スイッチ回路９は、その入力
端ａをデータホールド及び再サンプリング回路５に接続
し、入力ａｂをデータホールド及び再サンプリング回路
６に接続しており、共通端Ｃに信号Ｓ４又はＳ５を前記
比較出力によって選択的に出力するものである。即ち、
データ比較器８は、信号Ｓ４が信号Ｓ５より小さければ
、スイッチ回路９の共通端Ｃを入力端ａに接続し、スイ
ッチ回路９からディジタル信号Ｓ４を出力させる。

また、信号Ｓ４が信号Ｓ５より大きければ、スイッチ回
路９の共通端Ｃを入力端すに接続し、スイッチ回路９か
らディジタル信号Ｓ５を出力させる。

また、信号Ｓ４．８５が等しい時は、スイッチ回路９は
１クロツク前のデータをホールドする。スイッチ回路９
から出力されるディジタル信号Ｓ６はＮビットのラッチ
回路１０によってサンプリング周波数ｆ、Ｓの２倍のク
ロックに同期したディジタル信号Ｓ７となる。このディ
ジタル信号Ｓ７はＬＳＢ’付加器１３に入力される。

ＬＳＢ’付加器１３では、第３図に示すようにディジタ
ル信号Ｓ７が１ピツトシフトレジスタ１３１で１ビツト
シフトされ、（Ｎ＋１）ビットの信号とされるが、この
ときシフトされたデータの最小ビット（ＬＳＢ）はＯ１
１となっているので、このＬＳＢを加算器１３２にて信
号の変化に合わせた擬似ＬＳＢ信号（以下、ＬＳＢ’　
とする）に置き換え、（Ｎ＋１）ビットのディジタル信
号Ｓ１０とする。

ＬＳＢ’　は擬似ＬＳＢ作成器１１によって作成され、
データ比較器８においてディジタル信号Ｓ４、Ｓ５が等
しい時は“０″を、等しくない時は“１”となる。ＬＳ
Ｂ’信号は１ビツトのラッチ回路１２によって２ｆＳの
クロックに同期した信号Ｓ９とした上で、ＬＳＢ’付加
器１３にてＮビットのディジタル信号Ｓ７に付加される
。ＬＳＢ付加器１３からの（Ｎ＋１）ビットのディジタ
ル信号Ｓ１０は、（Ｎ＋１）ビットのＤ／Ａ変換器１４
によってアナログ信号３１１として出力端子１５に出力
される。Ｄ／Ａ変換器１４の動作クロックは２ｆｓであ
る。

第４図は上記第１図の回路の各部の波形図である。入力
端子１に入力信号＄１として正弦波信号を供給した場合
の回路各部の波形及びクロックを示す。縦軸は量子化ス
テップを、横軸は時間を示す。第４図（ａ）は正弦波信
号をＡ／Ｄ変換器２で分解能４ビツト、サンプリング周
期Ｔｓで量子化して得られるディジタル信号Ｓ２を示し
ている。

第４図（ｂ）は（ａ）の信号Ｓ２を（Ｔｓ／２＞遅延回
路４で（Ｔｓ　／２　）だけ遅延したディジタル信号Ｓ
３を示している。第４図（Ｃ）及び（ｄ）はそれぞれ回
路５．６において（ａ）　、　（ｂ）の信号をデータホ
ールドした状態を示している。第４図（ｅ）は（ｃ）　
、　（ｄ）のデータホールド信号を２ｆｓのサンプルク
ロックで再サンプリングした信号Ｓ４．Ｓ５を、データ
比較器８で比較し、その比較結果でスイッチ回路９を切
り換えて再サンプリング信号３４．３５を選択的に出力
した信号Ｓ６を示している。スイッチ回路９は、Ｓ４　
＞８５ならばＳ５を、Ｓ４　＜３５ならばＳ４を選択し
、８４　＝８５ならば１クロツク前のデータを選択する
。第４図（ｆ）は擬似ＬＳＢ作成器１１で作成されるＬ
ＳＢ′を示している。第４図（ａ）はラッチ回路１０の
出力Ｓ７を示している。ラッチ回路１０は（ｅ）に示し
たスイッチ回路９出力をクロック（２ｆＳ）に同期させ
ている。また、第４図（ｈ）はラッチ回路１２の出力Ｓ
９を示している。ラッチ回路１２は（ｆ）に示した擬似
ＬＳＢ作成器１１出力をクロック＜２ｆｓ）に同期させ
ている。第４図（ｉ）はＬＳＢ’付加器１３の出力８１
０を示している。この出力Ｓ１０は、（ａ）に示した４
ビット信号に（ｈ）に示した１ピット信号を付加した信
号となっている。

第５図は本発明の実施例の効果を説明する波形図である
。第５図（ａ）は正弦波の入力信号であり、第５図（ｂ
）は（ａ）の正弦波を４ビツトにてＡ／Ｄ変換した後、
量子化前と同じ分解能４ビツトにてＤ／Ａ変換して復元
される出力信号を示す。これに対して、本発明の実施例
では、第５図（ａ）の正弦波を４ビツトにてＡ／Ｄ変換
した後、２倍のオーバーサンプリングを行い、更に第５
図（Ｃ）に示すような１ビツトの擬似ＬＳＢ信号を付加
して、５ビツトの出力とし、Ｄ／Ａ変換して第５図（ｄ
）に示すような復元信号を得ている。この復元された出
力波形は、明らかにオーバーサンプリングによる効果と
、入力データの変化に応じた補間データによる少ない誤
差の補間の効果があり、第５図（ｂ）の出力波形と比較
した場合は勿論のこと、前置補間フィルタによるデータ
補間と比較した場合においても、入力波形に対づる出力
誤差を小さくり することができる。しかも、＾次ＦＩＲ赤ＬＰＦの場合
に比べ、複雑なデータ演算を行うこと無しに、補間でき
る。

［発明の効果１ 以上述べたように本発明によれば、オーバーサンプリン
グによるデータ補間をする際、高次ＦＩＲ型ＬＰＦのよ
うに複雑なデータの演算を行うこと無く、データ変化に
応じた誤差の少ない補間データで補間できる。また、複
雑な演算を行わない従来の前置補間フィルタと比較した
場合においても、その出力誤差は小さく、後続のアナロ
グ補間フィルタの負担を低減させることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のディジタル信号処理回路を
示すブロック図、第２図は第１図の回路に用いられるク
ロックの波形図、第３図は第１図のＬＳＢ’付加器の構
成を説明する説明図、第４図は第１図の回路各部の信号
を説明する波形図、第５図は本発明の実施例の効果を説
明する波形図、第６図は量子化による量子化雑音成分を
示す波形図、第７図は従来のオーバーサンプリングフィ
ルタの一例を示すブロック図、第８図はオーバーサンプ
リングフィルタの他の従来例を示すブロック図、第９図
は第７図及び第８図のフィルタのオーバーサンプリング
動作を説明する波形図である。 １・・・アナログ信号入力端子、 ２・・・ＮビットＡ／Ｄ変換器、 ３・・・クロック入力端子、 ４・・・（Ｔｓ／２）遅延回路、 ５．６・・・データホールド及び再サンプリング回路、 ７・・・倍周器、８・・・データ比較器、９・・・スイ
ッチ回路、１０・・・Ｎビットラッチ回路、１１・・・
擬似ＬＳＢ作成器、 １２・・・１ビツトラッチ回路、 １３・・・ＬＳＢ’付加器、 １４・・・（Ｎ＋１）ビットＤ／Ａ変換器、１５・・・
アナログ信号出力端子。

Claims (1)

1. 【特許請求の範囲】 連続量のアナログ信号を入力し、分解能Ｎビット、サン
   プリング周期Ｔｓで量子化したディジタル信号を得るＡ
   ／Ｄ変換手段と、 このＡ／Ｄ変換手段からのディジタル信号を、１サンプ
   リング周期内で所定時間遅延させる遅延手段と、 この遅延手段の入力信号データと出力信号データとを比
   較するデータ比較手段と、 このデータ比較手段の結果に基づいて前記入力信号デー
   タと前記出力信号データとを選択的に切り換えて出力す
   るスイッチ手段と、 前記データ比較手段の結果を利用して擬似的に下位ビッ
   トデータを作成する擬似データ作成手段と、 前記スイッチ手段の出力データを上位ビットとし、前記
   擬似データ作成手段の出力信号を下位ビットとして合成
   し、（Ｎ＋１）ビットの信号データを得るデータ合成手
   段と、 このデータ合成手段からの（Ｎ＋１）ビットの信号デー
   タをアナログ信号に変換するＤ／Ａ変換手段と、 サンプリング周期Ｔｓに同期した各種のクロックを発生
   し、前記Ａ／Ｄ変換手段、前記遅延手段、前記データ比
   較手段及び前記Ｄ／Ａ変換手段に動作クロックとして供
   給するクロック供給手段とを具備したことを特徴とする
   ディジタル信号処理回路。